KR100272915B1 - 다중 동기 지연 회로 - Google Patents

Abstract

펄스 신호의 입력 직전의 펄스 간격에 대응하는 지연 시간을 갖는 다중 구성의 동기 지연 회로가 설명된다. 외부 클럭 신호 사이클에 대한 지연 신호와 외부 클럭 신호간 지연 시간차의 의존도를 줄일 목적으로, 본 발명이 다중 동기 지연 회로에는 복수의 동기 지연 회로가 제공되고, 이러한 동기 지연 회로 각각을 구성하는 지연 회로열 중 각 게이트부의 지연 시간 보다 작은 지연 시간차는 동기 지연 회로의 신호 경로 중 입력/출력부분에 배열되고, 이러한 동기 지연 회로의 출력은 그의 논리 출력에 의해 다중화된다.

Description

다중 동기 지연 회로

본 발명은 펄스 신호의 입력 직전의 펄스 간격에 대응하는 지연 시간을 갖는 지연 신호를 출력하는 다중화 구조의 동기 지연 회로에 관한 것이다.

제1(a)도에 도시된 바와 같이, 클럭 신호를 사용하는 반도체 회로 장치에서, 클럭 신호 제어를 위해 회로(704)에서 사용되는 내부 클럭 신호(708)는 일반적으로 수신 회로(702)에서 외부 클럭 신호(701)를 수신하고 증폭 회로(703)에서 증폭됨으로써 발생된다. 그러므로, 수신 회로(702)에서 수신하고 증폭 회로(703)에서 증폭되는 처리 과정에서는 제1(b)도에 도시된 바와 같이, 외부 클럭 신호(801)와 내부 클럭 신호(802) 사이에 지연 시간(803)이 발생된다. 이러한 지연 시간(803)은 반도체 기판의 증가되는 지름 및 제조 기술의 발전과 동반되는 반도체 회로 장치 크기의 증가로 점차 커진다. 부가하여, 반도체 장치의 회로 동작과 사용되는 클럭 신호는 또한 반도체 회로 장치에 설치된 시스템의 더 빠른 속도로 인해 속도가 더 빨라진다. 결과적으로, 지연 시간(803)은 클럭 신호 사이클(804)에 대해 비교적 커지게 되어 회로 동작에 장벽이 생긴다.

위상 동기 루프(이후, "PLL"이라 칭하여지는)는 이러한 문제점에 대한 대응책으로 사용된다. 제2도는 위상 동기 루프의 기본적인 회로 구조를 도시한다. 위상 비교기(901)는 수신 회로(902)를 통해 입력된 외부 클럭 신호(903)와, 수신 회로(902)에 동등한 지연을 갖는 지연 회로(904)를 통해 입력된 내부 클럭 신호(905)사이의 위상차로부터 위상 에러 신호(906)를 출력한다. 위상 에러 신호(906)는 제어 신호(908)가 되도록 루프 필터(loop filter)(907)를 통과하고, 전압 제어 발진기(909)로 들어간다. 전압 제어 발진기(909)에서는 제어 신호(908)에 대응하는 주파수를 갖는 클럭 신호(910)가 발생된다. 클럭 신호(910)는 증폭 회로(911)에서 증폭되고, 클럭 신호 제어를 위해 회로(9120)에서 사용되는 내부 클럭 신호(905)가 된다. 위상 에러 신호(906)와 제어 신호(908)는 외부 클럭 신호(903)와 내부 클럭 신호(905) 사이의 위상차가 제거되도록 전압 제어 발진기(909)를 제어하고, 위상 에러가 최종적으로 검출될 수 없을 때까지 전압 제어 발진기(909)를 제어한다. 그래서, PLL은 외부 클럭 신호와 내부 클럭 신호 사이의 지연을 제거하여, 클럭 신호 사이클에 대한 지연 시간의 상대적인 증가에 의해 주어지는 회로 동작의 장해를 제거한다.

충격 계수가 외부 클럭 신호의 정수 제곱인 주파수나 정수비인 클럭 신호를 사용하는 반도체 회로 장치에서는 제3도에 도시된 바와 같이 PLL에 분주 회로를 포함하는 구조가 종래 기술에서 사용되어 왔다.

지연 회로(1004)는 수신 회로(1002)와 같은 지연을 갖는다. 위상 비교기(1001)는 수신 회로(1002)를 통과한 외부 클럭 신호(1003)와 지연 회로(1004)를 통과한 내부 클럭 신호(1005) 사이의 위상차로부터 위상 에러 신호(1006)를 출력한다. 위상 에러 신호(1006)는 루프 필터(1007)를 통과하여 제어 신호(1008)가 되고, 전압 제어 발진기(1009)로 들어간다. 전압 제어 발진기(1009)는 제어 신호(1008)의 전압에 대응하는 주파수의 클럭 신호(1010)를 발생한다. 이 클럭 신호(1010)는 분주 회로(1013)에 의해 분주되어 클럭 신호(1014)가 되고, 증폭 회로(1011)에서 증폭되어 클럭 신호 제어를 위해 회로(1012)에서 사용되는 내부 클럭 신호(1005)가 된다. 부가하여, 클럭 신호(1010)는 증폭 회로(1015)에서 증폭되어 클럭 신호 제어를 위해 회로(1012)에서 사용되는 내부 클럭 신호(1016)가 된다.

위상 에러 신호(1006)와 제어 신호(1008)는 외부 클럭 신호(1003)와 내부 클럭 신호(1005) 사이의 위상차를 제거하도록 전압 제어 발진기(1009)를 제어하고, 위상차가 최종적으로 검출될 수 없을 때까지 전압 제어 발진기(1009)를 제어한다.

그 결과로, 클럭 신호(1005)는 외부 클럭 신호(1003)와 같은 주파수 및 위상을 갖고, 더욱이 정수비인 충격 계수를 갖는 클럭 신호가 된다. 부가하여, 클럭 신호(1016)는 분주 이전에 클럭 신호(1005)와 같은 주파수를 가지므로, 외부 클럭 신호의 분주의 역 제곱인 주파수를 갖는 클럭 신호가 된다.

상술된 PLL을 사용하는 회로는 다음의 결점을 갖는다.

1. 내부 클럭 신호와 외부 클럭 신호 사이의 위상차가 제거되기 전에 수 십 사이클의 시간 간격이 요구된다.

2. 첫 번째 결점의 결과로, PLL은 원하는 타이밍에서 외부 클럭 신호와의 위상차를 갖지 않는 내부 클럭 신호를 보장하도록 일정하게 동작되어야 하고, 그에 의해 전력 소비가 증가된다.

3. 전압 제어 발진기가 전압에 의해 발진을 제어하므로, 전원 전압에서의 감소가 제어 전압의 범위 폭을 좁히고 제어 주파수의 정확도를 감소시킨다.

4. 고정된 제어 주파수의 정확도를 유지시키면서 넓은 범위의 주파수에 걸쳐 제어하기 위해서는 주파수 범위를 다르게 하는 복수의 전압 제어 발진기를 사용할 것이 요구되고, 전압 제어 발진기가 변할 때 위상차를 제거하는 시간이 요구된다.

5. 위상차를 제거하기 위한 조건(전압, 장치 조건)이 제한되어 사전 검사를 요구하므로, 이러한 사전 검사가 문제점이 된다.

6. 복수의 종류의 회로가 존재하므로, 결점을 다루기가 복잡하다.

이러한 결점을 해결하도록 지시되는 종래 기술의 지연 회로 장치의 한 예가 일본 특허 출원 No. 316875/94인 “동기 미러(mirror)지연”(“동기 미러 지연을 갖춘 2.5-㎱ 클럭 억세스 250-㎒ 256 mb SDRAM”. 따카노리 사에끼(Takanori Saeki)외. 국제 고체-상태 회로 협의회 ＃23.4, 1996)에서 설명된다.

이러한 종래 기술의 지연 회로 장치의 예는 제4도를 참고로 설명된다. 이 종래 기술의 지연 회로 장치는, 캐스케이드 접속의 복수의 게이트부로 구성되고, 펄스 신호에 대응하는 신호를 입력하여 순차적으로 지연시키고, 또한 각 게이트부의 출력을 입력측으로부터 각 게이트부의 순서로 병렬 출력시키는 제1지연 회로열(1101), 제1지연 회로열(1101)의 각 게이트부의 출력을 병렬 입력하고, 펄스 신호와 동기화하고, 또한 각 출력을 병렬 출력시키는 제어 회로(1103), 제1지연 회로열의 신호 전송 경로의 역방향으로 배열되어 캐스케이드 접속의 복수의 게이트부로 구성되고, 출력측으로부터 각 게이트부의 순서로 제어 회로의 각 출력을 각 게이트부로 병렬 입력하여 순차적으로 지연시키고, 또한 그 결과를 출력시키는 제2지연 회로열(1102), 부하 조정 소자(1104), 외부 신호를 입력시키고 펄스 신호를 출력시키는 수신 회로(1105), 증폭 회로(1106), 수신 회로(1105)와 동등한 지연 시간을 갖는 지연 회로(1107), 및 증폭 회로(1106)와 동등한 지연 시간을 갖는 지연 회로(1108)를 포함한다. 이러한 경우에, 수신 회로(1105)의 출력은 지연 회로(1107)의 입력과 제어 단자(1109)에 접속된다. 부가하여, 지연 회로(1107)의 출력은 지연 회로(1108)의 입력에 접속되고, 지연 회로(1108)의 출력은 지연 회로열(1101)의 입력에 접속된다. 지연 회로열(1102)의 출력은 증폭 회로(1106)의 입력에 접속된다.

다음에는 제5도를 참고로 지연 회로열(1101), 지연 회로열(1102), 제어 회로(1103), 및 부하 조정 소자(1104)의 내부 구조에 대해 설명된다.

지연 회로열(1101)과 지연 회로열(1102)은 번갈아 위치하는 인버터와 NAND 회로로 구성된다. 제어 회로(1103)와 부하 조정 회로(1104)는 NAND 회로로 구성된다. 지연 회로열(1101)은 입력측으로부터 NAND 회로와 인버터가 다음의 순서로 접속된 구성으로 형성된다. NAND 회로(FN1), 인버터(FI1), NAND 회로(FN2), 인버터(FI2), .... NAND 회로(FNn), 인버터(FIn), NAND 회로(FNn+1), 인버터(FIn+1)등. 지연 회로열(1102)은 출력측으로부터 NAND 회로와 인버터가 다음의 순서로 접속된 구성으로 형성된다. 인버터(RI1), NAND 회로(RN1), 인버터(RI2), NAND 회로(RN2), ...., 인버터(RIn), NAND 회로(RNn), 인버터(RIn+1), NAND 회로(RNn+1) 등. 제어 회로(1103)는 NAND 회로열 NAND 회로(CN1), NAND 회로(CN2), ..., NAND 회로(CNn), NAND 회로(CNn+1) 등으로 구성되고, 제어 단자(1109)에 접속된 하나의 입력 단자를 갖는다. 부하 조정 소자(1104)는 NAND 회로열 NAND 회로(GN1), NAND 회로(GN2), ..., NAND 회로(GNn), NAND 회로(GNn+1) 등으로 구성되고, 접지선(1110)에 접속된 하나의 입력 단자를 갖는다.

다음에는 각 제n소자에대한 지연 회로열(1101), 지연 회로열(1102), 제어 회로(1103), 및 부하 조정 소자(1104)의 상호 접속을 설명한다.

지연 회로열(1101)의 인버터(FIn)의 출력은 제어 회로(1103)의 NAND 회로(CNn)의 두 입력 단자 중 제어 단자(1109)에 접속되지 않은 입력 단자와 NAND 회로(FNn+1) 모두에 접속된다. 제어 회로(1103)의 NAND 회로(Cnn)의 출력은 지연 회로열(1101)의 NAND 회로(FNn+2)의 두 입력 단자 중 인버터(FIn+1)에 접속되지 않은 입력 단자와, 지연 회로열(1102)의 NAND 회로(RNn)의 두 입력 단자 중 인버터(RIn+1)의 출력에 접속되지 않은 입력 단자 모두에 접속된다. 지연 회로열(1102)의 NAND 회로(RNn)의 출력은 지연 회로열(1102)의 인버터(RIn)의 입력에 접속된다.

지연 회로열(1102)의 인버터(RIn)의 출력은 부하 소정 소자(1104)의 NAND 회로(GNn)의 두 입력 단자 중 접지선(1110)에 접속되지 않은 입력 단자와 NAND 회로(RNn-1) 모두에 접속된다. 부하 조정 소자(1104)의 NAND 회로(GNn)의 출력은 접속되지 않는다. 전원선(1111)은 지연 회로열(1101)의 NAND 회로(FN1)의 두 입력 단자중 지연 회로열(1101)의 입력 단자에 접속되지 않은 입력 단자, NAND 회로(FN2)의 두 입력 단자 중 인버터(FI1)의 출력에 접속되지 않은 입력 단자, 및 지연 회로열(1102)의 마지막 NAND 회로의 두 입력 중 제어 회로(1103)의 마지막 NAND 회로의 출력에 접속되지 않은 입력에 접속된다.

다음에는 이러한 종래 기술의 지연 회로 장치의 동작에 관해서는, 제6도가 제4도에 도시된 종래 기술의 지연 회로 장치의 출력 파형에 대한 파형도를 도시한다.

입력 클럭 신호(1201)는 상승 에지를 사용하는 고정-사이클의 고레벨 펄스이다. 클럭 신호(1202)은 지연 회로열(1101)내의 모든 인버터의 출력으로, 지연 회로열(1101)를 통과하는 클럭 신호를 나타낸다. 클럭 신호(1203)는 수신 회로(1105)의 출력으로, 제어 단자(1109)에 입력된 클럭 신호를 나타낸다. 클럭 신호군(1204)은 지연 회로열(1102)내의 모든 인버터의 출력으로, 지연 회로열(1102)을 통과하는 클럭 신호를 나타낸다. 클럭 신호(1205)는 증폭 회로(1106)의 출력을 나타낸다.

클럭 신호는 주기적으로 입력되어, 실질적인 사용에서는 각 신호가 구별되지 않는다. 그러나, 동작의 설명을 간략화하기 위해, 여기서는 단일 특정 클럭 신호 펄스가 “제m클럭 신호”로 식별되고, 다음의 클럭 신호 펄스는 “제m+1 클럭 신호”로, 또한 그 다음의 클럭 신호 펄스는 “제m+2 클럭 신호”로 식별된다.

외부 신호 수신 회로(1105)를 통과한 후에 제m클럭 신호는 지연 회로열(1101)에 들어가도록 수신 회로(1105)에 동등한 지연 시간을 갖는 지연 회로(1107)와 증폭 회로(1106)에 동등한 지연 시간을 갖는 지연 회로(1108)를 통과하여 지연 회로열(1101)로 진행되고, 클럭 신호군(1202)내에서 제m클럭 신호군으로 나타내진다. 지연 회로열(1101)내의 인버터 출력은 제m클럭 신호의 진행으로 인해 고레벨이 되고, 제m클럭 신호의 펄스 폭 간격 동안 고레벨 출력을 유지한다. 제m클럭 신호가 수신 회로(1105)에서 벗어나 클럭 신호(1203)의 제m+1 클럭 신호로 나타내진 이후에, 제m+1 클럭 신호는 한 클럭 신호 사이클에 수신 회로(1105)로부터 제어 단자(1109)로 입력된다. 이때, 제m클럭 신호는 지연 회로열(1101)를 통과한다. 예를 들어, 제m클럭 신호의 폭 동안에 지연 회로열(1101)를 통과한다. 예를 들어, 제m클럭 신호의 폭 동안에 지연 회로열(1101)내의 제j인버터(FIj)에서 제j-k인버터(FIj-k)로 통과되면, 제j인버터(FIj)에서 제j-k인버터(FIj-k)로의 출력은 상술된 바와 같이 고레벨이다. 따라서, 제m클럭 신호가 진행되는 동안에 인버터(FIj) 내지 (FIj-k)에 접속된 제어 회로(1103)의 NAND 회로(CNj) 내지 (CNj-k)의 입력 모두는 고레벨이고 그의 출력은 저레벨이다.

그 결과로, 지연 회로열(1102)내의 NAND 회로 입력의 두 입력 모두는 고레벨로 대기된다. 특히, 제어 회로(1103)의 NAND 회로(CNj) 내지 (CNj-k)에 접속된 지연 회로열(1102) 내의 각 NAND 회로(RNj) 내지 (RNj-k)의 두 입력 중 하나는 저레벨로 되고, 출력은 고레벨에서 저레벨로 교환되고, 제m클럭 신호는 저레벨 펄스가 되고, 또한 지연 회로열(1102)를 통과하여, 클럭 신호군(1204)내의 제m클럭 신호군으로 나타내진다. 지연 회로열(1101)내의 NAND 회로(FNj+2) 내지 (FNj-k+2)의 두 입력 중, 제어 회로(1103)의 NAND 회로(CNj) 내지 (CNj-K)에 접속된 입력은 저레벨이 도고, 그 결과로 인버터(FIj+2) 내지 (FIj-k+2)의 모든 출력은 저레벨로 도고, 지연 회로열(1101)내의 제m클럭 신호가 재설정된다. 지연 회로열(1102)을 나가는 제m클럭 신호는 증폭 회로(1106)에 의해 출력되어, 클럭 신호군(1204)의 제m클럭 신호로 나타내진다.

다음에는 지연 시간에 대한 설명이 주어진다. 상술된 바와 같이, 수신 회로(1105) 및 지연 회로(1107)의 지연 시간은 d1로 같다. 또한, 상술된 바와 같이, 증폭 회로(1106) 및 지연 회로(1108)의 지연 시간은 각각 d2로 같다. 클럭 신호의 사이클은 tCK이다. 입력 클럭 신호(1201) 중 제m클럭 신호의 상승 에지와 수신 회로(1105)로부터 출력된 클럭 신호(1203)중 제m클럭 신호의 상승 에지 사이의 지연은 d1이다. 수신 회로(1105)로부터 출력된 클럭 신호(1203)의 제m클럭 신호와 지연 회로열(1101)을 통과하는 클럭 신호군(1202)중 제m클럭 신호군의 선두 클럭 신호의 상승 에지 사이의 지연은 수신 회로(1105)로부터 출력된 클럭 신호(1203)의 제m클럭 신호와 수신 회로(1105)로부터 출력된 클럭 신호(1203)의 제m+1클럭 신호의 상승 에지 사이의 지연과 같고, 이 지연은 tCK이다. 따라서, 제어 신호의 상승 에지가 지연 회로열(1101)을 통과하는 시간은 시간간격 tCK - d1 - d2이거나 지연 회로(1107) 및 (1108)의 지연 시간 d1 및 d2 보다 작은 클럭 신호 사이클 tCK이다.

클럭 신호의 저레벨 펄스의 상승 에지가 통과하는 지연 회로열(1102)의 지연 회로는 클럭 신호의 상승 에지가 통과하는 지연 회로열(1101)의 지연 회로와 같은 수의 구성부를 갖고, 그 결과로, 클럭 신호의 저레벨 펄스의 상승 에지가 지연 회로열(1102)을 통과하는 시간은 클럭 신호의 상승 에지가 지연 회로열(1101)을 통과하는 시간과 같고, 이 값은 tCk - d1 - d2 또는 지연 회로(1107) 및 (1108)의 지연 시간 d1 및 d2 보다 작은 클럭 신호 tCK의 사이클이 된다. 상술된 바와 같이, 클럭 신호가 증폭 회로(1106)를 통과하는데 필요한 시간은 d2이다. 클럭 시간이 수신 회로(1105), 지연 회로(1107), 지연 회로(1108), 지연 회로열(1101), 지연 회로열(1102), 및 증폭 회로(1106)를 통과하는데 필요한 시간은 2tCK이므로, 제m클럭 신호는 제m+2클럭 신호와 같은 타이밍으로 내부 회로에 출력된다.

이러한 종래 기술의 지연 회로 장치예에서, 지연 회로열(1101) 및 지연 회로열(1102)의 지연 시간은 같아지므로, 예를 들면, NAND 회로(FNn), 인버터(FIn), 및 NAND 회로(CNn)의 마스크(mask) 패턴과, NAND 회로(RNn), 인버터(RIn), 및 NAND 회로(GNn)의 마스크 배열은 미러-이미지 패턴으로, 부하가 동등하다. 부가하여, 이회로에 공급되는 전력은 반도체 회로 장치상에서 설치된 일정-전압 공급 회로로부터 공급되므로, 지연 회로의 지연 시간이 외부 전원의 전압에 의존하지 않는다. 더욱이, 일정-전압 공급 회로로부터 공급되는 전압을 조절함으로써, 지연 회로열(1101) 및 지연 회로열(1102)에서 사용되는 게이트부의 수를 조정할 수 있다.

이러한 종래 기술의 지연 회로 장치예를 사용함으로써, 비록 외부 클럭 신호와 내부 클럭 신호 사이의 지연 시간차가 다소 외부 클럭 신호 사이클에 의존하더라도, 최소 두 클럭 신호 이후에 외부 클럭 신호와의 지연 차이를 갖지 않는 내부 클럭 신호가 얻어질 수 있다.

이러한 종래 기술의 지연 회로 장치예에서, 지연 회로열(1101)와 지연 회로열(1102)은 인버터와 NAND 회로로 구성되는 디지탈 회로이고, 이러한 회로의 지연 시간은 디지털 값을 갖는다. 그 결과로, 제m클럭 신호의 증폭 회로(1106)로부터의 출력인 내부 클럭 신호와 외부 클럭 신호(제m+2클럭 신호)의 지연 시간차는 외부 클럭 신호의 사이클에 의존한다.

다음에는 외부 클럭 신호의 사이클에 대한 내부 클럭 신호(제m클럭 신호의 증폭 회로(1106)로부터의 출력)와 외부 클럭 신호(제m+2클럭 신호)의 지연 시간차의 의존도에 관해 설명이 주어진다.

상기의 동작 설명에서 설명된 바와 같이, 제m클럭 신호 펄스가 제j인버터(FIj)에서 제j-k인버터(FIj-k)로 진행되는 시간 간격 동안 제m+1클럭 신호가 제어 단자(1109)에 입력되는 것이 클럭 신호 사이클이면, 제m클럭 신호 펄스는 지연 회로열(1102)내의 NAND 회로(RNj) 내지 (RNj-k)로 전송되어 지연 회로(1102)를 통과하므로, 지연 회로열(1102)내의 NAND 회로(RNj) 내지 (RNj-k)에 전송된 클럭 신호 사이클은 제m클럭 신호가 NAND 회로(FNj)에서 NAND 회로(FNj+k)로 진행되는 시간 간격인 tdF의 폭을 갖는다. 한편, NAND 회로(RNj)에서 (RNj-k)로 지연 회로열(1102)을 통과하는 펄스의 지연 시간은 고정된다. 그 결과로, 제1동기 지연 회로(1100)의 출력이 증폭 회로(1106)를 통해 출력될 때, 외부 클럭 신호에 대한 제m+2클럭 신호와 제m클럭 신호 펄스의 증폭 회로(1106) 출력 사이의 지연 시간차의 의존도는 지연 시간 열(1101)내의 NAND 회로(FNj)에서 NAND 회로(FNj+1)로 진행되는 시간인 사이클을 갖고 NAND 회로(RNj)에서 NAND 회로(RNj+1)로 진행되는 시간 tdB인 진폭을 갖는 제7도에 도시된 톱니형 특성을 나타낸다.

그래서, 외부 클럭 신호의 사이클에 대한 내부 클럭 신호와 외부 클럭 신호 사이의 지연 시간차의 의존도에 의해 나타내지는 톱니형 특성은 지연 회로를 구성하는 기본적인 게이트부의 지연 시간에 대응하는 분해능을 나타낸다.

본 발명의 목적은 상술된 외부 클럭 신호 사이클에 대한 의존도로부터 기인한 분해능의 시간을 개선할 수 있는 다중 동기 지연 회로를 제공하는 것이다.

상술된 목적을 이루기 위해, 본 발명에 따른 다중 동기 지연 회로는, 펄스 신호의 입력 직전의 펄스 간격에 대응한 지연 시간을 갖는 지연 신호를 각각 출력 하고, 동등한 지연 시간차를 유지하고, 또한 순차적으로 출력하는 복수의 동기 지연 회로와, 각 지연 신호를 입력하고, 그것들의 논리 출력에 따라 신호를 다중화시키고, 또한 결과를 다중화 지연 신호로서 출력하는 다중화 회로를 구비한다.

본 발명에 따른 다중 동기 지연 회로는, 복수의 동기 지연 회로를 제공하고, 동기 지연 회로의 신호 경로 중 입력/출력 부분에서 동기 지연 회로를 구성하는 지연 회로열 중 각 게이트부의 지연 시간 보다 더 작은 지연 시간차를 배열시키고, 또한 논리 출력에 의해 동기 지연 회로의 출력을 다중화 시킴으로써, 외부 클럭 사이클에 대한 외부 클럭 신호와 지연 신호 사이의 지연 시간차의 의존도를 감소시킬 수 있다.

본 발명의 실시예에 따라, 각 동기 지연 회로에는 펄스 신호에 대응하는 신호를 입력하고 각각의 지연 시간차를 동등하게 조정하는 입력 지연 조정 회로, 캐스케이드 접속의 복수의 게이트부로 구성되고, 입력 지연 조정 회로의 출력을 입력하여 순차적으로 지연시키고, 또한 입력측으로부터 시작되는 게이트부의 순차로 각 게이트부의 출력을 병렬 출력하는 제1지연 회로열, 제1지연 회로열의 각 게이트부의 출력을 병렬 입력시키고, 이 출력을 펄스 신호와 동기화시키고, 또한 각 결과를 병렬 출력하는 제어 회로, 제1지연 회로열의 신호 전송 경로의 역방향으로 배열된 캐스케이드 접속의 복수의 게이트부로 구성되고, 출력측으로부터의 게이트부의 순서로 제어 회로의 각 출력을 각 게이트부에 병렬 입력하고, 이러한 입력을 순차적으로 지연시키고, 또한 그 결과를 출력하는 제2지연 회로열, 제2지연 회로열의 출력을 입력하고, 각 지연 시간차를 동등하게 조정하고, 또한 그 결과를 지연 신호로 출력하는 출력 지연 조정 회로가 제공된다.

본 발명의 또 다른 실시예에 따라, 제2지연 회로열에는 각각의 제1지연 회로열의 신호 전송 경로의 역방향으로 배열된 캐스케이드 접속의 복수의 게이트부로 구성되는 m행의 지연 회로 서브-열이 제공되고, 이러한 m행의 지연 회로 서브-열중 제d지연 회로 서브-열은 제어 회로의 제d게이트부로부터의 매m번째 게이트부의 출력을 출력측으로부터 매n번째 게이트부에 병렬 입력하고, 이 입력을 순차적으로 지연시키고, 또한 그 결과를 출력하는 수단, m행의 지연 회로 서브-열 각각의 출력에 대해 동등한 지연 시간차를 유지하고, 그 결과를 순차적으로 출력하는 수단, 및 이러한 출력의 논리 출력을 통해 다중화되고 그 결과를 지연 신호로 출력하는 수단을 포함한다.

본 발명의 또 다른 실시예에 따라, 제2지연 회로열에는, m행의 지연 회로 서브-열 각각의 각 출력을 입력시키고, 서브-지연 시간차 각각을 동등하게 조정하고, 또한 그 결과를 출력하는 m 서브-출력 지연 조정 회로, 및 m 서브-출력 지연 조정 회로의 출력을 입력시키고, 논리 출력을 통해 출력을 다중화하고, 또한 그 결과를 지연 신호로 출력하는 서브-다중화 회로가 제공된다.

본 발명의 또 다른 실시예에 따라, 각 동기 지연 회로에는, 펄스 신호에 대응하는 신호를 입력시키고 각 지연 시간차를 동등하게 조정하는 입력 지연 조정 회로, 캐스케이드 접속 및 루프 접속인 복수의 게이트부로 구성되고, 입력 지연 조정 회로의 출력을 입력하여 순차적으로 지연시키고, 또한 입력측으로부터의 게이트부의 순서로 각 게이트부의 출력을 병렬 출력하는 제1지연 회로열, 제1지연 회로열의 각 게이트부의 출력을 병렬 입력하여 펄스 신호와 동기화시키고, 각 결과를 병렬 출력하는 제어 회로, 제1지연 회로열의 신호 전송 경로의 역방향으로 배열된 캐스케이드 접속 및 루프 접속인 복수의 게이트부로 구성되고, 출력측으로부터의 게이트부의 순서로 제어 회로의 각 출력을 각 게이트부에 병렬 입력하여 순차적으로 지연시키고, 또한 그 결과를 출력하는 제2지연 회로열, 펄스 신호에 대응하는 신호가 제1지연 회로열내에서 루프의 회로를 만드는 매 시간을 가산하고, 신호가 제2지연 회로열에서 루프의 회로를 만드는 매 시간을 감산하고, 또한 제1 및 제2지연 회로열에서 완료된 회로의 수가 동등함을 나타태는 신호를 출력하는 카운트 수단, 카운트 수단의 출력에 따라 제2지연 회로열내에서 계산된 펄스 신호에 대응하는 신호를 출력으로부터 추출하는 셀렉터 회로, 및 셀렉터 횔의 출력을 입력시키고, 각 지연 시간차를 동등하게 조정하고, 또한 그 결과를 지연 신호로 출력하는 출력 지연 조정 회로가 제공된다.

본 발명의 또 다른 실시예에 따라, 카운트 수단에는 펄스 신호에 대응하는 신호가 제1지연 회로열내에서 루프의 회로를 만드는 매 시간을 가산하는 가산기, 가산기의 출력을 병렬 입력하여 펄스신호와 동기화하고, 각 출력을 병렬 출력하는 전송기, 및 전송기의 출력을 병렬 입력시키고, 펄스 신호에 대응하는 신호가 제2지연 회로열내에서 루프의 회로를 만드는 매 시간을 감산하는 감산기가 제공된다.

본 발명의 또 다른 실시예에 따라, 각 동기 지연 회로에는, 펄스 신호에 대응하는 신호를 입력시키고 각 지연 시간차를 동등하게 조정하는 입력 지연 조정 회로, 캐스케이드 접속의 복수의 게이트부로 구성되고, 입력 지연 조정 회로의 출력을 입력하여 순차적으로 지연시키고, 또한 입력측으로부터의 게이트부의 순서로 각 게이트부의 출력을 병렬 출력하는 제1지연 회로열, 제1지연 회로열의 각 게이트부 출력을 병렬 입력하여 펄스 신호와 동기화시키고, 각 결과를 래치(latch)시켜 병렬 출력하는 래치 회로, 제1지연 회로열의 신호 전송 경로와 같은 방향으로 배열된 캐스케이드 접속의 복수의 게이트부로 구성되고, 펄스 신호를 입력하여 순차적으로 지연시키고, 또한 입력측으로부터 게이트부의 순서로 각 게이트부의 출력을 병렬 출력하는 제2지연 회로열, 제2지연 회로열의 각 게이트부 출력을 병렬 입력시키고, 래치 회로의 각 병렬 출력에 따라 각 입력을 제어하고, 또한 그 결과를 배선 OR(wired OR) 출력하는 제어 회로, 및 제어 회로의 출력을 입력시키고, 각 지연 시간차를 동등하게 조정하고, 또한 그 결과를 지연 신호로 출력하는 출력 지연 조정 회로가 제공된다.

본 발명의 상기 목적과 다른 목적, 특성, 및 이점은 본 발명의 실시예를 설명하는 첨부된 도면을 참고로 다음의 설명으로부터 명백해진다.

제1도는 종래 기술의 반도체 장치의 내부 클럭 신호 발생 회로 및 동작을 도시하는 블록도 및 파형도.

제2도는 PLL 회로를 이용함으로써 실현된 종래 기술의 내부 클럭 신호 발생회로를 도시하는 블록도.

제3도는 PLL 회로를 이용함으로써 실현된 또 다른 종래 기술의 내부 클럭 신호 발생 회로를 도시하는 블록도.

제4도는 종래 기술의 지연 회로 장치의 예를 도시하는 블록도.

제5도는 제4도에 도시된 지연 회로 장치의 예로서 동기 지연 회로 부분의 구성을 상세히 도시하는 회로도.

제6도는 제4도에 도시된 지연 회로 장치예의 내부 동작을 도시하는 파형도.

제7도는 제4도에 도시된 다중 동기 지연 회로에서 외부 클럭 신호 사이클에 대한 외부 클럭과 내부 클럭 사이의 지연 시간차의 의존도를 도시하는 특성도.

제8도는 본 발명의 다중 동기 지연 회로의 실시예 1를 도시하는 블록도.

제9도는 제8도에서의 제1동기 지연 회로(100A)의 내부 구성예를 도시하는 회로도.

제10도는 제8도에 도시된 다중 동기 지연 회로의 내부 동작을 설명하는 파형도.

제11도는 제9도의 제1동기 지연 회로(100A)에서 외부 클럭 신호 사이클에 대한 외부 클럭과 내부 클럭 사이의 지연 시간차의 의존도를 도시하는 특성도.

제12도는 제8도의 다중 동기 지연 회로에서 외부 클럭 신호 사이클에 대한 외부 클럭과 내부 클럭 사이의 지연 시간차의 의존도를 도시하는 특성도.

제13도는 다중 동기 지연 회로의 실시예 1의 구성 중 또 다른 예를 도시한 블록도.

제14도는 제13도의 다중 동기 지연 회로에서 외부 클럭 신호 사이클에 대한 외부 클럭과 내부 클럭 사이의 지연 시간차의 의존도를 도시하는 특성도.

제15도는 본 발명의 다중 동기 지연 회로에 실시예 2를 도시하는 블록도.

제16도는 제15도에서의 제1동기 지연 회로(300A)의 내부 구성예를 도시하는 회로도.

제17도는 제15도에 도시된 다중 동기 지연 회로의 내부 동작을 설명하는 파형도.

제18도는 제15도 및 제16도의 다중 동기 지연 회로에서 외부 클럭 신호 사이클에 대한 외부 클럭과 내부 클럭 사이의 지연 시간차의 의존도를 도시하는 특성도.

제19도는 다중 동기 지연 회로의 실시예 2의 구성 중 또 다른 예를 도시하는 블록도.

제20도는 제19도의 다중 동기 지연 회로에서 외부 클럭 신호 사이클에 대한 외부 클럭과 내부 클럭 사이의 지연 시간차의 의존도를 도시하는 특성도.

제21도는 본 발명의 다중 동기 지연 회로의 실시예 3를 도시하는 블록도.

제22도는 제21에서의 제1동기 지연 회로(400A)의 내부 구성예를 도시하는 회로도.

제23도는 제21도 및 제22도에 도시된 카운터(400AC)의 내부구성예를 도시하는 회로도.

제24도는 제21도의 다중 동기 지연 회로에서 외부 클럭 신호 사이클에 대한 외부 클럭과 내부 클럭 사이의 지연 시간차의 의존도를 도시하는 특성도.

제25도는 본 발명의 다중 동기 지연 회로의 실시예 4를 도시하는 블록도.

* 도면의 주요부분에 대한 부호의 설명

100A, 300A, 300A-f, 400A, 500A : 제1동기 지연 회로

100B, 300B, 300B-f, 400B, 500B : 제2동기 지연 회로

100C, 300C, 300C-f, 400C, 500C : 다중화 회로

101A, 101B, 102A, 102B, 301A, 301A-f, 301B, 301B-f, 302A, 302A-f, 302B, 302B-f, 401A, 401B, 402A, 402B, 501A, 502A, 502B, 1101, 1102 : 지연 회로열

101AA, 101BA, 102AA, 102BA, 107, 108, 301AA, 301AA-f, 301BA, 301BA-f, 302AA, 302AA-f, 302BA, 302BA-f, 307, 307-f, 308, 308-f, 311, 311-f, 401AA, 401BA, 402AA, 402BA, 407, 408, 413A∼415A, 501AA, 501BA, 502AA, 502BA, 904, 1004, 1107, 1108 : 지연 회로

103A, 103B, 303A, 303A-f, 303B, 303B-f, 403A, 403B, 503SA, 503SB, 1103 : 제어 회로

104A, 104B, 304A, 304A-f, 304B, 304B-f, 404A, 404B, 504A, 504B, 1104 : 부하 조정 소자

105, 305, 305-f, 405, 505, 702, 902, 1002, 1105 :수신 회로

106, 306, 306-f, 314, 314-f, 406, 506, 703, 911, 1011, 1015, 1106 : 증폭 회로

313, 313-f, 1013 : 분주기

410A : 가산기 411A : 전송기

412A : 감산기 901, 1001 : 위상 비교기

909, 1009 : 전압 제어 발진기

제8도를 참고로, 본 발명의 실시예 1에 따른 다중 지연 회로는, 수신 회로(105), 지연 회로(107) 및 (108), 증폭 회로(106), 동등한 지연 시간차를 유지하면서 펄스 신호의 입력 직전의 펄스 간격을 두고 펄스에 대응하는 지연 시간을 갖는 지연 신호를 연속적으로 출력하는 제1 및 제2동기 지연 회로(100A) 및 (100B), 및 각 지연 신호를 입력하고, 지연 신호들의 논리 출력에 따라 다중화하고, 또한 그 결과를 다중화된 지연 신호로서 출력하는 다중화 회로(100C)로 구성된다.

수신 회로(105)는 입력 신호로부터 폭이 tPW인 펄스를 발생하는 펄스-폭 발생 기능을 갖는다. 지연 회로(107) 및 (108)는 펄스폭 tPW의 시간 보다 작고 수신 회로(105) 및 증폭 회로(106)의 지연 시간 합과 같은 지연 시간 합을 갖는다. 수신 회로(105)의 출력은 각 동기 지연 회로(100A) 및 (100B)의 제어 단자(109A) 및 (109B)와 지연 회로(107)에 접속된다. 지연 회로(107)의 출력은 지연 회로(108)의 입력에 접속된다. 지연 회로(108)의 출력은 제1동기 지연 회로(100A)내의 지연 회로(101AA) 입력과 제2동기 지연 회로(100B)내의 지연 회로(101BA) 입력에 접속된다. 증폭 회로(106)의 입력은 다중화 회로(100C)의 출력에 접속되어 증폭된 다중화 지연 신호를 출력한다.

제9도를 참고로, 제1동기 지연 회로(100A)는, 펄스 신호에 대응하는 신호를 입력시키고 각 지연 시간차를 동등하게 조정하는 입력 지연 조정 회로인 지연 회로(101AA), 캐스케이드 접속의 복수의 게이트부로 구성되고, 지연 회로(101AA)의 출력을 입력하여 순차적으로 지연시키고, 또한 입력측으로부터의 게이트부의 순서로 각 게이트부의 출력을 병렬 출력하는 제1지연 회로열(101A), 제1지연 회로열(101A)의 각 게이트부 출력을 병렬 입력하여 펄스 신호와 동기화되고, 각 [결과]를 병려 출력하는 제어 회로(103A), 제1지연 회로열(101A)의 신호 전송 경로의 역방향으로 한 선에 배열된 캐스케이드 접속의 복수의 게이트부로 구성되고, 출력측으로부터의 게이트부의 순서로 제어 회로(103A)의 각 출력을 각 게이트부에 병렬 입력시키고, 이러한 입력을 순차적으로 지연시키고, 또한 결과를 출력하는 제2지연 회로열(102A), 제2지연 회로열(102A)의 출력을 입력시키고, 각 지연 시간차를 동등하게 조정하고, 또한 그 결과를 지연 신호로 출력하는 지연 회로(102AA), 및 부하 조정 소자(104A)로 구성된다. 제2동기 지연 회로(100B)는 동등한 구성을 갖는다.

다음에는 이러한 동기 지연 회로 각각의 내부 구성, 동작, 지연 시간, 및 외부 클럭 신호 사이클에 대한 의존도에 대해 보다 상세히 설명된다. 여기서, 제1동기 지연 회로(100A) 및 제2동기 지연 회로(100B)는 구성 및 동작에서 동등하므로, 제1동기 지연 회로(100A)에만 설명이 제한된다. 먼저, 제1동기 지연 회로(100A)내에서 각 블록의 내부 구조가 제9도를 참고로 상세히 설명된다.

지연 회로열(101A)과 지연 회로열(102A)은 각각 번갈아 배열된 인버터와 NAND 회로로 구성된다. 제어 회로(103A)와 부하 조정 회로(104A)는 NAND 회로로 구성된다. 지연 회로열(101A)은 NAND 회로와 인버터가 다음의 순서로 입력측으로부터 접속된 구조에 의해 구성된다. NAND 회로(FN1), 인버터(FI1), NAND 회로(FN2), 인버터(FI2), ..., NAND 회로(FNn), 인버터(FIn) NAND 회로(FNn+1), 인버터(FIn+1) 등, 지연 회로열(102A)는 NAND 회로와 인버터가 다음의 순서로 출력측으로부터 접속된 구성을 갖는다. 인버터(RI1), NAND 회로(RN1), 인버터(RI2), NAND 회로(RN2), ..., 인버터(RIn), NAND 회로(RNn), 인버터(RIn+1), NAND 회로(RNn+1) 등. 제어 회로(103A)는 다음의 순서에서 NAND 회로열로 구성되고, 각 NAND 회로는 제어 단자(109A)에 접속된 하나의 입력 단자를 갖는다. NAND 회로(CN1), NAND 회로(CN2), ..., NAND 회로(CNn), NAND 회로(CNn+1)등. 부하 조정 소자(104A)는 다음의 순서에서 NAND 회로열로 구성되고, 각 NAND 회로는 접지선(110)에 접속된 하나의 입력단자를 갖는다. NAND 회로(GN1), NAND 회로(GN2), ..., NAND 회로(GNn), NAND 회로(GNn+1) 등.

다음에는 제1동기 지연 회로(100A)내에서 지연 회로열(101A), 지연 회로열(102A), 제어 회로(103A), 및 부하 조정 소자(104A) 각각의 제n게이트부에서 상호 접속에 관해 설명이 주어진다.

지연 회로열(101A)의 인버터(FIn) 출력은 NAND 회로(FNn+1)의 입력과, 제어 단자(109A)에 접속되지 않은 제어 회로(103A)의 NAND 회로(CNn)의 두 입력 단자 중 한 입력 단자에 접속된다. 제어 회로(103A)의 NAND 회로(CNn) 출력은 인버터(FIn+1)의 출력에 접속되지 않은 지연 회로(101A)의 NAND 회로(FNn+2)의 두 입력 단자 중 한 입력 단자와, 인버터(RIn+1)의 출력에 접속되지 않은 지연 회로열(102A)의 NAND 회로(RNn)의 두 입력 단자 중 한 입력 단자에 접속된다. 지연 회로열(102A)의 NAND 회로(RNn)의 출력은 지연 회로열(102A)의 인버터(RIn)의 입력에 접속된다.

지연 회로열(102A)의 인버터(RIn)의 출력은 NAND 회로(RNn-1)에 입력되고, 접지선(110A)에 접속되지 않은 부하 조정 소자(104A)의 NAND 회로(GNn)의 두 입력 단자 중 한 입력 단자에 접속된다. 부하 조정 소자(104A)의 NAND 회로(GNn)의 출력은 아무런 구성요소에도 접속되지 않는다. 부가하여, 3개의 입력 단자 각각은, 즉 지연 회로열(101A)의 입력 단자에 접속되지 않은 지연 회로열(101A)의 NAND 회로(FN1)의 두 입력 단자 중 한 단자, 인버터(FI1)의 출력에 접속되지 않은 NAND 회로(FN2)의 두 입력 단자 중 한 입력 단자, 및 제어 회로(103A)의 최종 NAND 회로의 출력에 접속되지 않은 지연 회로열(102A)의 최종 NAND 회로의 두 입력 단자 중 한 입력 단자는 전원선(111A)에 접속된다.

다음에는 제1동기 지연 회로(100A)이 동작이 제10도를 참고로 상세히 설명된다. 입력 클럭 신호(201)는 상승 에지를 사용하는 고정된 사이클의 고레벨 펄스이다. 클럭 신호 펄스 그룹(202)은 지연 회로열(101A)내의 모든 인버터의 출력 파형을 나타낸다. 클럭 신호 펄스(203)는 수신 회로(105)의 출력 파형으로, 제어 단자(109A)에 입력된 클럭 신호 펄스를 나타낸다. 클럭 신호 펄스 그룹(204)은 지연 회로열(102A)내의 모든 인버터의 출력 파형을 나타낸다. 클럭 신호 펄스(205)는 증폭 회로(106)의 출력을 나타낸다. 클럭 신호 위상은 주기적으로 입력되므로, 실제적인 사용에서는 각각 구별되지 않지만, 동작의 설명을 간략하게 하기 위해 여기서는 임의의 한 클럭 신호 펄스가 제m클럭 신호로 식별되고 이어지는 클럭 신호 펄스는 제m+1클럭 신호 펄스로 식별되고, 또한 다음의 클럭 신호 펄스는 제m+2클럭 신호 펄스로 식별된다.

외부 신호가 수신 회로(105)에 입력된 후에, 제m클럭 신호 펄스는 지연 회로(107), 지연 회로(108), 및 지연 회로(101AA)를 통과하고, 지연 회로열(101A)로 들어가 지연 회로열(101A)을 통과한다. 지연 회로열(101A)을 통고할 때 제m클럭 신호 펄스는 클럭 신호 펄스그룹(202) 중 제m클럭 신호 펄스 그룹으로 나타내진다. 지연 회로열(101A)내의 인버터 출력은 제m클럭 신호 펄스의 진행으로 인해 고레벨이 되고, 제m클럭 신호 펄스의 펄스폭 만큼의 기간 동안 고레벨 출력을 유지한다. 한 클럭 사이클 이후에 제m클럭 신호 펄스는 수신 회로(105)에 존재하게 되고, 제m+1클럭 신호 펄스는 수신 회로(105)에서 제어 단자(109A)로 입력되어 클럭 신호(203)의 제m+1클럭 신호 펄스로 나타내진다. 이때, 제m클럭 신호 펄스는 지연 회로열(101A)을 통과하고, 예를 들어 이것이 지연 회로열(101A)내에서 w제j인버터(FIj)에서 제j-k인버터(FIj-k)로 진행되면, 인버터(FIj) 내지 (FIj-k)의 출력을 상술된 바와같이 고레벨 출력이 된다. 따라서, 제m클럭 신호 펄스의 진행 동안에 인버터(FIj) 내지 (FIj-k)의 출력에 접속되는 제어 회로(103A)의 NAND 회로(CNjj) 내지 (CNjj-k) 각각의 두 입력은 고레벨이 되고; 그들의 출력은 저레벨이 된다.

그 결과로, 지연 회로열(102A)내의 NAND 회로 입력의 두 입력은 고레벨에서 대기되지만, 이러한 두 입력 중 제어 회로(103A)의 NAND 회로(CNj) 내지 (CNj-k)에 접속된 지연 회로열(102A)내의 각 NAND 회로(RNj) 내지 (RNj-k)의 입력은 저레벨이 되고, 그에 의해 출력은 고레벨에서 저레벨로 교환되고, 제m클럭 신호 펄스는 저레벨 펄스로 지연 회로열(102A)을 통고하여 클럭 신호 펄스 그룹(204)내에서 제m클럭 신호 펄스 그룹으로 나타내진다. 부가하여, 지연 회로열(101A)내에서 각 NAND 회로(FNj+2) 내지 (FNj-k+2)의 두 입력 중, 제어 회로(103A)의 NAND 회로(CNj) 내지 (CNj-k)에 접속된 입력은 저레벨이 도고, 그에 의해 인버터(FIj+2) 내지 (FIj-k+2)의 출력 모두는 저레벨이되고, 지연 회로열(101A)내의 제m클럭 신호 펄스는 재설정된다. 지연 회로(102AA)는 다중화 회로(100C), 및 증폭 회로(106)를 통과하는 동안에 지연 회로열(102A) 인버터에 존재하는 제m클럭 신호 펄스는 고레벨 펄스로 출력되어 클럭 신호(205)의 제m클럭 신호로 나타내진다.

다음에는 제1동기 지연 회로의 지연 시간에 대해 설명이 주어진다.

수신 회로(105)의 지연 시간은 d1이다. 증폭 회로(106)의 지연 시간은 d2이다. 상술된 바와 같이, 지연 회로(107) 및 지연 회로(108)는 펄스폭 tPW를 갖는 입력 신호를 발생하기 위한 펄스폭 발생 기능을 갖고, 외부 신호 수신 회로(105)의 지연 시간과 같은 지연 시간 + 펄스폭 tPW 보다 작은 증폭 회로(106)의 지연 시간과 같은 지연 시간을 가지므로, 지연 회로(107)의 지연 시간과 지연 회로(108)의 지연 시간과 합은 d1 + d2 - tPW가 된다. 클럭 신호의 사이클은 tCK이다. 입력 클럭 신호(201)의 제m클럭 신호 펄스의 상승 에지와 수신 회로의 출력 클럭 신호(203) 중 제m클럭 신호 펄스의 상승 에지 사이의 지연은 d1이다. 수신 회로의 출력 클럭 신호(203)중 제m클럭 신호 펄스와 지연 회로열(101A)을 통과하는 클럭 신호 펄스 그룹(202)중 제m클럭 신호 펄스 그룹의 선두 클럭 신호의 상승 에지 사이의 지연은 tCK로 이는 수신 회로의 출력 클럭 신호(203)중 제m클럭 신호 펄스와 수신 회로의 출력 클럭 신호(203)중 제m+1클럭 신호 펄스의 상승 에지 사이의 지연과 같다.

따라서, 지연 회로열(101A)을 통한 클럭 신호의 상승 에지의 진행 시간 간격은 지연 회로(107) 및 지연 회로(108)의 지연 시간 보다 작은 클럭 신호 tCK의 사이클, 또는 tCK-d1-d2+tPW 이다. 클럭 신호의 저레벨 펄스의 상승 에지가 지연 회로열(102A)에서 진행되는 지연 회로는 지연 회로열(101A)에서 클럭 신호의 상승 에지가 진행되는 지연 회로아 같은 수의 게이트부를 갖는 구조이고, 그 결과로 지연 회로열(102A)을 통한 저레벨 클럭 신호의 상승 에지가 진행되는 시간 간격은 지연 회로열(101A)을 통한 클럭 신호의 상승 에지가 진행되는 시간 간격과 같고, 이 시간 간격은 지연 회로(107) 및 지연 회로(108)의 지연 시간 보다 작은 클럭 신호 tCK의 사이클, 또는 tCK-d1-d2+tPW이다. 상술된 바와 같이, 증폭 회로(106)를 통과하는데 필요한 시간은 d2이다.

클럭 신호가 수신 회로(105), 지연 회로(107), 지연 회로(108), 지연 회로열(101A), 지연 회로열(102A), 및 증폭 회로(106)를 통과하는데 요구되는 시간은 2tCK로, NAND 회로(FNm) 및 인버터(FIm)의 지연 시간 tdF와 NAND 회로(RNm) 및 인버터(RIm)의 지연 시간 tdB가 무시되면, 제m클럭 신호 펄스는 제m+2클럭 신호 펄스와 같은 타이밍에 내부 회로로 출력된다.

부가하여, 부하는 예를 들면, NAND 회로(FNn), 인버터(FIn), 및 NAND 회로(CNn)의 마스크 패턴을 NAND 회로(RNn), 인버터(RIn), 및 NAND 회로(GNn)의 마스크 배열의 미러 이미지로 만듦으로써 지연 회로열(101A) 및 지연 회로열(102A)의 지연 시간을 등화시키기 위해, 등화된다. 본 실시예의 상술된 회로로의 전력은 본 실시예의 회로가 서리되는 반도체 회로 장치상에서 설치된 일정-전압 공급 회로로부터 공급된다. 따라서, 본 실시예에서 지연 회로의 지연 시간은 외부 전력 공급의 전압에 의존하지 않고, 지연 회로열(101A) 및 지연 회로열(102A)의 지연 시간은 일정-전압 공급 회로로부터 공급된 전압이나 트랜지스터의 한계 전압을 조절함으로써 조절될 수 있고, 그에 의해 사용되는 게이트부의 수를 조정하는 것이 가능해진다.

다음에는 제1동기 지연 회로(100A)에서 외부 클럭 신호의 사이클에 대한 외부 클럭 신호(제m+2클럭 신호 펄스)와 내부 클럭 신호(제m클럭 신호 펄스의 증폭 회로(106)로부터의 출력) 사이의 지연 시간차의 의존도에 대해 상세한 설명이 주어진다.

상기의 동작 설명에서 기술된 바와 같이, 제m클럭 신호 펄스가 제j인버터(FIj) 내지 제j-k인버터(FIj-k)내에 있는 시간 간격에서 제m+1클럭 신호가 제어 단자(109A)에 입력되도록 하는 클럭 신호 사이클 동안에, 제m클럭 신호 펄스는 지연 회로열(102A)내의 NAND 회로(RNj) 내지 (RNj-k)로 전송되고, 지연 회로열(102A)를 통과하므로, 지연 회로열(102A)내의 NAND 회로(RNj) 내지 (RNj-k)에 전송된 클럭 신호 사이클은 시간 간격 tdF인 폭을 갖고, 이는 제m클럭 신호가 NAND 회로(FNj+1)로 진행되는 시간이다. 한편, 지연 회로열(102A)의 NAND 회로(RNj)에서 (RNj-k)로 진행되는 펄스의 지연 시간은 고정된다.

그 결과로 제1동기 지연 회로(100A)의 출력이 증폭 회로(106)를 통해 출력되는 경우에, 외부 클럭 신호 사이클에 대한 제m클럭 신호 펄스의 증폭 회로(106)의 출력과 제m+2클럭 신호 펄스 사이의 지연 시간차의 의존도는 지연 회로열(101A)내의 NAND 회로(FNj)에서 NAND 회로(FNj+1)로의 진행 시간인 사이클과, NAND 회로(RNjj)에서 NAND 회로(RNjj+1)로의 진행 시간 tdB인 진폭을 갖는 제11도에 도시된 바와 같은 톱니형 파형을 나타낸다.

다음에는 본 발명의 다중화 지연 회로에서, 외부 클럭 신호 사이클에 대한 외부 클럭 신호와 내부 클럭 신호 사이의 지연 시간차의 의존도를 감소시키는 본 발명의 다중 동기 지연 회로 특성 뒤의 원리에 대해 설명이 주어진다.

본 실시예의 다중 동기 지연 회로에서, 상술된 바와 같이, 제1동기 지연 회로(100A) 또는 제2동기 지연 회로(100B)의 출력이 증폭 회로(106)에 의해 출력될 때, 증폭 회로(106)에 의한 제m클럭 신호 펄스의 출력과 제m+2외부 클럭 신호 펄스 사이의 지연 시간차는 톱니형 파형을 갖는 외부 클럭 신호 사이클에 대한 의존도를 나타낸다.

본 발명에서 외부 클럭 신호 사이클에 대한 의존도를 변경시킬 수 있는 구성소자로서, 제1도이 지연 회로(100A)에는 지연 회로(101AA) 및 (102AA)가 제공되고, 제2동기 지연 회로(100B)에는 지연 회로(101BA) 및 (102BA)가 제공되고, 이러한 지연 회로(101AA), (102AA) 및 지연 회로(101BA), (102BA) 사이에는 지연 시간차가 존재한다. 지연 회로(101AA)와 지연 회로(101BA) 사이의 지연 시간차는 상술된 tdF의 정확히 반이고, 지연 회로(102AA)와 지연 회로(102BA) 사이의 지연 시간차는 상술된 tdB의 반이다. 그 결과로, 상술된 외부 클럭 사이클 의존도의 톱니형 부분 각각은 제12도에 도시된 바와 같이 정확하게 tdF 반의 시간 간격만큼 쉬프트(shift)되다. 본 실시예에서, 각각 이러한 타이밍을 갖는 지연 회로(102AA) 및 지연 회로(102BA)의 출력은 다중화 회로(100C)에 의해 논리적으로 출력되고 다중화 된다. 이를 이유로, 제12도의 다중화 회로 출력(100W)으로부터 볼 수 있는 바와 같이, 이는 외부 클럭 신호 사이클에 대한 외부 클럭 신호 펄스와 내부 클럭 신호 출력의 지연 시간의 의존도를 감소시킨다.

본 실시예의 다중 동기 지연 회로의 사용을 통하여, 외부 클럭 신호에 대해 지연 차이를 갖지 않는 내부 클럭 신호가 단 두 개의 클럭 신호 이후에 용이하게 얻어질 수 있고, 더욱이, 구성이 완전히 디지탈 회로이기 때문에, 외부 클럭 신호 사이클에 대한 외부 클럭 신호 펄스와 증폭 회로(106)로부터의 클럭 신호 펄스의 출력 사이의 지연 시간 의존도는 디지탈 회로의 지연 시간 유닛 보다 낮게 줄어들 수 있다.

비록 본 실시예의 지연 회로열(101), 지연 회로열(102), 제어 회로(103) 및 부하 조정 소자(104)는 NAND 회로와 인버터로 구성되지만, 이러한 구성요소는 다른 소자로 구성될 수 있다.

또한, 비록 본 발명은 두 개의 세트의 동기 지연 회로로 구성되지만, 외부 클럭 신호에 대한 의존도는 제13도에 도시된 바와 같이 동기 지연 회로의 수를 증가시킴으로써 제14도에 도시된 바와 같이 더 줄어들 수 있다.

제15도를 참고로, 본 발명의 실시예 2에 따른 다중 동기 지연 회로는 제8도에 도시된 실시예 1의 다중 동기 지연 회로 중 다중화 회로(100C)의 증폭 회로(106) 사이에 펄스폭 보정 회로(310), 지연 회로(311), 다중화 회로(312), 분주기(313), 및 증폭 회로(314)가 부가되는 구성이다. 이러한 구성에서, 다중화 회로(300C)의 출력은 펄스폭 보정 회로(310), 지연 회로(311), 및 다중화 회로(312)를 통해 증폭 회로(306)에 접속되고, 다중화 회로(312)의 출력은 분주기(313)를 통해 증폭 회로(314)에 접속된다.

본 실시예의 다중 동기 지연 회로의 특성은 각 동기 지연 회로(300A) 및 (300B)에 있고, 각각의 구조와 동작이 동등하므로, 설명은 제16도을 참고로 제1동기 지연 회로(300A)에 대해서만 주어진다.

본 실시예의 각 동기 지연 회로에서, 지연 회로열(301A)은 실시예 1의 지연 회로열(101A)과 실질적으로 동등한 캐스케이드 접속의 복수의 게이트부로 구성되고, 각 게이트부는 NAND 회로와 인버터로 구성된 지연 유닛 소자로 구성되지만, 입력부에 지연 시간을 조정하기 위한 지연 회로(301AR)가 포함된다. 조정 지연 회로(301AR)는 지연 회로열(301A)의 각 NAND 회로(FNm) 및 인버터(FIm)과 동등한 지연 시간 tdF를 갖는다.

지연 회로열(302A)은 실시예 1의 지연 회로열(102A)과 동등한 캐스케이드 접속의 복수의 게이트부로 구성되지만, 도면에서 볼 수 있는 바와 같이, 이 지연 회로열(302A)은 제어 회로(303A)를 통해 지연 회로열(301A)의 병렬 출력 중홀수 번호의 게이트부와 짝수 번호의 게이트부에 각각 병렬 입력 접속을 갖는 두 개의 평형한 행의 지연 회로 서브-열(sub-bank)의 조합으로 구성된다. 다른 말로 하면, 지연 회로열(301A) 중 홀수 번호의 게이트부의 출력은 제어 회로(303A)를 통해 지연 회로열(302A)내의 지연 회로 서브-열(302AO)에 접속되고, 지연 회로열(301A) 중 짝수 번호의 게이트부의 출력은 제어 회로(303A)를 통해 지연 회로열(302A)내의 지연 회로 서브-열(302AE)에 접속된다.

지연 회로 서브-열(302AO)의 출력은 변화없이 다중화 회로(302AM)로 입력되고, 지연 회로 서브-열(302AE)의 출력은 서브-출력 지연 조정 회로인 지연 회로(302AR)를 통해 다중화 회로(302AM)로 입력된다. 지연 회로(302AR)는 지연 회로 서브-열(302AO) 및 (302AE) 중 각 NAND 회로(RNm) 및 인버터(RIm)부의 지연 시간의 반인 지연 시간을 갖는다. 지연 회로열(302A)내에서 두 개의 행의 지연 회로 서브-열(302AO) 및 (302AE)는 각 지연 회로열(301A)의 소자의 반으로 구성되므로, 지연 시간은 지연 회로열(301A)이나 지연 회로열(302A)의 지연 시간의 반이 된다. 부가하여, 지연 회로열(301A)로부터 전송된 펄스의 폭은 또한 지연 회로열(301A)이나 지연 회로열(302A)의 반이 된다.

본 실시예의 부가된 블록 각각에서, 지연 회로(311)는 지연 회로(307)의 지연 시간 + 지연 회로(308)의 지연 시간(d1+d2)의 반, 즉 (d1+d2)/2에 tPW/2, 또는 수신 회로(105)의 출력 펄스폭 tPW의 반이 부가된 (d1+d2)/2+tPW/2의 지연 시간을 갖는다. 실시예 1에서와 같이, 본 실시예는 지연 회로열(302)의 반전된 출력을 사용하므로, tPW/2 또는 수신 회로(305)의 출력의 펄스폭 tPW 시간의 반이 타이밍 정정을 위해 부가된다. 펄스폭 보정 회로(310A)는 수신 회로(305)의 출력의 펄스폭 tPW을 펄스폭의 반, 또는 tPW/2로 만든다. 다중화 회로(312)는 지연 회로(311)의 출력고 펄스폭 보정 회로(310A)의 출력을 조합시킨다. 분주기(313)는 다중화 회로(312)의 출력을 분주하여 그 결과를 출력한다.

다음에는 제17도를 참고로 지연 회로열(302A)의 지연 회로 서브-열(302AO)의 동작 설명으로 시작되는, 본 발명의 각 동기 지연 회로의 동작에 관해 설명이 주어진다.

수신 회로(305)에 입력되는 고레벨의 클럭 신호 펄스는 수신 회로(305)에서 tPW의 펄스폭으로 정형되어 d1의 시간 간격 이후에 출력되고, d1+d2의 시간 간격에 지연 회로(307)와 지연 회로(308)를 통과하고, 지연 회로(301AA)와 조정 지연 회로(301AR)에 의해 지연 회로열(301A)로 입력되고, 또한 수신 회로(305)로부터 출력되는 다음 클럭 신호 펄스가 제어 회로(303A)에서 이러한 고레벨 클럭 신호 펄스의 상승 에지가 진행되는 시간은 (d1+d2) 보다 작은 클럭 신호 사이클 또는 시간 tCK-(d1+d2)이고, 하강 에지의 진행 시간은 (d1+d2) 및 펄스폭 tPW보다 작은 클럭 신호 사이클 tCK 또는 시간 간격 tCK-(d1+d2)-tPW이다. 수신 회로(305)로부터 출력되는 다음의 클럭 신호 펄스가 제어 회로(303A)에 입력될 때, 지연 회로열(301A)내의 고레벨 클럭 신호 펄스는 지연 회로 서브-열(302AO)로 전송되어 저레벨 클럭 신호 펄스가 된다.

예를 들면, 클럭 신호 펄스가 조정 지연 회로(301AR)로부터 통과된 후에 지연 회로 서브-열(302AO)로 전송되고 지연 회로열(301A)내의 제2n-1 홀수 번호의 게이트를 통해 진행되는 경우, 펄스가 통과한 지연 회로 서브-열(302AO)의 게이트부의 수는 n이다. 그러나, 상술된 바와 같이, 조정 지연 회로(301AR)의 지연 시간은 지연 회로열(301A)내의 각 NAND 회로(FNm) 및 인버터(FIm)부의 지연 시간과 같으므로, 클럭 신호 펄스가 조정 지연 회로(301A)내의 홀수 번호부 게이트를 통해 진행되는 시간은 2n 게이트부를 통과하는 시간과 같다.

따라서, 게이트부의 수를 고려할 때, 지연 회로 서브-열(302AO)의 n 게이트부를 통과하는 시간은 클럭 신호 펄스가 조정 지연 회로(301AR)를 통과하고 징련 회로열(301A)내의 제2n-1 홀수 번호 게이트부를 통해 진행되는 지연 시간, 즉 2n 게이트부를 통과하는 시간의 정확히 반이다.

다음에는 지연 회로열(302A) 중 지연 회로 서브-열(302AE)의 동작에 관한 설명이 주어진다.

수신 회로(305)에 입력되는 고레벨 클럭 신호 펄스는 수신 회로(305)에서 tPW의 펄스폭으로 정형되고, d1의 시간 간격 이후에 출력되고, d1+d2의 시간 간격에 지연 회로(307) 및 지연 회로(308)를 통과하고, 지연 회로(301AA)와 조정 지연 회로(301AR)에 의해 지연 회로열(301A)로 입력되고, 또한 수신 회로(305)로부터 출력되는 다음의 클럭 신호 펄스가 제어 회로(303A)에 입력될 때까지 계속하여 지연 회로열(301A)을 통해 진행된다. 지연 회로열(301A)을 통해 이러한 고레벨 클럭 신호 펄스의 상승 에지가 진행되는 시간은 (d1+d2) 보다 작은 클럭 신호 사이클 tCK 또는 시간 간격 tCK-(d1+d2)이고, 하강 에지의 진행 시간은 (d1+d2) 및 펄스폭 tPW 보다 작은 클럭 신호 사이클 tCK 또는 시간 간격 tCK-(d1+d2)이다. 수신 회로(305)로부터 출력된 다음의 클럭 신호 펄스가 제어 회로(303A)로 입력되면, 지연 회로열(301A)내의 고레벨 클럭 신호 펄스는 지연 회로열(302A)의 지연 회로 서브-열(302AE)로 전송되어 저레벨 클럭 신호 펄스가 된다.

예를 들어, 클럭 신호 펄스가 조정 지연 회로(301AR)로부터 통과되고 지연 회로열(301A)내의 제2n 짝수 번호 게이트부를 통해 진행된 후에 지연 회로 서브-열(302AE)로 전달되면, 펄스가 통과한 지연 회로 서브-열(302AE)의 게이트부의 수는 n이다. 그러나, 상술된 바와 같이, 조정 지연 회로(301AR)의 지연 시간은 지연 회로열(301A)의 각 NAND 회로(FNm) 및 인버터(FIm)부의 지연 시간과 같으므로, 클럭 신호 펄스가 조정 지연 회로(301AR)를 토와하고 지연 회로열(301A)내의 제2n짝수 번호의 게이트부를 통해 진행되는 지연 시간은 2n+1 게이트부를 통과하는 시간과 같다. 또한, 서브-출력 지연 조정 회로인 지연 회로(302AR)는 지연 회로 서브-열(302AO) 및 (302AE)의 각 NAND 회로(FNm) 및 인버터(FIm)부의 지연 시간의 반을 갖고, 그 결과로 지연 회로 서브-열(302AE)의 n 게이트부 통과 뿐만 아니라 지연 회로(302AR)의 통과에 대한 지연 시간은 n+1/2 게이트부의 통과 시간과 같다. 따라서, 게이트부의 수를 고려할 때, 지연 회로 서브-열(302AE)의 n 게이트부 뿐만 아니라 조정 지연 회로(302AR)를 통과하는 지연 시간은 클럭 신호 펄수가 조정 지연 회로(301AR)로부터 통과되고 지연 회로열(301A)내의 제2n 짝수 번호의 게이트부를 통해 진행되는 지연 시간, 즉 2n+1 게이트부를 통과하는 시간의 정확히 반이다.

그 결과로, 지연 회로 서브-열(302AO) 및 (302AE)을 통과하는 저레벨 클럭 신호 펄스의 상승 에지는 tCK-(d1+d2)의 반, 즉 지연 회로열(301A)내에서 진행되는 시간 동안 진행된다. 지연 회로열(302A)을 통과하는 저레벨 클럭 신호 펄스의 하강 에지는 tCK-(d1+d2)-tPW의 반, 즉 지연 회로열(301A)을 통과하는 시간동안 진행된다. 지연 회로열(302A)에 존재하는 저레벨 펄스는 지연 회로(311)내에서 반전되어 고레벨 펄스로 된다. 지연 회로열(302A)의 지연 시간은 (d1+d2)/2+tPW/2이다. 지연 회로열(302A)로부터의 출력 때까지 지연 회로열(302AO) 및 (302AE)로의 전달로부터 요구되는 시간은 저레벨 클럭 신호 펄스가 지연 회로열(302A)을 통해 진행될 때 지연 회로열(301A)을 통과하는 시간 ｛tCK-(d1+d2)-tPW｝/2를 지연 회로(311) 내에서 고레벨로의 변환 및 진행을 위한 시간 (d1+d2)/2+tPW/2에 더한 값이므로, 총 tCK/2이다.

다음에는 본 발명의 동기 지연 회로에서 외부 사이클 신호의 사이클에 대한 내부 클럭 신호(제m클럭 신호 펄스의 증폭 회로(306)로부터의 출력)와 외부 클럭 신호(제m+2클럭 신호 펄스) 사이의 지연 시간차의 의존도에 대해 설명이 주어진다.

먼저, 외부 클럭 신호의 사이클에 대한 지연 회로 서브-열(302AO)의 지연 시간의 의존도에 대해, 실질적으로 지연 회로 서브-열(302AO)의 n 게이트부에 사용되는 클럭 신호 사이클은 클럭 신호 펄스가 제2n-1게이트부에서 제2n+1게이트부로 이동되는 시간 간격에서 지연 회로 서브-열(302AO)로 펄스가 전달될 때 발생된다. 그 결과로, 외부 클럭 신호의 사이클에 대한 지연 회로 서브-열(302A)의 출력과 외부 클럭 신호 사이의 지연 시간차의 의존도는 제18(a)도에서 점선(302AOW)로 도시된 바와 같이, 지연 회로 서브-열(302A)의 게이트가 제n게이트부에서 제n+1게이트부로 이동되는 시간의 지연 시간인 진폭을 갖고 제2n-1게이트부에서 제2n+1게이트부로 이동되는 시간 간격인 사이클을 갖는 톱니형 파형 특성을 나타낸다.

외부 클럭 신호에 대한 지연 회로 서브-열(302AE)의 지연 시간의 의존도에 대해, 실제적으로, 지연 회로 서브-열(302AE)의 n 게이트부에 사용되는 클럭 신호 사이클은 클럭 신호 펄스가 제2n게이트부에서 제2n+2게이트부로 이동되는 시간 간격에서 펄스가 지연 회로 서브-열(302AE)에 전달될 때 발생된다. 그 결과로, 외부 클럭 신호의 사이클에 대한 지연 회로 서브-열(302A)의 출력과 외부 클럭 신호 사이의 지연 시간차의 의존도는 제18(a)도에서 실선(302AEW)으로 도시된 바와 같이, 지연 회로 서브-열(302A)의 게이트가 제n게이트부에서 제n+1게이트부로 이동되는 시간의 지연 시간인 진폭을 갖고 제2n게이트에서 제2n+2게이트로 이동되는 시간 간격인 사이클을 갖는 톱니형 파형 특성을 갖는다.

마지막으로, 제18(a)도에 도시된 바와 같이, 지연 회로 서브-열(302AO) 및 (302AE)의 외부 신호에 대한 의존도는 클럭 신호 펄스가 제2n게이트에서 제2n+1게이트로 이동되는 시간 간격인 쉬프트를 갖고, 외부 클럭 신호의 사이클에 대한 지연 회로열(302A) 출력의 실제적인 의존도는 실선(302AEW)과 점선(302AOWW)의 논리 출력에 의해 다중화되므로, 지연 회로열(302A)의 게이트가 제n게이트부에서 제n+1게이트부로 이동되는 시간과 반의 지연 시간인 진폭을 갖고 제2n게이트에서 제2n+1게이트로 이동되는 시간인 사이클을 갖는 톱니형 파형 특성을 나타낸다.

다음에는 외부 클럭 신호의 사이클에 대한 제2동기 지연 회로(300B)의 지연 회로열(302B)의 의존도에 대해 설명이 주어진다. 제1동기 지연 회로(300A)와 제2동기 지연 회로(300B)의 구성은 실질적으로 동등하고, 제18(b)도에서 302BEW 및 302BOW로 도시된 바와 같이, 외부 클럭 신호의 사이클에 대한 지연 회로열(302B) 출력의 의존도는 지연 회로열(301B)의 제2n 게이트부에서 제2n+1 게이트부로의 이동 간격인 사이클에 대해 지연 회로열(302B)의 게이트가 제n게이트부에서 제n+1게이트부로 이동되는 시간, 즉 지연 시간 tdB의 반인 진폭을 갖는다.

외부 클럭 신호의 사이클에 대한 제2동기 지연 회로(300B) 출력의 의존도에서, 지연 회로(301BA) 및 지연 회로(302BA)로 인해 제1동기 지연 회로(300A)의 타이밍에 대해 정확하게 절반의 게이트부인 tdF인 반인 쉬프트 때문에, 외부 클럭 신호 사이클에 대한 본 발명의 지연 회로 출력의 의존도는 지연 회로열 (301A) 또는 (301B)의 게이트부의 지연 시간 tdF인 사이클의 반에 대해 지연 회로열(302A) 또는 (302B)가 제n게이트부에서 제n+1게이트부로 이동되는 시간인 지연 시간 tdB의 4분의 일인 진폭을 갖는 제18(c)도에서 (302W)로 도시된 톱니형 특성을 나타낸다.

다중화 회로(312)의 출력은 펄스폭이 정확하게 클럭 신호 사이클의 4분의 일이 되는 분주기(313)를 통해 전해지고, 증폭 회로(306)에서 원하는 구동 능력으로 증폭된다.

상술된 바와 같이, 본 실시예는 종래 기술의 PLL에서는 수 십 내지 수 천 사이클을 요구하였지만 한 클럭 신호 사이클 이후에 이중-사이클 클럭 신호의 발생과 50%의 충격 계수를 갖는 클럭 신호의 발생을 가능하게 하고, 더욱이 외부 클럭 신호 사이클에 대한 출력의 위상 에러의 의존도를 종래 기술의 4분의 일로 줄인다. 부가하여, 실시예 1 회로와의 조합은 외부 클럭 신호에 대해 지연이나 위상에서의 차이를 갖지 않는 이중 사이클 클럭 시호의 발생 뿐만 아니라 외부 클럭 신호 사이클에 대해 줄어든 의존도를 갖는 50%의 충격 계수를 포함한 클럭 신호의 발생을 가능하게 한다.

본 발명은 지연 회로열(302A) 및 (302B)를 지연 회로열(301A) 및 (301B)의 반 수의 소자를 갖는 부분으로 분할함으로써 클럭 신호의 사이클의 반인 타이밍에서 펄스의 발생을 가능하게 한다. 그러나, 제19도에 도시된 바와 같이, 제2동기 지연 회로열(302A-f) 및 (302B-f)에는 각각이 제1지연 회로열(301A-f) 및 (301B-f)의 신호 전송 경로의 역방향으로 배열된 캐스케이드 접속의 복수의 게이트부로 구성되는 m행의 지연 회로 서브-열이 제공된다. 이러한 m행의지연 회로 서브-열 중 제d행의 지연 회로 서브-열은 출력측으로부터 매n번째 게이트부의 게이트에 제어 회로(303A-f) 및 (303B-f)의 제d게이트부로부터 매m번째 게이트부의 출력을 병렬 입력시키고, 순차적으로 이러한 입력을 지연시키고, 또한 그 결과를 출력한다 동등한 지연 시간차가 유지되며 m행의 지연 회로 서브-열 각각의 출력에대해 순차로 출력되고, 그 출력은 논리 출력에 따라 다중화되어 지연 신회로 출력되고 게이트의 비율은 원하는 대로(제19도에서는 m:n, M＞n) 분할되고, 그에 의해 임의의 타이밍의 클럭 신호 펄스의 발생을 가능하게 한다.

지연 시간 비율이 정확하게 m:n이 되도록 m행의 병렬 지연 회로 서브-열 각각의 출력측상에 지연 회로를 부가하고 다중화 회로(302AM-f)나 다중화 회로(302BM-f)를 통해 출력시킴으로써, 다중화 회로(302AM-f) 및 (302BM-f)의 출력 중 정확하게 외부 클럭 신호 사이클의 n/m인 타이밍 동안 외부 클럭 신호의 주파수에 대한 시간차의 의존도는 지연 회로열 (302A-f) 및 (302B-f)의 각 게이트부에서 게이트의 지연 시간 tdB의 n/m인 진폭을갖고 지연 회로열(301A-f) 및 (301B-f)의 각 게이트부에서 게이트의 지연 시간 tdF인 사이클을 갖는 톱니형 특성을 나타낸다. 부가적으로, 다중화 회로(300C-f)를 통과하면, 그 결과로 외부 클럭 신호의 주파수에 대한 의존도는 제20도에 도시된 바와 같이 1/2 지연 시간 tdF의 사이클에서 n/2m 지연 시간 tdB의 진폭을 갖는 톱니형 특성을 나타낸다.

제21도를 참고로, 본 발명의 다중 동기 지연 회로의 실시예 3은 제8도에 도시된 실시예1의 다중 동기 지연 회로 중 동기 지연 회로(100A) 및 (100B)가 각각 제1 및 제2동기지연 회로(400A) 및 (400B)로 대치되는 구조로 구성된다. 회로의 다른 블록은 같은 구성 및 동작을 가지므로, 여기서는 설명이 생략된다.

본 실시예의 다중 동기 지연 회로의 특성인 제1동기 지연 회로(400A)는, 펄스 신호에 대응하는 신호를 입력시키고 각 지연 시간차를 동등하게 조정하는 입력 지연 조정 회로인 지연 회로(401AA), 캐스케이드 접속 및 루프 접속인 복수의 게이트부로 구성되고, 지연 회로(401AA)의 출력을 입력하여 순차적으로 지연시키고, 또한 입력측으로부터의 게이트부의 순서로 각 게이트부의 출력을 병렬 출력하는 제1지연 회로열(401A), 제1지연 회로열(401A)의 각 게이트부 출력을 병렬 입력시키고, 펄스 신호와 동기화시키고, 또한 각 결과를 병렬 출력하는 제어 회로(403A), 제1지연 회로열(401A)의 신호 전송 경로의 역방향으로 배열된 캐스케이드 접속 및 루프 접속인 복수의 게이트부로 구성되고, 출력측으로부터의 게이트부의 순서로 제어 회로(403A)의 각 출력을 게이트부의 각각에 병렬로 입력시키고, 이러한 입력은 순차적으로 지연시키고, 또한 그 결과를 출력하는 제2지연 회로열(402A), 제1지연 회로열(401A)내에서 신호가 회로를 만날 때마다 증가 카운트하고, 제2지연 회로열(402A)내에서 신호가 회로를 만날 때마다 감소 카운트하고, 또한 제1 및 제2지연 회로열(401A) 및 (402A)내의 회로수가 같음을 나타내는 신호를 출력하는 카운트 회로(400AC), 카운트 회로(400AC)의 출력에 따라, 출력으로부터 제2지연 회오렬(402A)내에서 계산된 펄스 신호에 대응하는 신호를 추출하는 셀렉터 회로(400AS), 및 셀렉터 회로의 출력을 입력시키고, 지연 시간차를 동등하게 조정하고, 또한 그 결과를 지연 신호로 출력하는 출력 지연 조정 회로(402AA)로 구성된다. 제1동기 지연 회로(400B)는 동등한 구성을 갖는다.

본 동기 지연 회로(400A)의 구성예를 도시하는 블록도인 제22도를 참고로, 카운트 회로(400AC)는, 제1지연 회로열(401A)내에서 펄스 신호에 대응하는 신호가 회로를 만날 때마다 증가 카운트되는 가산기(410A), 가산기(410A)의 출력을 병렬 입력하여 펄스 신호로 합성하고, 그 결과를 각각 병렬 출력하는 전송기(411A), 및 전송기의 출력을 병렬 입력시키고, 제2지연 회로열(402A)내에서 펄스 신호에 대응하는 신호가 회로를 만날 때마다 감소 카운트되는 감산기(412A)로 구성된다.

제1 및 제2동기 지연 회로(400A) 및 (400B)는 비록 제9도에 도시된 실시예1의 제1 및 제2동기 지연 회로(100A) 및 (100B)와 실질적으로 동등하지만, 이후 기술된 바와 같은 두가지 다른점을 갖는다.

첫 번째 다른 점은 지연 회로열(401A) 및 (402A)이 루프 접속된 것이다. 다른 말로 하면, 제22도에 도시된 바와 같이, 지연 회로열(401A) 중 최종 인버터(FIz)의 출력은 지연 회로열(401A) 중 첫 번째 NAND 회로(FN1)에 입력되고, 제어 회로(403A) 중 최종 NAND 회로(CNz-1)로부터 두번째에서의 출력은 지연 회로열(401A)의 첫 번째 NAND 회로(FN1)에 입력되고, 제어 회로(403A) 중 최종 NAND 회로(CNz)의 출력은 지연 회로열(401A) 중 시작하는 NAND 회로(FN2)로부터 두 번째에 입력되고, NAND 회로(FNIN)는 인버터(FI1) 대신에 NAND 회로(FN1)에 이어지는 게이트부에 배열되고, 또한 지연 회로(401AA)의 출력은 인버터를 통해 FNIN에 입력된다. 지연 회로열(402A) 중 첫 번째 인버터(RI1)의 출력은 지연 회로열(402A)의 최종 NAND 회로(RNz) 및 셀렉터(400AS)에 입력되고, NAND 회로(RNIN)는 인버터(RIz) 대신에 지연 회로열(402A)의 최종 NAND 회로(RNz)에 이어지는 게이트부에 배열되고, 또한 카운트 수단인 카운트 회로(400AC)의 출력은 인버터를 통해 입력되어 셀렉터(400AS)에 출력되고, 지연 회로(415A)를 통해 감산기(412A)로 출력된다.

수신 회로(405)로부터 출력된 펄스 신호는 지연 회로(407) 및 제어 회로(403A)에 입력되고, 지연 회로(413A)를 통해 가산기(410A)에 입력되고, 지연 회로(414A)를 통해 전송기(411A)에 입력되고, 또한 인버터 및 NOR 회로(417A)를 통해 RS-F/F418에 입력된다. 지연 회로(407)의 출력은 지연 회로(408) 및 지연 회로(401AA)를 통해 지연 회로열(401A)에 입력된다. 지연 회로열(401A)에 들어가는 고레벨 펄스는 수신 회로(405)로부터 다음의 고레벨 펄스가 출력될 때까지의 간격 동안 지연 회로열(401a)을 통과하고, 펄스가 지연 회로열(401A)의 최종 인버터(FIz)에 이르면, 첫 번째 NAND 회로(FN1)로 복귀하여 회로로 계속된다.

두 번째 다른 점은 카운트 회로(400AC)를 제공하는 것이다. 이 카운트 회로(400AC)는 기본적으로 가산기(410A), 전송기(411A), 및 감산기(412A)로 구성된다. 가산기(410A)는 수신 회로(405)로부터의 고레벨 펄스의 출력에서 다음 고레벨 펄스의 출력까지의 간격 동안에 지연 회로열(401A)의 인버터(FIz)로부터의 고레벨 펄스 출력을 카운트한다. 본 실시예에서는 가산기(410A)의 출력이 4-비트 출력(410A-1), (410A-1B), (410A-2), (410A-2B), (410A-3), (410A-3B), (410A-4), 및 (410A-4B)으로 나타내지는 가산 결과이다. 고레벨 펄스가 수신 회로(405)로부터 출력될 때, 가산기(410A)의 출력은 전송기(411A)를 통해 감산기(412A)에 4-비트 출력(411A-1), (411A-1B), (411A-2), (411A-2B), (411A-3), (411-3B), (411A-4), 및 (411A-4B)로 전송된다.

고레벨 펄스가 수신 회로(405)로부터 출력될 때, 지연 회로열(401A)내의 고레벨 펄스는 지연 회로열(402A)에 전송되어 저레벨 펄스로 지연 회로열(402A)를 통과하고, 인버터(RI1)에 이르면 NAND 회로(RNz)에 입력되고, 다시 지연 회로열(402A)를 통과한다. 지연 회로열(402A)의 인버터(RI1)로부터 저레벨 펄스가 출력되고 “0”에 이르면, 감산기(412A)에 전송된 카운트 수는 감소 카운트되고, 감산기 출력(419A)는 그 상태를 저레벨에서 고레벨로 변경시키고, 지연 회로열(402A) 중 NAND 회로(RNIN)의 출력을 고레벨에 고정시키고, 동시에 지연 회로열(402A) 중 인버터(RI1)의 출력이 셀렉터(400AS)를 통해 출력도도록 하고, 또한 지연 회로(402AA), 다중화 회로(400C), 및 증폭 회로(406)를 통해 출력된다.

이때, 지연 회로열(401A)내의 고레벨 펄스가 한 고레벨 펄스의 출력으로부터의 수신 회로(405)로부터의 다음 고레벨 펄스까지의 간격 동안에 지연 회로열(401A)의 최종 인버터(FIz)에 이르지 않으면 감산기(412A)의 출력(419A)은 변하지 않고 고레벨 상태에 유지되어, 그 결과로 지연 회로열(401A)로부터 지연 회로열(402A)로 전송된 펄스는 NAND 회로(RNIN)로부터 지연 회로열(402A)의 인버터(RI1) 출력이 셀렉터(400AS), 지연 회로(402AA), 다중화 회로(400C), 및 증폭 회로(406)를 통해 출력되게 한다.

가산기(410A)의 카운트값이 최대값을 나타낼 때, 즉 4-비트 출력(410A-1) 내지 (410A-4)이 모두 고레벨 출력일 때, 가산기(410A)로부터 최대 사이클 위반 신호(425A)가 출력된다.

다음에는 제23도를 참고로 카운트 회로(400AC)의 가산기(410A)의 전송기(411A), 및 감산기(412A)의 구조에 대한 상세한 내용이 설명된다.

가산기(410A)는 4개의 재설정가능한 D-플림 플롭 회로 D-F/F1 내지 D-F/F4로 구성된다. 지연 회로열(401A)의 인버터(FIz) 출력을 반전시킨 인버터의 출력과 지연 회로(413A)의 출력의 NOR 게이트 출력은 D-F/F1의 C 단자에 입력된다. D-F/F1 내지 D-F/F4의 다른 C 단자 각각에는 선행하는 D-플립 플롭 D-F/F1 내지 D-F/F3의 Q-단자 출력(410A-1) 내지 (410A-3)이 각각 입력된다. 부가하여, 각 D-플립 플롭 D-F/F1 내지 D-F/F4의 Q-단자 출력(410A-1) 내지 (410A-4)은 같은 D-플립 플롭의 D 단자, 각 인버터(IA1) 내지 (IA4), 4-입력 NAND 회로(ANDAND), 및 전송기(411A)로 출력된다.

전송기(411A)에는 가산기(410A)의 Q-단자 출력(410A-1) 내지 (410A-4) 각각을 병렬 입력하고, 이러한 입력을 지연 회로(414A)의 출력에 의해 게이트(gate) 처리하고, 또한 출력(411A-1) 내지 (411A-4)을 병렬 출력하는 NAND12, NAND22, NAND32, 및 NAND42, 및 가산기(410A)의 반전된 Q-단자 출력(410A-1B) 내지 (410A-4B) 각각을 병렬 입력하고, 이러한 입력을 지연 회로(414A)의 출력에 으해 게이트 처리하고, 또한 출력(411A-1B) 내지 (411A-4B)를 병렬 출력하는 NAND11, NAND21, NAND31 및 NAND41이 제공된다.

감산기(412A)는 4개의 설정 및 재설정 가능한 D-플립 플롭 D-F/F5 내지 D-F/F8로 구성된다. 지연 회로열(402A)의 NAND 회로(RNIN) 출력은 지연 회로(415A)에 의해D-F/F5의 C-단자에 입력된다. 각 D-플립 플롭 D-F/F5 내지 D-F/F7의 Q-단자 D-플립 플롭 D-F/F5 내지 D-F/F8의 설정 단자는 전송기(411A)의 출력(411A-1) 내지 (411A-4)을 입력시키고, 각 D-플립 플롭 D-F/F5 내지 D-F/F8의 재설정 단자는 전송기(411A)의 출력(411A-1B) 내지 (411A-4B)을 입력시킨다. 부가하여, 각 D-플립 플롭 D-F/F5 내지 D-F/F8의 Q-단자 출력은 같은 D-플립 플롭의 D-단자와 4-입력 NAND 회로(REDNAND)로 출력된다. 이 4-입력 NAND 회로(REDNAND)의 출력은 감산기(412A)의 출력(419A)으로서 RS-F/F418A로 입력된다.

상술된 바와 같이, 본 실시예에서는 지연 회로열(401A)와 지연 회로열(402A)을 루프 형태로 접속시키고 카운터를 제공함으로써, 지연 회로열(401A) 및 지연 회로열(402A)의 최대 지연 시간 카운터에 의해 카운트될 수 있는 수의 배수만큼 더긴 사이클을 갖는 클럭 신호를 제어하는 것이 가능해진다.

다른 말로 하면, 지연 회로열(401A) 중 임의의 NAND 회로(FNn) 및 이어지는 인버터(FIn)까지의 지연 시간이 dF로 정의되고, 지연 회로열(402A) 중 임의의 NAND 회로(RNn) 및 이어지는 인버터(RIn)까지의 지연 시간이 dR로 정의되면, 지연 회로열(401A) 중 첫 번째 NAND 회로(FN1)에서의 최종 인버터(FIz)까지의 지연 시간은 zdF이고, 지연 회로열(402A) 중 첫 번째 NAND 회로(RNz)에서 최종 인버터(RI1)까지의 지연 시간은 zdR이다. 내부 클럭 신호와 외부 클럭 신호 사이의 지연이 제거되는 경우에, dF와 dR을 동등하게 만드는 설정은 zdF와 zdR도 또한 동등하게 만든다.

이러한 경우에, 실시예 1 및 2에서 도시된 바와 같이 지연 회로(107) 미 지연 회로(108)의 지연 시간이 d1+d2이고 입력의 클럭 신호 사이클 zdF+d1+d2보다 짧으면, 지연 회로열(401A)을 통과하는 클럭 신호 펄스는 다음 클럭 신호 펄스에서 지연 회로열(401A)을 통과하는 클럭 신호 펄스는 다음 클럭 신호 펄스에서 지연 회로열(401A)로부터 지연 회로열(402A)로 전송되고, 지연 회로열(401A) 및 지연 회로열(402A)내에서 같은 수의 NAND 회로 및 인버터를 통과한다.

한편, 입력 클럭 신호 사이클이 zdF+d1+d2보다 더 길면, 다음 클럭 신호가 입력될 때까지 펄스가 계속하여 지연 회로열(401A) 주위를 순환하고, 가산기(410A)에서는 지연 회로열(401A)의 끝에서 끝까지 펄스가 통과한 회숙 카운트된다. 다음 클럭 신호가 입력되면, 펄스는 지연 회로열(401A)에서 지연 회로열(402A)로 전송되고, 가산기(410A)에서 카운트되는 지연 회로열(401A)의 끝에서 끝으로 펄스가 통과한 회수는 동시에 감산기(412A)로 전달되고, 또한 펄스가 지연 회로열(402A)의 인버터(RI1)를 통과할 때마다 감산이 일어난다. 펄스는 지연 회로열(402A)의 끝에서 끝으로 순환되기 때문에 지연 회로열(401A)의 끝에서 끝으로 통과한 것과 같은 회수로 지연 회로열(401A) 및 지연 회로열(402A)이 반복적으로 사용될 수 있고, 유사하게 입력의 클럭 신호 사이클이 zdF+d1+d2보다 더 짧은 경우에도, 지연 회로열(401A) 및 지연 회로열(402A)는 모두에서 NAND 회로 및 인버터의 수와 같은 회수로 펄스가 통과하기 때문에 클럭 신호가 더 긴 사이클일 때와 같은 효과가 기대될 수 있다.

제2동기 지연 회로(400B)의 회로 구조 및 동작 특성은 지연 회로(401AA)와 지연 회로(401BA) 사이 및 지연 회로(402AA)와 지연 회로(402BA) 사이의 지연 시간 차를 제외하면 제1동기 지연 회로(400A)와 동등하다. 지연 회로(401AA)와 지연 회로(410BA) 사이의 지연 시간차는 상술된 바와 같은 tdF의 반과 같고, 지연 회로(402AA)와 지연 회로(402BA) 사이의 지연 시간차는 또한 상술된 바와 같은 tdB의 반과 같다. 그러므로, 실시예 1 및 2에서와 같이, 외부 클럭 신호 사이클에 대한 외부 클럭 신호와 내부 클럭 신호간 지연 시간차의 의존도는 제24도에 도시된 바와 같이 제1동기 지연 회로(400A) 하나에 대한 것의 반의 진폭 및 사이클을 갖는 톱니형을 나타낸다.

제25도를 참고로, 본 발명의 다중 동기 지연 회로의 실시예 4는 제1 및 제2동기 지연 회로(500A) 및 (500B)가 제8도에 도시된 다중 동기 지연 회로의 실시예 1 중 동기 지연 회로(100A) 및 (100B)를 대신하여 각각 배열된 구조이다. 다른 블록은 동등하므로, 여기서는 그의 구조 및 동작의 설명이 생략된다.

본 실시예의 다중 동기 지연 회로의 특성인 제1동기 지연 회로(500A)는, 펄스 신호에 대응하는 신호를 입력하여 각 지연 시간차를 동등하게 조정하는 입력 지연 조정 회로인 지연 회로(501AA), 캐스케이드 접속의 복수의 게이트부로 구성되고, 지연 회로(501AA)의 출력을 입력하여 순차적으로 지연시키고, 또한 입력측으로 부터의 게이트 순서로 각 게이트부의 출력을 병렬 출력하는 제1지연 회로열(501A), 제1지연 회로열(501A)의 각 게이트부의 출력을 병렬 입력하여 펄스 신호와 동기화하고, 각각을 래치시키고, 또한 그 결과를 병렬 입력하여 펄스 신호와 동기화하고, 각각을 래치시키고, 또한 그 결과를 병렬 출력하는 래치 회로(503LA), 제1지연 회로열(501A)의 신호 전송 경로와 같은 방향으로 배열된 캐스케이드 접속의 복수의 게이트부로 구성되고, 펄스 신호를 입력하여 순차적으로 지연시키고, 또한 입력측으로부터의 게이트 순서로 각 게이트부의 출력을 병렬 출력하는 제2지연 회로열(502A), 제2지연 회로열(502A)의 각 게이트부의 출력을 병렬 입력시키고, 래치 회로(503A)의 각 병렬 출력에 따라 각 게이트부의 출력을 제어하고, 그 결과를 배선 OR 출력하는 제어 회로(503SA), 제어 회로(503SA)의 출력을 입력하여 각 지연 시간차를 동등하게 조정하고, 그 결과를 지연 신호로 출력하는 지연 회로(502AA)로 구성된다. 제2동기 지연 회로(500B)는 동등한 구조를 갖는다.

다음에는 이러한 동기 지연 회로의 동작에 대한 설명이 주어진다. 상술된 실시예 1 내지 3에서와 같이, 제1동기 지연 회로(500A)와 제2동기 지연 회로(500B)는 동등한 구조를 가지므로, 제1동기 지연 회로(500A)에 대해서만 설명이 주어진다. 실시예 1에서의 설명에서와 같이, 클럭 신호 펄스는 주기적으로 입력되고, 실제 사용에서는 각 펄스가 구별될 필요가 없지만, 동작의 설명을 간략화하기 위해, 임의의 한 클럭 신호 펄스가 제m클럭 신호로 식별되고, 이어지는 클럭 신호 펄스가 제m+1클럭 신호 펄스로 식별되고, 또한 다음의 클럭 신호 펄스가 제m+2클럭 신호 펄스로 식별된다.

수신 회로(505) 이후에, 제m클럭 신호 펄스는 수신 회로(505) 및 증폭 회로(506)와 각각 동등한 지연 시간을 갖는 지연 회로(507) 및 지연 회로(508)를 통해 지연 회로열(501A)로 들어가, 지연 회로열(501A)를 통과한다. 제m클럭 신호 펄스가 수신 회로(505)에 존재한 다음 한 클럭 신호 사이클 이후에, 제m+1클럭 신호 펄스는 수신 회로(505)에서 래치 회로(503LA)로 입력된다. 이때, 제m클럭 신호 펄스는 지연 회로열(501A)을 통과하고, 예를들어 펄스가 지연 회로열(501A)에서 제j지연 소자를 통과하면, 제j지연 소자의 출력은 앞서 설명된 바와 같이 고레벨이 출력된다.

따라서, 제m클럭 신호 펄스가 통과하는 제j지연 소자의 출력에 접속된 제j래치 회로(503LA)의 두 입력 모두는 고레벨로 되고, 제j래치 회로(503LA)의 출력은 제j제어 회로(503SA)를 출력할 수 있는 상태에 놓는다. 이때, 제m+1클럭 신호 펄스는 수신 회로(505)에서 지연 회로열(502A)로 입력되고, 지연 소자 열(502A)내에서 제j지연 소자까지 진행되고, 제j제어 회로(503SA)에 의해 다중화 회로(500C)를 통과하고, 또한 증폭 회로(506)로부터 출력된다.

본 실시예에서는 또한, 펄스가 지연 회로열(501A)을 통과하는 진행 시간이 지연 회로(507) 및 지연 회로(508)의 지연 시간 보다 작은 클럭 신호 사이클과 동등하고, 펄스가 지연 회로열(502A)을 통과하는 진행 시간은 지연 회로열(501A)을 통과하는 펄스와 동등하여, 그 결과로 수신 회로(505)로 들어가는 시간에서 증폭회로(506)로부터의 출력까지, 지연 회로열(502A)을 통과하는 펄스의 진행 시간은 정확하게 한 사이클이다. 그러므로, 본 실시예는 지연 회로내의 지연 소자의 지연 시간을 고려할 필요 없이 외부 클럭 신호와 내부 클럭 신호 사이의 지연 시간차를 제거할 수 있다.

실시예 1에서와 같이, 본 실시예에서는 외부 클럭 신호(제m+2클럭 신호 펄스)와 내부 클럭 신호(증폭 회로(506)로부터의 제m클럭 신호 펄스의 출력) 사이의 지연 시간차가 외부 클럭 신호 사이클에 일부 의존한다. 그러나, 본 실시예에서는 또한 외부 클럭 신호 사이클에 대한 제1 및 제2동기 지연 회로(500A) 및 (500B)에서의 외부 클럭 신호와 내부 클럭 신호간 지연 시간차의 의존도가 지연 회로(501AA)와 지연 회로(501BA) 사이 및 지연 소자(502AA)와 지연 소자(502BA)사이의 지연 시간차를 조정함으로써 쉬프트된다. 그러므로 본 실시예는 다중화 회로(500C)에 의해 제1 및 제2동기 지연 회로(500A) 및 (500B)의 출력을 다중화함으로써 얻어진 다중화된 지연 신호와 외부 클럭 신호간 지연 시간차의 외부 클럭 사이클에 대한 의존도를 줄이는 것을 가능하게 한다.

본 발명의 양호한 실시예가 특정한 항목을 이용해 설명되지만, 이러한 설명은 단지 설명을 위한 것이고, 다음의 청구항의 의도 및 범위에서 벗어나지 않고 변화 및 변경이 이루어질 수 있음을 이해하여야 한다.

이상 설명한 바와 같이, 본 발명에 의한 다중 동기 지연 회로는, 복수의 동기 회로를 구비하고, 이들 각 동기 지연 회로를 구성하는 지연 회로열의 각 단 게이트의 지연 시간보다 작은 지연 시간차를 동기 지연 회로의 신호 경로의 입출력 부분에 배치하고, 이들 동기 지연 회로의 출력을 논리 출력에 의해 다중화함으로써, 지연 신호와 외부 클럭 신호와의 사이의 지연 시간차의 외부 클럭 신호 사이클 의존도를 축소할 수 있는 효과가 있다.

Claims (7)

1. 다중 동기 지연 회로에 있어서, 복수의 동기 지연 회로 수단으로서, 펄스 신호들이 상기 각각의 동기 지연회로 수단내의 캐스케이드 접속의 복수의 게이트부에 입력되고, 상기 펄스 신호들이 상기 게이트부를 통해 순차 지연되고, 상기 게이트부는 상기 펄스 신호들을 병렬로 출력하고 상기 펄스 신호들과 동기화되고, 상기 각 병렬 출력에 기초하여, 상기 복수의 동기 지연 회로 수단으로부터 출력된 지연 신호들은 상기 펄스 신호들에 대응하는 일정 지연 시간을 가지며, 상기 복수의 동기 지연 회로 수단의 지연 시간차가 순차적으로 유지되는 상기 복수의 동기 지연 회로 수단과, 상기 지연 신호 각각을 입력하고, 상기 지연 신호를 다중화하고, 또한 그 결과를 다중화 지연 신호로서 출력하는 다중화 회로 수단을 포함하는 다중 동기 지연 회로.
2. 제1항에 있어서, 상기 동기 지연 회로 수단 각각이, 상기 펄스 신호에 대응하는 신호를 입력하고 각각의 상기 지연 시간차를 동등하게 조정하는 입력 지연 조정 회로와, 캐스케이드 접속의 복수의 게이트부로 구성되고, 상기 입력 지연 조정 회로의 출력을 입력하여 순차적으로 지연시키고, 또하나 입력측으로부터 시작하는 게이트부의 순서로 상기 게이트부 각각의 출력을 병렬 출력하는 제1지연 회로열과; 상기 제1지연 회로열의 각 게이트부 출력을 병렬 입력하여 상기 펄스 신호와 동기화하고, 그 결과를 병렬 출력하는 제어 회로와, 상기 제1지연 회로열의 신호 전송 경로의 역방향으로 배열된 캐스케이드 접속의 복수의 게이트부로 구성되고, 출력측으로부터의 상기 게이트부 순서로 상기 제어 회로의 각 출력을 각 게이트부에 병렬 입력하고, 이러한 입력을 순차적으로 지연시키고, 또한 그 결과를 출력하는 제2지연 회로열과, 상기 제2지연 회로열의 출력을 입력하고, 각각의 상기 지연 신호로 출력하는 출력 지연 조정 회로를 포함하는 다중 동기 지연 회로.
3. 제2항에 있어서, 상기 제2지연 회로열는 각각이 상기 제1지연 회로열의 신호 전송 경로의 역방향으로 배열된 캐스케이드 접속의 복수의 게이트부로 구성된 m행의 지연 회로 서브-열을 구비하고, 상기 m행의 지연 회로 서브-열 중 제d지연 회로 서브-열이 상기 제어 회로의 제d게이트로부터 매 m번째 게이트부의 출력을 출력측으로부터 매n번째 게이트부에 병렬 입력하고, 이러한 입력을 순차적으로 지연시키고, 또한 그 결과를 출력하는 수단과, m행의 지연 회로 서브-열 각각의 출력에 대해 동등한 지연 시간차를 유지시키고, 그 결과를 순차적으로 출력하는 수단, 및 이러한 출력의 논리 출력에 의해 다중화되고, 그 결과를 상기 지연 신호로 출력하는 수단을 포함하는 다중 동기 지연 회로.
4. 제3항에 있어서, 상기 제2지연 회로열이, 상기 m행의 지연 회로 서브-열 각각의 출력을 입력하고, 상기 각각의 서브-지연 시간차를 동등하게 조정하고, 또한 그 결과를 출력하는 m 서브-출력 지연 조정 회로와, 상기 m 서브-출력 지연 조정 회로의 출력을 입력하고, 상기 출력의 논리 출력에 의해 상기 출력을 다중화시키고, 또한 그 결과를 상기 지연 신호로 출력하는 서브-다중화 회로를 포함하는 다중 동기 지연 회로.
5. 제1항에 있어서, 상기 각각의 동기 지연 회로가 상기 펄스 신호에 대응하는 신호를 입력하고 상기 각각의 지연 시간차를 동등하게 조정하는 입력 지연 조정 회로와, 캐스케이드 접속 및 루프 접속된 복수의 게이트부로 구성되고, 상기 입력 지연 조정 회로의 출력을 입력하여 순차적으로 지연시키고, 또한 입력측으로부터의 게이트부 순서로 상기 게이트부 각각의 출력을 병렬 출력하는 제1지연 회로열과, 상기 제1지연 회로열의 각 게이트부 출력을 병렬 입력하여 상기 펄스 신호와 동기화하고, 각 결과를 병렬 출력하는 제어 회로와, 상기 제1지연 회로열의 신호 전송 경로의 역방향으로 배열된 캐스케이드 접속 및 루프 접속인 복수의 게이트부로 구성되고, 출력측으로부터의 게이트부 순서로 상기 제어 회로의 각 출력을 각 게이트부에 병렬 입력하고, 이러한 입력을 순차적으로 지연시키고, 또한 그 결과를 출력하는 제2지연 회로열과, 상기 펄스 신호에 대응하는 신호가 상기 제1지연 회로열내에서 루프의 회로를 만들 때마다 가산되고, 상기 펄스 신호에 대응하는 신호가 상기 제2지연 회로열내에서 루프의 회로를 만들 때마다 감산되고, 또한 상기 제1 및 제2지연 회로열에서 완료된 회로의 수가 동등함을 나타내는 신호를 출력하는 카운트 수단과, 상기 카운트 수단의 출력에 따라, 출력으로부터 사기 제2지연 회로열내에서 순환하는 상기 펄스 신호에 대응하는 신호를 추출하는 셀렉터 회로와, 상기 셀렉터 회로의 출력을 입력하고, 상기 지연 시간차 각각을 동등하게 조정하고, 또한 그 결과를 상기 지연 신호로 출력하는 출력 지연 조정 회로를 포함하는 다중 동기 지연 회로.
6. 제5항에 있어서, 상기 카운트 수단이 상기 펄스 신호에 대응하는 신호가 상기 제1지연 회로열내에서 루프의 회로를 만들 때마다 가산하는 가산기와, 상기 가산기의 출력을 병렬 입력하여 상기 펄스 신호와 동기화하고, 각 출력을 병렬 출력하는 전송기와, 상기 전송기의 출력을 병렬 입력하고, 상기 펄스 신호에 대응하는 신호가 상기 제2지연 회로열내에서 루프의 회로를 만들 때마다 감산하는 감산기를 포함하는 다중 동기 지연 회로.
7. 제1항에 있어서, 상기 각각의 동기 지연 회로가 상기 펄스 신호에 대응하는 신호를 입력하고 상기 각각의 지연 시간차를 동등하게 조정하는 입력 지연 조정 회로와, 캐스케이드 접속의 복수의 게이트부로 구성되고, 상기 입력 지연 조정 회로의 출력을 입력하여 순차적으로 지연시키고, 또한 입력측으로부터의 게이트부 순서로 상기 게이트부 각각의 출력을 병렬 출력하는 제1지연 회로열과, 상기 제1지연 회로열과 각 게이트부 출력을 병렬 입력하여 상기 펄스 신호와 동기화하고, 그를 래치하고, 또한 각 결과를 병렬 출력하는 래치 회로와, 상기 제1지연 회로열의 신호 전송 경로와 같은 방향으로 배열된 캐스케이드 접속의 복수의 게이트부로 구성되고, 상기 펄스 신호를 입력하여 순차적으로 지연시키고, 또한 입력측으로부터의 게이트 순서로 상기 게이트부의 각 출력을 병렬 출력하는 제2지연 회로열과, 상기 제2지연 회로열의 각 게이트부 출력을 병렬 입력하고, 상기 래치 회로의 병렬 출력 각각에 따라 각 입력을 제어하고, 또한 그 결과를 배선 OR 출력하는 제어 회로와, 상기 제어 회로의 출력을 입력하고, 상기 지연 시간차 각각을 동등하게 조정하고, 또한 그 결과를 상기 지연 신호로 출력하는 출력 지연 조성 회로를 포함하는 다중 동기 지연 회로.

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