JP2917954B2 - 多重同期遅延回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パルス信号の入力
直前のパルス間隔に対応した遅延時間を持つ遅延信号を
出力する、多重構成の同期遅延回路に関する。

【０００２】

【従来の技術】従来、クロック信号を利用する半導体回
路装置では、図２４（ａ）に示すように、外部のクロッ
ク信号７０１を受信回路７０２で受信し、増幅回路７０
３で増幅しクロック信号制御の回路７０４で使用する内
部のクロック信号７０８を発生していた。従って、受信
回路７０２で受信し、増幅回路７０３で増幅する過程で
図２４（ｂ）に示すように外部クロック信号８０１と内
部クロック信号８０２の間に遅延時間８０３が生じてい
た。この遅延時間８０３は、半導体回路装置は、製造技
術の進歩、半導体基板の大口径化により回路規模が増大
してきたため、増大する傾向にある。一方、半導体回路
装置は、搭載するシステムの高速化により、回路動作、
使用クロック信号も高速化してきた。この結果、クロッ
ク信号周期８０４に対し、遅延時間８０３が相対的に大
きくなり、回路動作に障害が出てきた。

【０００３】この対策として、これまで、位相同期ルー
プ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ、以下ＰＬＬ
と記述する。）が、用いられてきた。図３０にＰＬＬの
基本的な回路構成を示す。位相比較器９０１では、受信
回路９０２を介した外部クロック信号９０３と受信回路
９０２と同等の遅延を有する遅延回路９０４を介した内
部クロック信号９０５の位相差から位相誤差信号９０６
を出力する。位相誤差信号９０６は、ループフィルタ９
０７を介して制御信号９０８となり、電圧制御発振器９
０９に入る。電圧制御発振器９０９では、制御信号９０
８に応じた周波数のクロック信号９１０を発生する。ク
ロック信号９１０は、増幅回路９１１で増幅され、クロ
ック信号制御の回路９１２で使用する内部のクロック信
号９０５になる。位相誤差信号９０６及び、制御信号９
０８は、外部のクロック信号９０３と内部のクロック信
号９０５の位相差がなくなるように電圧制御発振器９０
９を制御し、最終的に位相差が検知できなくなるまで電
圧制御発振器９０９を制御する。従って、ＰＬＬでは、
外部クロック信号と内部クロック信号の遅延が無くな
り、クロック信号周期に対し、遅延時間が相対的に大き
くなり、回路動作に障害がでる問題点を回避できた。

【０００４】また、ｄｕｔｙが整数比であるクロック信
号，または周波数が外部クロック信号の整数倍である周
波数を利用する半導体回路装置では、図２６に示すよう
なＰＬＬに分周回路を組み込んだ構成が、用いられてき
た。

【０００５】遅延回路１００４は受信回路１００２と同
等の遅延を有し、位相比較器１００１では、受信回路１
００２を介した外部クロック信号１００３と遅延回路１
００４を介した内部クロック信号１００５との位相差か
ら位相誤差信号１００６を出力する。位相誤差信号１０
０６は、ループフィルタ１００７を介して制御信号１０
０８となり、電圧制御発振器１００９に入る。電圧制御
発振器１００９では、制御信号１００８の電圧に対応し
た周波数のクロック信号１０１０を発生する。このクロ
ック信号１０１０は、分周回路１０１３を通過し、分周
され、クロック信号１０１４になり、増幅回路１０１１
で増幅され、クロック信号制御の回路１０１２で使用す
る内部のクロック信号１００５になる。また、クロック
信号１０１０は、増幅回路１０１５で増幅され、クロッ
ク信号制御の回路１０１２で使用する内部のクロック信
号１０１６になる。

【０００６】ここで、位相誤差信号１００６および制御
信号１００８は、外部のクロック信号１００３と内部の
クロック信号１００５の位相差がなくなるように電圧制
御発振器１００９を制御し、最終的に位相差が検知でき
なくなるまで電圧制御発振器１００９を制御する。

【０００７】従って、クロック信号１００５は、外部ク
ロック信号１００３と位相，周期が等しく、かつｄｕｔ
ｙが整数比のクロック信号になる。また、クロック信号
１０１６は、クロック信号１００５の分周される前のク
ロック信号と同じ周波数なので、外部クロック信号に対
し分周の逆数倍の周波数のクロック信号になる。

【０００８】上記ＰＬＬを用いた回路には、以下の欠点
があった。 １．内部クロック信号と外部クロック信号の位相差が無
くなるまでに時間（数十周期以上）を要する。 ２．欠点１の結果、外部クロック信号の位相差の無い内
部クロック信号を所望のタイミングで用いるために常に
ＰＬＬを動作させる必要があり、消費電力が増大する。 ３．電圧制御発振器は、電圧で発振を制御するため、電
源電圧が低くなると制御電圧の幅が狭くなるため、制御
周波数の精度が落ちる。 ４．一定の制御周波数の精度を保って、広い周波数に渡
って制御する場合、周波数範囲の異なる電圧制御発振器
を複数用いる必要があり、電圧制御発振器を代えた場
合、位相差がなくなるまで、時間を有する。 ５．位相差を無くせる条件（電圧、デバイス条件）が限
られており、事前の調査を要し、事前の調査も困難であ
る。 ６．回路の種類が多く、不良の対応が困難である。

【０００９】これらの欠点を解決した従来の遅延回路装
置として、Synchronous Mirror Delay（1996 ISSCC #2
3.4 2.5ns 250MHz 256Mbit SDRAM with Synchronous M
irrorDelay T.Saeki et.al），特願平６−３１６８
７５がある。

【００１０】この従来の遅延回路装置例について、図２
７を参照して説明する。この従来の遅延回路装置は、カ
スケード接続の複数段ゲートからなりパルス信号に対応
した信号を入力および順次遅延し各段ゲートの出力を入
力側からのゲート段順にそれぞれ並列出力する第１の遅
延回路列１１０１と、この第１の遅延回路列１１０１の
各段ゲート出力を並列入力しパルス信号に同期して並列
にそれぞれ転送し並列出力する制御回路１１０３と、第
１の遅延回路列の信号伝達経路の逆向きに並べて配置さ
れたカスケード接続の複数段ゲートからなりそれら各段
ゲートに制御回路の各出力を出力側からのゲート段順に
それぞれ並列入力し順次遅延および出力する第２の遅延
回路列１１０２と、負荷調整素子１１０４と、を備えて
いる。

【００１１】さらに、外部信号を入力しパルス信号を出
力する受信回路１１０５と、増幅回路１１０６と、受信
回路１１０５と同等の遅延時間をもつ遅延回路１１０７
と、増幅回路１１０５と同等の遅延時間をもつ遅延回路
１１０８と、を有する。ここで、受信回路１１０５の出
力は、遅延回路１１０７の入力と制御端子１１０９とに
接続する。また、遅延回路１１０７の出力は遅延回路１
１０８の入力と接続し、遅延回路１１０８の出力は遅延
回路列１１０１の入力と接続する。遅延回路列１１０２
の出力は、増幅回路１１０６の入力と接続する。

【００１２】次に、遅延回路列１１０１，遅延回路列１
１０２，制御回路１１０３，負荷調整素子１１０４の内
部の構成について、図２８を用いて説明する。

【００１３】遅延回路列１１０１，遅延回路列１１０２
は、インバータとＮＡＮＤ回路との交互配置からなり、
制御回路１１０３，負荷調整素子１１０４は、ＮＡＮＤ
回路からなる。遅延回路列１１０１は、入力側からＮＡ
ＮＤ回路ＦＮ１、インバータＦＩ１、ＮＡＮＤ回路ＦＮ
２、インバータＦＩ２・・・ＮＡＮＤ回路ＦＮｎ、イン
バータＦＩｎ、ＮＡＮＤ回路ＦＮｎ＋１、インバータＦ
Ｉｎ＋１・・・の順で接続した構成からなる。遅延回路
列１１０２は、出力側から、インバータＲＩ１、ＮＡＮ
Ｄ回路ＲＮ１、インバータＲＩ２、ＮＡＮＤ回路ＲＮ２
・・・インバータＲＩｎ、ＮＡＮＤ回路ＲＮｎ、インバ
ータＲＩｎ＋１、ＮＡＮＤ回路ＲＮｎ＋１・・・の順で
接続した構成からなる。また、制御回路１１０３は、入
力端子の１つが、制御端子１１０９と接続したＮＡＮＤ
回路列、ＮＡＮＤ回路ＣＮ１、ＮＡＮＤ回路ＣＮ２・・
・ＮＡＮＤ回路ＣＮｎ、ＮＡＮＤ回路ＣＮｎ＋１・・・
から構成される。負荷調整素子１１０４は、入力端子の
１つが、接地線１１１０と接続したＮＡＮＤ回路列、Ｎ
ＡＮＤ回路ＧＮ１、ＮＡＮＤ回路ＧＮ２・・・ＮＡＮＤ
回路ＧＮｎ、ＮＡＮＤ回路ＧＮｎ＋１・・・から構成さ
れる。

【００１４】次に、遅延回路列１１０１，遅延回路列１
１０２，制御回路１１０３，負荷調整素子１１０４の相
互の接続をそれぞれのｎ番目の素子で説明する。

【００１５】遅延回路列１１０１のインバータＦＩｎの
出力は、ＮＡＮＤ回路ＦＮｎ＋１に入力するとともに、
制御回路１１０３のＮＡＮＤ回路ＣＮｎの２つの入力端
子の１つで制御端子１１０９と接続しない入力端子と接
続する。制御回路１１０３のＮＡＮＤ回路ＣＮｎの出力
は、遅延回路列１１０１のＮＡＮＤ回路ＦＮｎ＋２の２
つの入力端子の１つでインバータＦＩｎ＋１の出力と接
続しない入力端子と接続のしかつ、遅延回路列１１０２
のＮＡＮＤ回路ＲＮｎの２つの入力端子の１つでインバ
ータＲＩｎ＋１の出力と接続しない入力端子と接続す
る。遅延回路列１１０２のＮＡＮＤ回路ＲＮｎの出力
は、遅延回路列１１０２のインバータＲＩｎの入力に接
続する。

【００１６】遅延回路列１１０２のインバータＲＩｎの
出力は、ＮＡＮＤ回路ＲＮｎ−１に入力するとともに、
負荷調整素子１１０４のＮＡＮＤ回路ＧＮｎの２つの入
力端子の１つで接地線１１１０と接続しない入力端子と
接続する。負荷調整素子１１０４のＮＡＮＤ回路ＧＮｎ
の出力は、どこにも接続しない。また、遅延回路列１１
０１のＮＡＮＤ回路ＦＮ１の２つの入力端子の１つで遅
延回路列１１０１の入力端子とは接続しない入力端子及
び、ＮＡＮＤ回路ＦＮ２の２つの入力端子の１つでイン
バータＦＩ１の出力と接続しない入力端子及び、遅延回
路列１１０２の最後尾のＮＡＮＤ回路の２つ入力のう
ち、制御回路１１０３の最後尾のＮＡＮＤ回路の出力と
接続しない入力は、電源線１１１１と接続する。

【００１７】次に、この従来の遅延回路装置例の動作に
ついて説明する。図２９は、図２７の従来の遅延回路装
置例の波形出力を示す波形図である。

【００１８】入力クロック信号１２０１は、立ち上がり
エッジを用いる定周期Ｈパルスである。クロック信号群
１２０２は、遅延回路列１１０１内の全てのインバータ
出力で、遅延回路列１１０１内を進行するクロック信号
を表す。クロック信号１２０３は、受信回路１１０５の
出力で、制御端子１１０９に入力するクロック信号を表
す。クロック信号群１２０４は、遅延回路列１１０２内
の全てのインバータ出力で、遅延回路列１１０２内を進
行するクロック信号を表す。クロック信号１２０５は、
増幅回路１１０６の出力を表す。

【００１９】クロック信号は、周期的に入力されるた
め、実使用時には、個々の区別をすることはないが、こ
こでは、動作をわかりやすくするため、任意のクロック
信号パルスの１つをｍ番クロック信号と名付け、次のク
ロック信号パルスをｍ＋１番クロック信号と名付け、次
のクロック信号パルスをｍ＋２番クロック信号と名付け
る。

【００２０】ｍ番クロック信号は、外部信号の受信回路
１１０５の次に、受信回路１１０５，増幅回路１１０５
とそれぞれ同等の遅延時間の遅延回路１１０７，遅延回
路１１０８を介して、遅延回路列１１０１に入り、遅延
回路列１１０１内を進行し、クロック信号群１２０２中
のｍ番クロック信号群で表される。遅延回路列１１０１
内のインバータ出力は、ｍ番クロック信号の進行により
Ｈレベルになり、ｍ番クロック信号のパルス幅の期間、
Ｈレベル出力を保つ。ｍ番クロック信号が受信回路１１
０５を出てから、クロック信号１周期後、ｍ＋１番クロ
ック信号が受信回路１１０５から制御端子１１０９に入
力し、クロック信号１２０３のｍ＋１番クロック信号と
して表される。このとき、ｍ番クロック信号は、遅延回
路列１１０１内を進行しており、たとえば、遅延回路１
１０１内のｊ番目のインバータＦＩｊから、ｊ−ｋ番目
のインバータＦＩｊ−ｋをｍ番クロック信号の幅で進行
中とするとｊ番目のインバータＦＩｊから、ｊ−ｋ番目
のインバータＦＩｊ−ｋの出力は、前述の通りＨレベル
出力である。したがって、ｍ番クロック信号の進行中の
インバータＦＩｊ〜ＦＩｊ−ｋの出力と接続する制御回
路１１０３のＮＡＮＤ回路ＣＮｊ〜ＣＮｊ−ｋの入力
は、２入力共Ｈになり、出力は、Ｌになる。

【００２１】この結果、遅延回路１１０２内のＮＡＮＤ
回路入力は、２入力ともＨで待機しているが、このう
ち、制御回路１１０３のＮＡＮＤ回路ＣＮｊ〜ＣＮｊ−
ｋと接続する遅延回路１１０２内のＮＡＮＤ回路ＲＮｊ
〜ＲＮｊ−ｋの２入力の１つがＬになり出力は、Ｈから
Ｌに転じ、遅延回路１１０２内をｍ番クロック信号がＬ
パルスとなって進行し、クロック信号群１２０４中のｍ
番クロック信号群で表される。また、遅延回路１１０１
内のＮＡＮＤ回路ＦＮｊ＋２〜ＦＮｊ−ｋ＋２の２つの
入力のうち制御回路１１０３のＮＡＮＤ回路ＣＮｊ〜Ｃ
Ｎｊ−ｋと接続する入力がＬになり、この結果、インバ
ータＦＩｊ＋２〜ＦＩｊ−ｋ＋２の出力がすべてＬにな
り、遅延回路１１０１内のｍ番クロック信号は、リセッ
トされる。遅延回路１１０２を出たｍ番クロック信号
は、増幅回路１１０６を介して出力され、クロック信号
１２０４のｍ番目のクロック信号で表される。

【００２２】次に、遅延時間について説明する。受信回
路１１０５，遅延回路１１０７の遅延時間は、前述の通
り等しく、それぞれｄ１とする。増幅回路１１０６，遅
延回路１１０８の遅延時間は、前述の通り等しくそれぞ
れｄ２とする。クロック信号の周期は、ｔＣＫとする。
入力クロック信号１２０１のｍ番クロック信号の立ち上
がりエッジと受信回路の出力クロック信号１２０３のｍ
番クロック信号立ち上がりエッジとの間の遅延は、ｄ１
である。受信回路の出力クロック信号１２０３のｍ番ク
ロック信号と遅延回路１１０１を進行するクロック信号
群１２０２のｍ番目のクロック信号群の先頭クロック信
号の立ち上がりエッジとの間の遅延は、受信回路の出力
クロック信号１２０３のｍ番クロック信号と受信回路の
出力クロック信号１２０３のｍ＋１番クロック信号の立
ち上がりエッジとの間の遅延に等しく、ｔＣＫとなる。
したがって、遅延回路１１０１をクロック信号の立ち上
がりエッジが進行する時間は、クロック信号の周期ｔＣ
Ｋから、遅延回路１１０７，遅延回路１１０８の遅延時
間ｄ１，ｄ２を引いた時間 ｔＣＫ−ｄ１−ｄ２であ
る。

【００２３】遅延回路１１０２をクロック信号のＬパル
スの立ち上がりエッジが進行する遅延回路は、遅延回路
１１０１をクロック信号の立ち上がりエッジが進行した
遅延回路と等しい構成段数になるので、遅延回路１１０
２をクロック信号のＬパルスの立ち上がりエッジが進行
する時間は、遅延回路１１０１をクロック信号の立ち上
がりエッジが進行する時間と等しく、クロック信号の周
期ｔＣＫから、遅延回路１１０７，遅延回路１１０８の
遅延時間ｄ１，ｄ２を引いた時間 ｔＣＫ−ｄ１−ｄ２
である。増幅回路１１０６を通過するのに要する時間
は、前述の通り、ｄ２である。以上、クロック信号が、
受信回路１１０５，遅延回路１１０７，遅延回路１１０
８，遅延回路列１１０１，遅延回路列１１０２，増幅回
路１１０６を通過するのに要した時間は、２ｔＣＫにな
り、ｍ番クロック信号は、ｍ＋２番クロック信号と等し
いタイミングで内部回路に出力される。

【００２４】この従来の遅延回路装置例では、遅延回路
列１１０１と遅延回路列１１０２の遅延時間を等しくす
るため、たとえば、ＮＡＮＤ回路ＦＮｎ，インバータＦ
Ｉｎ，ＮＡＮＤ回路ＣＮｎのマスクパターンとＮＡＮＤ
回路ＲＮｎ，インバータＲＩｎ，ＮＡＮＤ回路ＧＮｎの
マスクレイアウトとを鏡像パターンとし、負荷を等しく
している。また、この回路に供給される電源は、半導体
回路装置上に搭載された定電圧供給回路から供給されの
で、遅延回路の遅延時間は、外部電源電圧に依存しな
い。さらに、定電圧供給回路から供給される電圧を調整
することにより、遅延回路列１１０１、遅延回路列１１
０２の使用ゲート段数を調整できる。

【００２５】この従来の遅延回路装置例を用いることに
より、外部クロック信号と内部クロック信号との間の遅
延時間差の外部クロック信号サイクルの依存性を含む
が、外部クロック信号と遅延差の無い内部クロック信号
が最小２クロック信号後に確実に得ることが可能であ
る。

【００２６】

【発明が解決しようとする課題】この従来の遅延回路装
置例では、遅延回路列１１０１，遅延回路列１１０２
は、インバータとＮＡＮＤ回路からなるデジタル回路で
あり、その遅延時間はデジタルな値を有するので、外部
クロック信号（ｍ＋２番クロック信号）と内部クロック
信号（ｍ番クロック信号の増幅回路１１０６からの出
力）との間の遅延時間差の外部クロック信号サイクルの
依存性を持つ。

【００２７】ここで、次に、外部クロック信号（ｍ＋２
番クロック信号）と内部クロック信号（ｍ番クロック信
号の増幅回路１１０６からの出力）との間の遅延時間差
の外部クロック信号サイクルの依存性について説明す
る。

【００２８】前々段で動作説明したように、「ｍ番クロ
ック信号パルスがｊ番目のインバータＦＩｊから、ｊ−
ｋ番目のインバータＦＩｊ−ｋにある期間」に「ｍ＋１
番目のクロック信号が制御端子１１０９に入力する」よ
うなクロック信号サイクルのとき、ｍ番クロック信号パ
ルスは、「遅延回路列１１０２内のＮＡＮＤ回路ＲＮｊ
〜ＲＮｊ−ｋに転送され遅延回路１１０２内を進行す
る」ので、遅延回路列１１０２内のＮＡＮＤ回路ＲＮｊ
〜ＲＮｊ−ｋに転送されるクロック信号サイクルは、ｍ
番クロック信号がＮＡＮＤ回路ＦＮｊから、ＮＡＮＤ回
路ＦＮｊ＋１まで進行する時間ｔｄＦの幅がある。一
方、遅延回路列１１０２をＮＡＮＤ回路ＲＮｊ〜ＲＮｊ
−ｋから進行するパルスの遅延時間は、一定である。こ
の結果、第一の同期遅延回路１１００の出力を増幅回路
１１０６を介して出力した場合、図３０に示すように、
ｍ番目のクロック信号パルスの増幅回路１１０６出力と
ｍ＋２番目の外部クロック信号パルスとの間の遅延時間
差の外部クロック信号サイクル依存性は、遅延回路列１
１０１内のＮＡＮＤ回路ＦＮｊからＮＡＮＤ回路ＦＮｊ
＋１までの進行時間の周期を有し、ＮＡＮＤ回路ＲＮｊ
からＮＡＮＤ回路ＲＮｊ＋１までの進行時間ｔｄＢの振
幅を有する、ノコギリ波状の特性を示す。

【００２９】このように、外部クロック信号と内部クロ
ック信号との間の遅延時間差の外部クロック信号サイク
ルの依存性を示すノコギリ波状の特性は、遅延回路を構
成する基本ゲート段の遅延時間に相当する分解能を示し
ている。

【００３０】この外部クロック信号サイクル依存性によ
る分解能の時間を改善することが、本発明の課題であ
る。

【００３１】

【課題を解決するための手段】そのため、本発明の多重
同期遅延回路は、カスケード接続の複数段ゲートにパル
ス信号を入力し各段ゲートごとに順次遅延して伝搬させ
これら各段ゲートの出力を前記パルス信号に同期して並
列にそれぞれ転送またはラッチし並列出力しこれら各並
列出力に基づき前記パルス信号の入力直前のパルス間隔
に対応した遅延時間を持つ遅延信号をそれぞれ出力し且
つ同等の遅延時間差を保ち順に出力する複数の同期遅延
回路と、前記各遅延信号を入力しそれらの論理出力によ
り多重化し多重遅延信号として出力する多重化回路と、
を備えている。

【００３２】また、前記各同期遅延回路が、前記パルス
信号に対応した信号を入力し前記各遅延時間差を同等に
調整する入力遅延調整回路と、カスケード接続の複数段
ゲートからなり前記入力遅延調整回路の出力を入力およ
び順次遅延し前記各段ゲートの出力を入力側からのゲー
ト段順にそれぞれ並列出力する第１の遅延回路列と、こ
の第１の遅延回路列の各段ゲート出力を並列入力し前記
パルス信号に同期して並列にそれぞれ転送し並列出力す
る制御回路と、前記第１の遅延回路列の信号伝達経路の
逆向きに並べて配置されたカスケード接続の複数段ゲー
トからなりそれら各段ゲートに前記制御回路の各出力を
出力側からのゲート段順にそれぞれ並列入力し順次遅延
および出力する第２の遅延回路列と、この第２の遅延回
路列の出力を入力し前記各遅延時間差を同等に調整し前
記遅延信号として出力する出力遅延調整回路と、をそれ
ぞれ備えている。

【００３３】また、本発明の他の多重同期遅延回路は、
前記第２の遅延回路列が、前記第１の遅延回路列の信号
伝達経路の逆向きに並べて配置されたカスケード接続の
複数段ゲートからそれぞれなるｍ列の副遅延回路列を備
え、これらｍ列の各副遅延回路列のｄ列目の前記副遅延
回路列が出力側からｎ段目ごとのゲートに前記制御回路
のｄ段目からｍ段目ごとのゲート出力をそれぞれ並列入
力し順次遅延および出力し、これらｍ列の各副遅延回路
列の出力に対し同等の遅延時間差を保ち順に出力し、そ
れらの論理出力により多重化し前記遅延信号として出力
している。

【００３４】また、前記第２の遅延回路列が、前記ｍ列
の各副遅延回路列の出力をそれぞれ入力し前記各副遅延
時間差を同等に調整しそれぞれ出力するｍ個の副出力遅
延調整回路と、これらｍ個の副出力遅延調整回路の出力
を入力しそれらの論理出力により多重化し前記遅延信号
として出力する副多重化回路と、を備えている。

【００３５】さらに、本発明の他の多重同期遅延回路
は、前記各同期遅延回路が、前記パルス信号に対応した
信号を入力し前記各遅延時間差を同等に調整する入力遅
延調整回路と、カスケード接続および環状接続の複数段
ゲートからなり前記入力遅延調整回路の出力を入力およ
び順次遅延し前記各段ゲートの出力を入力側からのゲー
ト段順にそれぞれ並列出力する第１の遅延回路列と、こ
の第１の遅延回路列の各段ゲート出力を並列入力し前記
パルス信号に同期して並列にそれぞれ転送し並列出力す
る制御回路と、前記第１の遅延回路列の信号伝達経路の
逆向きに並べて配置されたカスケード接続および環状接
続の複数段ゲートからなりそれら各段ゲートに前記制御
回路の各出力を出力側からのゲート段順にそれぞれ並列
入力し順次遅延および出力する第２の遅延回路列と、前
記パルス信号に対応した信号が前記第１の遅延回路列内
を環状に周回するごとに増数し前記第２の遅延回路列内
を環状に周回するごとに減数し前記第１および第２の遅
延回路列内の周回回数が等しいことを示す信号を出力す
るカウント手段と、このカウント手段の出力に対応して
前記第２の遅延回路列内を周回している前記パルス信号
に対応した信号を出力から取り出すセレクタ回路と、こ
のセレクタ回路の出力を入力し前記各遅延時間差を同等
に調整し前記遅延信号として出力する出力遅延調整回路
と、をそれぞれ備えている。

【００３６】また、前記カウント手段が、前記パルス信
号に対応した信号が前記第１の遅延回路列内を環状に周
回するごとに増数する加算器と、この加算器出力を並列
入力し前記パルス信号に同期してそれぞれ並列出力する
転送器と、この転送器の出力を並列入力し前記パルス信
号に対応した信号が前記第２の遅延回路列内を環状に周
回するごとに減数する減算器と、を備えている。

【００３７】また、本発明の他の多重同期遅延回路は、
前記各同期遅延回路が、前記パルス信号に対応した信号
を入力し前記各遅延時間差を同等に調整する入力遅延調
整回路と、カスケード接続の複数段ゲートからなり前記
入力遅延調整回路の出力を入力および順次遅延し前記各
段ゲートの出力を入力側からのゲート段順にそれぞれ並
列出力する第１の遅延回路列と、この第１の遅延回路列
の各段ゲート出力を並列入力し前記パルス信号に同期し
て並列にそれぞれラッチし並列出力するラッチ回路と、
前記第１の遅延回路列の信号伝達経路の同じ向きに並べ
て配置されたカスケード接続の複数段ゲートからなり前
記パルス信号を入力および順次遅延し前記各段ゲートの
出力を入力側からのゲート段順にそれぞれ並列出力する
第２の遅延回路列と、この第２の遅延回路列の各段ゲー
ト出力を並列入力しそれぞれを前記ラッチ回路の各並列
出力に対応して制御しＯＲ出力する制御回路と、この制
御回路の出力を入力し前記各遅延時間差を同等に調整し
前記遅延信号として出力する出力遅延調整回路と、をそ
れぞれ備えている。

【００３８】また、本発明の他の多重同期遅延回路は、
前記第１の遅延回路列の各段ゲートが、互いに異なる遅
延時間を持つ複数信号をそれぞれ出力し且つ同等の遅延
時間差を保ち順に出力する複数のゲート出力端子をそれ
ぞれ備え、これら各ゲート出力端子の１つを次段にカス
ケード接続し、前記制御回路が、前記第１の遅延回路列
の各段ゲートの複数出力を並列入力し前記パルス信号に
よりそれぞれ同期化しこの同期化前後の各遅延時間差を
それぞれ等しく遅延調整し論理出力により各段で局所多
重化し前記第２の遅延回路列に並列出力している。

【００３９】また、本発明の他の多重同期遅延回路は、
前記第１，第２の遅延回路列が、同じ向きに並べて配置
されたカスケード接続の複数段ゲートから成ると共に、
これら各段ゲートが、互いに異なる遅延時間を持つ複数
信号をそれぞれ出力し且つ同等の遅延時間差保ち順に並
列出力する複数のゲート出力端子をそれぞれ備え、それ
らの１つのゲート出力端子を次段にカスケード接続し、
前記ラッチ回路が、前記第１の遅延回路列の各段ゲート
の複数出力をそれぞれ各段ゲート各出力順に並列入力
し、前記パルス信号に同期して並列にそれぞれラッチし
各段ゲート各出力順に並列出力し、前記制御回路が、前
記第２の遅延回路列の各段ゲートの複数出力をそれぞれ
各段ゲート各出力順に並列入力しそれぞれを前記ラッチ
回路の各段ゲートの複数出力に対応して制御しＯＲ出力
している。

【００４０】さらに、前記多重化回路または前記副多重
化回路が、前記各遅延信号としてＨレベルパルスまたは
Ｌレベルパルスを入力し前記Ｈレベルパルスの論理和信
号または前記Ｌレベルパルスの論理積信号を前記多重遅
延信号として出力する論理回路から構成されている。

【００４１】また、前記入力遅延調整回路または前記出
力遅延調整回路が、前記第１または第２の遅延回路列の
各段ゲートと等しい遅延時間をもつ単位遅延回路と、こ
の単位遅延回路の入出力をそれぞれ入力する各入力トラ
ンジスタ間サイズ比を設定し前記各遅延時間差を同等に
調整し出力する２入力ゲートと、を備えている。

【００４２】

【発明の実施の形態】次に、本発明について図面を参照
して説明する。図１は、本発明の多重同期遅延回路の実
施形態１を示すブロック図である。本実施形態の多重同
期遅延回路は、カスケード接続の複数段ゲートにパルス
信号を入力し各段ゲートごとに順次遅延して伝搬させこ
れら各段ゲートの出力をパルス信号に同期して並列にそ
れぞれ転送し並列出力しこれら各並列出力に基づきパル
ス信号の入力直前のパルス間隔に対応した遅延時間を持
つ遅延信号をそれぞれ出力し且つ同等の遅延時間差を保
ち順に出力する第一，第二の同期遅延回路１００Ａ，１
００Ｂと、各遅延信号を入力しそれらの論理出力により
多重化し多重遅延信号として出力する多重化回路１００
Ｃと、を備えている。

【００４３】また、本実施形態の多重同期遅延回路は、
図２２の従来の遅延回路装置と同様に、受信回路１０
５，遅延回路１０７および１０８，増幅回路１０６を有
している。

【００４４】受信回路１０５においては、入力信号を幅
ｔＰＷのパルスに生成するパルス幅生成をする機能を有
し、遅延回路１０７，１０８においては、受信回路１０
５，増幅回路１０６の遅延時間和からパルス幅ｔＰＷを
引いた時間と同等の遅延時間和を有する。受信回路１０
５の出力は、遅延回路１０７の入力，各同期遅延回路１
００Ａおよび１００Ｂの制御端子１０９Ａおよび１０９
Ｂとに接続する。遅延回路１０７の出力は、遅延回路１
０８の入力と接続する。遅延回路１０８の出力は、第一
の同期遅延回路１００Ａ内の遅延回路１０１ＡＡ，第二
の同期遅延回路１００Ｂ内の遅延回路１０１ＢＡの入力
と接続する。増幅回路１０６の入力は、多重化回路１０
０Ｃの出力に接続し、多重遅延信号を増幅出力してい
る。

【００４５】図２は、図１に示す第一の同期遅延回路１
００Ａの詳細構成を示す回路図である。この同期遅延回
路１００Ａは、パルス信号に対応した信号を入力し各遅
延時間差を同等に調整する入力遅延調整回路である遅延
回路１０１ＡＡと、カスケード接続の複数段ゲートから
なり遅延回路１０１ＡＡの出力を入力および順次遅延し
各段ゲートの出力を入力側からのゲート段順にそれぞれ
並列出力する第１の遅延回路列１０１Ａと、この第１の
遅延回路列１０１Ａの各段ゲート出力を並列入力しパル
ス信号に同期して並列にそれぞれ転送し並列出力する制
御回路１０３Ａと、第１の遅延回路列１０１Ａの信号伝
達経路の逆向きに並べて配置されたカスケード接続の複
数段ゲートからなりそれら各段ゲートに制御回路１０３
Ａの各出力を出力側からのゲート段順にそれぞれ並列入
力し順次遅延および出力する第２の遅延回路列１０２Ａ
と、この第２の遅延回路列１０２Ａの出力を入力し各遅
延時間差を同等に調整し遅延信号として出力する出力遅
延調整回路である遅延回路１０２ＡＡと、を備えてい
る。また、第二の同期遅延回路１００Ｂ内も同様に構成
されている。

【００４６】次に、これら各同期遅延回路の内部構成，
動作，遅延時間，外部クロック信号サイクル依存性など
について、詳細説明を続ける。ここでは、第一の同期遅
延回路１００Ａと第二の同期遅延回路１００Ｂは、構成
および動作が等しいので、第一の同期遅延回路１００Ａ
について、それぞれ説明することにする。まず、第一の
同期遅延回路１００Ａ内の各ブロックの内部構成につい
て、図２を用いて詳細に説明する。

【００４７】遅延回路列１０１Ａ，遅延回路列１０２Ａ
は、インバータとＮＡＮＤ回路との交互配置からなり、
制御回路１０３Ａ及び負荷調整素子１０４Ａは、ＮＡＮ
Ｄ回路からなる。遅延回路列１０１Ａは、入力側からＮ
ＡＮＤ回路ＦＮ１、インバータＦＩ１、ＮＡＮＤ回路Ｆ
Ｎ２、インバータＦＩ２・・・ＮＡＮＤ回路ＦＮｎ、イ
ンバータＦＩｎ、ＮＡＮＤ回路ＦＮｎ＋１、インバータ
ＦＩｎ＋１・・・の順で接続した構成からなり、遅延回
路列１０２Ａは、出力側から、インバータＲＩ１、ＮＡ
ＮＤ回路ＲＮ１、インバータＲＩ２、ＮＡＮＤ回路ＲＮ
２・・・インバータＲＩｎ、ＮＡＮＤ回路ＲＮｎ、イン
バータＲＩｎ＋１、ＮＡＮＤ回路ＲＮｎ＋１・・・の順
で接続した構成からなる。制御回路１０３Ａは、入力端
子の１つが、制御端子１０９Ａと接続したＮＡＮＤ回路
列、ＮＡＮＤ回路ＣＮ１、ＮＡＮＤ回路ＣＮ２・・・Ｎ
ＡＮＤ回路ＣＮｎ、ＮＡＮＤ回路ＣＮｎ＋１・・・から
構成される。負荷調整素子１０４Ａは、入力端子の１つ
が、接地線１１０と接続したＮＡＮＤ回路列、ＮＡＮＤ
回路ＧＮ１、ＮＡＮＤ回路ＧＮ２・・・ＮＡＮＤ回路Ｇ
Ｎｎ、ＮＡＮＤ回路ＧＮｎ＋１・・・から構成される。

【００４８】次に、この第一の同期遅延回路１００Ａ内
の遅延回路列１０１Ａ，遅延回路列１０２Ａ，制御回路
１０３Ａ，負荷調整素子１０４Ａの相互の接続をそれぞ
れのｎ段目のゲート段で説明する。

【００４９】遅延回路列１０１ＡのインバータＦＩｎの
出力は、ＮＡＮＤ回路ＦＮｎ＋１に入力すると共に、制
御回路１０３ＡのＮＡＮＤ回路ＣＮｎの２つの入力端子
の１つで制御端子１０９Ａに接続しない入力端子と接続
する。制御回路１０３ＡのＮＡＮＤ回路ＣＮｎの出力
は、遅延回路列１０１ＡのＮＡＮＤ回路ＦＮｎ＋２の２
つの入力端子の１つでインバータＦＩｎ＋１の出力に接
続しない入力端子と接続し、且つ、遅延回路列１０２Ａ
のＮＡＮＤ回路ＲＮｎの２つの入力端子の１つでインバ
ータＲＩｎ＋１の出力に接続しない入力端子と接続す
る。遅延回路列１０２のＮＡＮＤ回路ＲＮｎの出力は、
遅延回路列１０２ＡのインバータＲＩｎの入力に接続す
る。

【００５０】遅延回路列１０２ＡのインバータＲＩｎの
出力は、ＮＡＮＤ回路ＲＮｎ−１に入力するとともに、
負荷調整素子１０４ＡのＮＡＮＤ回路ＧＮｎの２つの入
力端子の１つで接地線１１０Ａに接続しない入力端子と
接続する。負荷調整素子１０４ＡのＮＡＮＤ回路ＧＮｎ
の出力は、どこにも接続しない。また、遅延回路列１０
１ＡのＮＡＮＤ回路ＦＮ１の２つの入力端子の１つで遅
延回路列１０１Ａの入力端子に接続しない入力端子と、
ＮＡＮＤ回路ＦＮ２の２つの入力端子の１つでインバー
タＦＩ１の出力に接続しない入力端子と、遅延回路列１
０２Ａの最後尾のＮＡＮＤ回路の２つ入力の１つで制御
回路１０３Ａの最後尾のＮＡＮＤ回路の出力に接続しな
い入力とは、電源線１１１Ａに接続する。

【００５１】次に、この第一の同期遅延回路１００Ａの
動作について、詳細に説明する。

【００５２】図３は、第一の同期遅延回路１００Ａの内
部波形を示す波形図である。入力クロック信号２０１
は、立ち上がりエッジを用いる定周期Ｈパルスである。
クロック信号パルス群２０２は、遅延回路列１０１Ａ内
の全てのインバータの出力波形を表す。クロック信号パ
ルス２０３は、受信回路１０５の出力波形で、制御端子
１０９Ａに入力するクロック信号パルスを表す。クロッ
ク信号パルス群２０４は、遅延回路列１０２Ａ内の全て
のインバータ出力波形を表す。クロック信号パルス２０
５は、増幅回路１０６の出力を表す。クロック信号パル
スは、周期的に入力されるため、実使用時には個々に区
別することはないが、ここでは、動作を解りやすくする
ため、任意のクロック信号パルスの１つをｍ番クロック
信号と名付け、さらに次のクロック信号パルスをｍ＋１
番クロック信号パルスと名付け、次のクロック信号パル
スをｍ＋２番クロック信号パルスと名付ける。

【００５３】ｍ番クロック信号パルスは、外部信号の受
信回路１０５の次に、遅延回路１０７，遅延回路１０
８，遅延回路ＡＡを介して、遅延回路列１０１Ａに入
り、遅延回路列１０１Ａ内を進行する。遅延回路１０１
Ａ中を進行中のｍ番クロック信号パルスは、クロック信
号パルス群２０２中のｍ番クロック信号パルス群で表さ
れる。遅延回路列１０１Ａ内のインバータ出力は、ｍ番
クロック信号パルスの進行によりＨレベルになり、ｍ番
クロック信号パルスのパルス幅の期間Ｈレベル出力を保
つ。ｍ番クロック信号パルスが受信回路１０５を出てか
ら、１クロック周期の後、受信回路１０５からｍ＋１番
クロック信号パルスが制御端子１０９Ａに入力し、クロ
ック信号２０３のｍ＋１番クロック信号パルスとして表
される。このとき、ｍ番クロック信号パルスは遅延回路
列１０１Ａ内を進行しており、たとえば、遅延回路１０
１Ａ内のｊ番目のインバータＦＩｊからｊ−ｋ番目のイ
ンバータＦＩｊ−ｋを進行中とすると、インバータＦＩ
ｊ〜ＦＩｊ−ｋの出力は、前述の通りＨ出力である。し
たがって、ｍ番クロック信号パルスの進行中のインバー
タＦＩｊ〜ＦＩｊ−ｋの出力に接続する制御回路１０３
ＡのＮＡＮＤ回路ＣＮｊ〜ＣＮｊ−ｋの入力は、２入力
共Ｈレベルになり、出力は、Ｌレベルになる。

【００５４】この結果、遅延回路１０２Ａ内のＮＡＮＤ
回路入力は、２入力ともＨレベルで待機しているが、こ
のうち、制御回路１０３ＡのＮＡＮＤ回路ＣＮｊ〜ＣＮ
ｊ−ｋと接続する遅延回路１０２Ａ内のＮＡＮＤ回路Ｒ
Ｎｊ〜ＲＮｊ−ｋの２入力の１つがＬレベルになり出力
は、ＨからＬレベルに転じ、遅延回路１０２Ａ内をｍ番
クロック信号パルスがＬパルスとなって進行し、クロッ
ク信号パルス群２０４中のｍ番クロック信号パルスパル
ス群で表される。また、遅延回路１０１内のＮＡＮＤ回
路ＦＮｊ＋２〜ＦＮｊ−ｋ＋２の２つの入力のうち制御
回路１０３ＡのＮＡＮＤ回路ＣＮｊ〜ＣＮｊ−ｋに接続
する入力がＬレベルになり、この結果、インバータＦＩ
ｊ＋２〜ＦＩｊ−ｋ＋２の出力がすべてＬレベルにな
り、遅延回路１０１内のｍ番クロック信号パルスは、リ
セットされる。遅延回路１０２Ａを出たｍ番クロック信
号パルスは、遅延回路１０２ＡＡ、多重化回路１００
Ｃ、増幅回路１０６を介する間に反転してＨパルスとし
て出力され、クロック信号２０５のｍ番目のクロック信
号で表される。

【００５５】次に、この第一の同期遅延回路１００Ａの
遅延時間について詳細に説明する。

【００５６】受信回路１０５の遅延時間は、ｄ１とす
る。増幅回路１０６の遅延時間は、ｄ２とする。前述の
通り、「遅延回路１０７、遅延回路１０８においては、
入力信号を幅ｔＰＷのパルスに生成するパルス幅生成を
する機能を有し、外部信号の受信回路１０５の遅延時間
と増幅回路１０６の遅延時間からパルス幅ｔＰＷを引い
た時間と同等の遅延時間を有する」ので遅延回路１０７
の遅延時間と遅延回路１０８の遅延時間の和は、ｄ１＋
ｄ２ーｔＰＷである。クロック信号の周期は、ｔＣＫと
する。入力クロック信号２０１のｍ番クロック信号パル
スの立ち上がりエッジと受信回路の出力クロック信号２
０３のｍ番クロック信号パルス立ち上がりエッジとの間
の遅延は、ｄ１である。受信回路の出力クロック信号２
０３のｍ番クロック信号パルスと遅延回路１０１を進行
するクロック信号パルス群２０２のｍ番目のクロック信
号パルス群の先頭クロック信号の立ち上がりエッジの間
の遅延は、受信回路の出力クロック信号２０３のｍ番ク
ロック信号パルスと受信回路の出力クロック信号２０３
のｍ＋１番クロック信号パルスの立ち上がりエッジの間
の遅延に等しくｔＣＫとなる。

【００５７】したがって、遅延回路１０１をクロック信
号の立ち上がりエッジが進行する時間は、クロック信号
の周期ｔＣＫから、遅延回路１０７と遅延回路１０８の
遅延時間を引いた時間 ｔＣＫ−ｄ１−ｄ２＋ｔＰＷで
ある。遅延回路１０２をクロック信号のＬパルスの立ち
上がりエッジが進行する遅延回路は、遅延回路１０１を
クロック信号の立ち上がりエッジが進行した遅延回路と
等しい構成段数になるので、遅延回路１０２をクロック
信号のＬパルスの立ち上がりエッジが進行する時間は、
遅延回路１０１をクロック信号の立ち上がりエッジが進
行する時間と等しく、クロック信号の周期ｔＣＫから、
遅延回路１０７と、遅延回路１０８の遅延時間を引いた
時間 ｔＣＫ−ｄ１−ｄ２＋ｔＰＷである。増幅回路１
０６を通過するのに要する時間は、前述の通り、ｄ２で
ある。

【００５８】以上から、クロック信号が 受信回路１０
５及び、遅延回路１０７、遅延回路１０８、遅延回路列
１０１、遅延回路列１０２、増幅回路１０６を通過する
のに要した時間は、２ｔＣＫになり、ｍ番クロック信号
パルスは、ＮＡＮＤ回路ＦＮｍおよびインバータＦＩｍ
の遅延時間ｔｄＦとＮＡＮＤ回路ＲＮｍおよびインバー
タＲＩｍの遅延時間ｔｄＢとを無視すれば、ｍ＋２番ク
ロック信号パルスと等しいタイミングで内部回路に出力
される。

【００５９】また、遅延回路列１０１Ａ，遅延回路列１
０２Ａの遅延時間を等しくするため、たとえば、ＮＡＮ
Ｄ回路ＦＮｎ，インバータＦＩｎ，ＮＡＮＤ回路ＣＮｎ
のマスクパターンとＮＡＮＤ回路ＲＮｎ，インバータＲ
Ｉｎ，ＮＡＮＤ回路ＧＮｎのマスクレイアウトとを鏡像
パターンとし、負荷を等しくした。本実施形態の上記回
路に供給される電源は、本実施形態の回路が搭載される
半導体回路装置上に搭載された定電圧供給回路から供給
される。したがって、本実施形態の遅延回路の遅延時間
は、外部電源電圧に依存しない、また、定電圧供給回路
から供給される電圧または、トランジスタのスレッショ
ルド電圧を調整することにより、遅延回路列１０１Ａ、
遅延回路列１０２Ａの遅延時間が調整可能になり、これ
により、使用ゲート段数を調整できる。

【００６０】次に、この第一の同期遅延回路１００Ａの
外部クロック信号（ｍ＋２番クロック信号パルス）と内
部クロック信号（ｍ番クロック信号パルスの増幅回路１
０６からの出力）との間の遅延時間差の外部クロック信
号サイクルの依存性について、詳細に説明する。

【００６１】第一の同期遅延回路１００Ａの外部クロッ
ク信号（ｍ＋２番クロック信号パルス）と内部クロック
信号（ｍ番クロック信号パルスの増幅回路１０６からの
出力）との間の遅延時間差の外部クロック信号サイクル
の依存性について説明する。

【００６２】前々段で動作説明したように、「ｍ番クロ
ック信号パルスがｊ番目のインバータＦＩｊからｊ−ｋ
番目のインバータＦＩｊ−ｋにある期間」に「ｍ＋１番
目のクロック信号が制御端子１０９に入力する」ような
クロック信号サイクルのとき、ｍ番クロック信号パルス
は、「遅延回路列１０２内のＮＡＮＤ回路ＲＮｊ〜ＲＮ
ｊ−ｋに転送され遅延回路１０２内を進行する」ので、
遅延回路列１０２内のＮＡＮＤ回路ＲＮｊ〜ＲＮｊ−ｋ
に転送されるクロック信号サイクルは、ｍ番クロック信
号がＮＡＮＤ回路ＦＮｊからＮＡＮＤ回路ＦＮｊ＋１ま
で進行する時間ｔｄＦの幅がある。一方、遅延回路列１
０２をＮＡＮＤ回路ＲＮｊ〜ＲＮｊ−ｋから進行するパ
ルスの遅延時間は、一定である。この結果、第一の同期
遅延回路１００Ａの出力を増幅回路１０６を介して出力
した場合、図４に示すように、ｍ番目のクロック信号パ
ルスの増幅回路１０６出力とｍ＋２番目の外部クロック
信号パルスとの間の遅延時間差の外部クロック信号サイ
クル依存は、遅延回路列１０１内のＮＡＮＤ回路ＦＮｊ
からＮＡＮＤ回路ＦＮｊ＋１までの進行時間の周期を有
し、ＮＡＮＤ回路ＲＮｊからＮＡＮＤ回路ＲＮｊ＋１ま
での進行時間ｔｄＢの振幅を有する、ノコギリ波状の特
性を示す。

【００６３】次に、本発明の多重同期遅延回路の特徴で
ある、外部クロック信号と内部クロック信号との間の遅
延時間差の外部クロック信号サイクル依存性が縮小する
原理を本実施形態の多重同期遅延回路について説明す
る。

【００６４】本実施形態の多重同期遅延回路では、これ
まで説明したように、第一の同期遅延回路１００Ａまた
は第二の同期遅延回路１００Ｂの出力を増幅回路１０６
を介して直接出力した場合、ｍ番目のクロック信号パル
スの増幅回路１０６出力とｍ＋２番目の外部クロック信
号パルスとの間の遅延時間差は、ノコギリ波状の外部ク
ロック信号サイクル依存性をそれぞれ示す。

【００６５】しかし、本実施形態では、第一，第二の同
期遅延回路１００Ａ，１００Ｂには、外部クロック信号
サイクル依存性を変える要素として、遅延回路１０１Ａ
Ａ，１０２ＡＡおよび遅延回路１０１ＢＡ，１０２ＢＡ
を備え、遅延回路１０１ＡＡ，１０２ＡＡと遅延回路１
０１ＢＡ，１０２ＢＡの間に遅延時間差をそれぞれ有し
ている。遅延回路１０１ＡＡと遅延回路１０１ＢＡとの
間の遅延時間差は、丁度、前述のｔｄＦの半分と等し
く、遅延回路１０２ＡＡと遅延回路１０２ＢＡとの間の
遅延時間差は、前述のｔｄＢの半分と等しい。このた
め、前述の各ノコギリ波状の外部クロック信号サイクル
依存性は、図５に示すように、丁度、「ｔｄＦの半分の
時間」ずれたタイミングを持つ。本実施形態では、これ
ら各タイミングを持つ遅延回路１０２ＡＡおよび遅延回
路１０２ＢＡの出力を、多重化回路１０１Ｃにより、さ
らに論理出力し多重化している。そのため、図５の多重
化回路出力１００Ｗに見られるように、内部クロック信
号出力と外部クロック信号パルスの遅延時間の外部クロ
ック信号サイクル依存を縮小することが出来る。

【００６６】本実施形態の多重同期遅延回路を用いるこ
とにより、外部クロック信号と遅延差の無い内部クロッ
ク信号が僅か２クロック信号後に確実に得ることが可能
であり、かつ、完全なデジタル回路の構成でありなが
ら、クロック信号パルスの増幅回路１０６出力と外部ク
ロック信号パルスの遅延時間の外部クロック信号サイク
ル依存をデジタル回路の遅延時間単位より小さくするこ
とが可能である。

【００６７】なお、本実施形態の遅延回路列１０１，遅
延回路列１０２，制御回路１０３，負荷調整素子１０４
は、ＮＡＮＤ回路及びインバータから構成されたが、他
の素子にて、構成することも可能である。

【００６８】また、本実施形態は、２組の同期遅延回路
で構成されていたが、図６に示すように、同期遅延回路
の数を増やすことで、図７に示すように外部クロック信
号のサイクル依存をさらに小さくすることが可能であ
る。

【００６９】図８，図９は、本発明の多重同期遅延回路
の実施形態２を示すブロック図である。図９は、図８の
第一の同期遅延回路３００Ａの詳細構成を示すブロック
図である。

【００７０】図８を参照すると、本実施形態の多重同期
遅延回路は、図１の実施形態１の多重同期遅延回路の多
重化回路と増幅回路との間に、パルス補正回路３１０，
遅延回路３１１，多重化回路３１２，分周器３１３，増
幅回路３１４とを追加したブロック構成をもつ。ここ
で、多重化回路３００Ｃの出力は、パルス補正回路３１
０、遅延回路３１１、多重化回路３１２を介し、増幅回
路３０６と接続し、また、多重化回路３１２の出力は、
分周器３１３を介し増幅回路３１４と接続している。

【００７１】本実施形態の多重同期遅延回路の特徴は、
各同期遅延回路３００Ａ，３００Ｂにあり、それぞれ構
成および動作が等しいので、図９を参照し、第一の同期
遅延回路３００Ａについて説明する。

【００７２】本実施形態の各同期遅延回路において、遅
延回路列３０１Ａは、実施形態１の遅延回路列１０１Ａ
とほぼ等しい「カスケード接続の複数段ゲート」からな
り、各段が「ＮＡＮＤ回路およびインバータからなる遅
延単位素子」からなるが、遅延時間の補正用遅延回路３
０１ＡＲを入力部分に有する。補正用遅延回路３０１Ａ
Ｒは、遅延回路列３０１Ａの各段「ＮＡＮＤ回路ＦＮ
ｍ、インバータＦＩｍ」と等しい遅延時間ｔｄＦを有す
る。

【００７３】遅延回路列３０２Ａは、実施形態１の遅延
回路列１０２Ａと等しい「カスケード接続の複数段ゲー
ト」からなるが、図にみられるように、遅延回路列３０
１Ａの奇数段，偶数段の並列出力を制御回路３０３Ａを
介してそれぞれ並列入力接続したそれぞれ並列２列の副
遅延回路列の組み合わせからなる。すなわち、遅延回路
列３０１Ａの奇数段目ゲートの出力は、制御回路３０３
Ａを介して遅延回路列３０２Ａの内の副遅延回路列３０
２ＡＯと接続し、遅延回路列３０１の偶数段目ゲートの
出力は、制御回路３０３Ａを介して遅延回路列３０２Ａ
の内の副遅延回路列３０２ＡＥと接続する。

【００７４】副遅延回路列３０２ＡＯの出力は、多重化
回路３０２ＡＭにそのまま入力し、副遅延回路列３０２
ＡＥの出力は、副出力遅延調整回路である遅延回路３０
２ＡＲを介して多重化回路３０２ＡＭに入力する。遅延
回路３０２ＡＲは、副遅延回路列３０２ＡＯ，３０２Ａ
Ｅの各段「ＮＡＮＤ回路ＲＮｍ、インバータＲＩｍ」の
遅延時間ｔｄＢの１／２の遅延時間を有する。遅延回路
列３０２Ａ内の２列の副遅延回路列３０２ＡＯ，３０２
ＡＥは、それぞれ、遅延回路列３０１Ａの半分の素子で
構成されているので、遅延時間は、遅延回路列３０１Ａ
または遅延回路１０２Ａの１／２の時間である。また、
遅延回路列３０１から転送されたパルスの幅は、１／２
になる。

【００７５】また、本実施形態の追加各ブロックにおい
て、遅延回路３１１は、遅延回路３０７の遅延時間と遅
延回路３０８の遅延時間を加えた時間（ｄ１＋ｄ２ ）
の１／２の遅延時間（ｄ１＋ｄ２）／２に受信回路１０
５出力のパルス幅ｔＰＷ の１／２の時間ｔＰＷ／２を
加えた（ｄ１＋ｄ２）／２＋ｔＰＷ／２を有する。本実
施形態では、実施形態１と同様に遅延回路列３０２の出
力を反転して用いるので、タイミング補正のため、受信
回路３０５出力のパルス幅ｔＰＷの１／２の時間ｔＰＷ
／２を加えている。パルス幅補正回路３１０は、受信回
路３０５の出力のパルス幅ｔＰＷのパルス幅の１／２に
する。多重化回路３１２は、遅延回路は、遅延回路３１
１の出力とパルス幅補正回路３１０の出力を合成する。
分周期３１３は、パルス幅補正回路３０７を分周して出
力する。

【００７６】次に、本実施形態の各同期遅延回路の動作
を図１０を参照して説明する。まず、遅延回路列３０２
Ａの副遅延回路列３０２ＡＯの動作について説明する。

【００７７】受信回路３０５に入力したＨクロック信号
パルスは、受信回路３０５で、パルス幅ｔＰＷに整形さ
れ、ｄ１後に出力し、遅延回路３０７と遅延回路３０８
を時間ｄ１＋ｄ２を経て通過し、遅延回路３０１ＡＡ、
補正用遅延回路３０１ＡＲを介して遅延回路列３０１に
入力し、次の受信回路３０５出力のクロック信号パルス
が制御回路１０３に入力する時まで、遅延回路列３０１
Ａ中を進行しつづける。このＨクロック信号パルスの立
上りエッジの遅延回路列３０１Ａ中の進行時間は、クロ
ック信号サイクルｔＣＫから（ｄ１＋ｄ２）を引いた時
間ｔＣＫ−（ｄ１＋ｄ２）であり、立下りエッジの進行
時間は、クロック信号サイクルｔＣＫから（ｄ１＋ｄ
２）とパルス幅ｔＰＷを引いた時間ｔＣＫ−（ｄ１＋ｄ
２）ーｔＰＷである。次の受信回路３０５出力のクロッ
ク信号パルスが制御回路３０３に入力する時には、副遅
延回路列３０２ＡＯに転送されＬクロック信号パルスに
なる。

【００７８】たとえば、このとき、クロック信号パルス
が補正用遅延回路３０１ＡＲを介してから、遅延回路列
３０１Ａ中の２ｎー１段目の奇数段ゲートまで進行した
ところで、副遅延回路列３０２ＡＯに転送された場合、
パルスが通過する副遅延回路列３０２ＡＯのゲート段数
は、ｎ個である。ただし、前述したように補正用遅延回
路３０１ＡＲの遅延時間は、遅延回路列３０１Ａの各段
「ＮＡＮＤ回路ＦＮｍ、インバータＦＩｍ」と等しい遅
延時間を有するので、「クロック信号パルスが補正用遅
延回路３０１ＡＲを介してから、遅延回路列３０１Ａ中
の２ｎー１段目の奇数段ゲートまで進行したところ」ま
での遅延時間は、２ｎ個のゲート段を通過した場合と等
しくなる。したがって、「クロック信号パルスが補正用
遅延回路３０１ＡＲを介してから、遅延回路列３０１Ａ
中の２ｎー１段目の奇数段ゲートまで進行したところ」
までの遅延時間、すなわち２ｎ個のゲート段の通過時間
に対し、副遅延回路列３０２ＡＯのゲート段をｎ個通過
する時間は、ゲート段数でみる限り丁度１／２になる。

【００７９】次に、特に、遅延回路列３０２Ａの副遅延
回路列３０２ＡＥの動作について説明する。

【００８０】受信回路３０５に入力したＨクロック信号
パルスは、受信回路３０５でパルス幅ｔＰＷに整形され
時間ｄ１後に出力し、遅延回路３０７，遅延回路３０８
を時間ｄ１＋ｄ２を経て通過し、遅延回路３０１ＡＡ，
補正用遅延回路３０１ＡＲを介して遅延回路列３０１に
入力し、次の受信回路３０５出力のクロック信号パルス
が制御回路１０３に入力する時まで、遅延回路列３０１
Ａ中を進行し続ける。このＨクロック信号パルスの立上
りエッジの遅延回路列３０１Ａ中の進行時間は、クロッ
ク信号サイクルｔＣＫから（ｄ１＋ｄ２）を引いた時間
ｔＣＫ−（ｄ１＋ｄ２）であり、立下りエッジの進行時
間は、クロック信号サイクルｔＣＫから（ｄ１＋ｄ２）
とパルス幅ｔＰＷを引いた時間ｔＣＫ−（ｄ１＋ｄ２）
ーｔＰＷである。次の受信回路３０５出力のクロック信
号パルスが制御回路３０３に入力する時には、遅延回路
列の副遅延回路列３０２ＡＥに転送されＬクロック信号
パルスになる。

【００８１】たとえば、このときクロック信号パルスが
補正用遅延回路３０１ＡＲを介してから、遅延回路列３
０１Ａ中の２ｎ段目の奇数段ゲートまで進行したところ
で、副遅延回路列３０２ＡＥに転送された場合、パルス
が通過する副遅延回路列３０２ＡＯのゲート段数は、ｎ
個である。ただし、前述したように補正用遅延回路３０
１ＡＲの遅延時間は、遅延回路列３０１Ａの各段「ＮＡ
ＮＤ回路ＦＮｍ、インバータＦＩｍ」と等しいの遅延時
間を有するので、「クロック信号パルスが補正用遅延回
路３０１ＡＲを介してから、遅延回路列３０１Ａ中の２
ｎ段目の偶数段ゲートまで進行したところ」までの遅延
時間は、２ｎ＋１個のゲート段を通過した場合と等しく
なる。また、副出力遅延調整回路である遅延回路３０２
ＡＲは副遅延回路列３０２ＡＯ，３０２ＡＥの各段「Ｎ
ＡＮＤ回路ＦＮｍ、インバータＦＩｍ」の１／２の遅延
時間を有するので、副遅延回路列３０２ＡＯのゲート段
数をｎ個通過し、遅延回路３０２ＡＲを通過する遅延時
間は、ｎ＋１／２個のゲート段を通過した時間に等し
い。したがって、「クロック信号パルスが補正用遅延回
路３０１ＡＲを介してから、遅延回路列３０１Ａ中の２
ｎ段目の偶数段目のゲートまで進行したところ」までの
遅延時間、すなわち、２ｎ＋１個のゲート段の通過時間
に対し、「副遅延回路列３０２ＡＥのゲート段をｎ個通
過しさらに遅延回路３０２ＡＲを通過する遅延時間」
は、ゲート段数でみる限り丁度１／２になる。

【００８２】したがって、副遅延回路列３０２ＡＯ，３
０２ＡＥを進行するＬクロック信号パルスの立ち上がり
エッジは、遅延回路列３０１Ａ中を進行する時間ｔＣＫ
−（ｄ１＋ｄ２）の１／２に進行する。遅延回路列３０
２Ａを進行するＬクロック信号パルスの立ち下がりエッ
ジは、遅延回路列３０１中を進行する時間ｔＣＫ−（ｄ
１＋ｄ２）−ｔＰＷの１／２に進行する。遅延回路列３
０２Ａを出たＬパルスは、遅延回路３１１内で反転され
Ｈパルスになる。遅延回路列３０２Ａの遅延時間は、
（ｄ１＋ｄ２）／２＋ｔＰＷ／２である。従って、遅延
回路列３０２ＡＯ，３０２ＡＥに転送された時から遅延
回路３０２Ａを出る時までに要した時間は、遅延回路列
３０２Ａを進行するＬクロック信号パルスの立ち下がり
エッジとして遅延回路列３０１中を進行した時間（ｔＣ
Ｋ−（ｄ１＋ｄ２）−ｔＰＷ）／２に、遅延回路３０５
内で反転されＨパルスになって進行した時間（ｄ１＋ｄ
２）／２＋ｔＰＷ／２を加えた時間ｔＣＫ／２である。

【００８３】次に、本実施形態の同期遅延回路の外部ク
ロック信号（ｍ＋２番クロック信号パルス）と内部クロ
ック信号（ｍ番クロック信号パルスの増幅回路３０６か
らの出力）との間の遅延時間差の外部クロック信号サイ
クルの依存性について説明する。

【００８４】まず、副遅延回路列３０２ＡＯの遅延時間
の外部クロック信号サイクルの依存性は、実際には、副
遅延回路列３０２ＡＯのｎ個のゲート段が利用されるク
ロック信号サイクルは、クロック信号パルスが２ｎ−１
段目のゲートから２ｎ＋１段目のゲートに移る期間に、
パルスが副遅延回路列３０２ＡＯに転送されるとき発生
する。従って、外部クロック信号と副遅延回路列３０２
Ａの出力との間の遅延時間差のクロック信号サイクル依
存性は、図１１（ａ）の点線３０２ＡＯＷに示すよう
に、２ｎ−１段目のゲートから２ｎ＋１段目のゲートに
移る期間のサイクルに対し、副遅延回路列３０２Ａのゲ
ートがｎ段からｎ＋１段に移る時間の遅延時間の振幅を
有する、ノコギリ波状の特性を示す。

【００８５】また、副遅延回路列３０２ＡＥの遅延時間
の外部クロック信号サイクルの依存性は、実際には、副
遅延回路列３０２ＡＥのｎ個のゲート段が利用されるク
ロック信号サイクルは、クロック信号パルスが２ｎ段目
のゲートから２ｎ＋２段目のゲートに移る期間に、パル
スが副遅延回路列３０２ＡＥに転送されるとき発生す
る。従って、外部クロック信号と副遅延回路列３０２Ａ
の出力の遅延時間のクロック信号サイクル依存は、図１
１（ａ）の３０２ＡＥＷに示すように、２ｎ段目のゲー
トから２ｎ＋２段目のゲートに移る期間のサイクルに対
し、副遅延回路列３０２Ａのゲートがｎ段からｎ＋１段
に移る時間の遅延時間の振幅を有する、ノコギリ波状の
特性を示す。

【００８６】さらに、副遅延回路列３０２ＡＯ，３０２
ＡＥの外部クロック信号依存は、図１１（ａ）に示すよ
うに、丁度、クロック信号パルスが２ｎ段目のゲートか
ら２ｎ＋１段目のゲートに移る期間分のずれがあり、実
際の遅延回路列３０２Ａの出力の外部クロック信号の周
期依存は、実線３０２ＡＥＷと点線３０２ＡＯＷの論理
出力により多重化しているので、２ｎ段目のゲートから
２ｎ＋１段目のゲートに移る期間のサイクルに対し、遅
延回路列３０２Ａのゲートがｎ段からｎ＋１段に移る時
間の遅延時間の１／２振幅を有する、ノコギリ波状の特
性を示す。

【００８７】次に、第二の同期遅延回路３００Ｂの遅延
回路列３０２Ｂの外部クロック信号サイクルの依存性に
ついて説明する。第一の同期遅延回路３００Ａと第二の
同期遅延回路３００Ｂの構成は、ほぼ等しいので、遅延
回路列３０２Ｂの出力の外部クロック信号の周期依存性
は、図３（ｂ）の３０２ＢＥＷと３０２ＢＯＷに示すよ
うに、遅延回路列３０１Ｂの２ｎ段目のゲートから２ｎ
＋１段目のゲートに移る期間のサイクルに対し、遅延回
路列３０２Ｂのゲートがｎ段からｎ＋１段に移る時間の
遅延時間ｔｄＢの１／２振幅を有する、ノコギリ波状の
特性を示す。

【００８８】さらに、第二の同期遅延回路３００Ｂの出
力の外部クロック信号サイクルの依存性が遅延回路３０
１ＢＡ，遅延回路３０２ＢＡにより、第一の同期遅延回
路３００Ａより丁度ゲート１／２段分のずれ１／２ｔｄ
Ｆがあるので、本発明の遅延回路の出力の外部クロック
信号周期依存は、図１１（ｃ）の３０２Ｗに示すように
遅延回路列３０１Ａまたは３０１Ｂのゲート段の遅延時
間ｔｄＦの１／２サイクルに対し、遅延回路列３０２Ａ
または３０２Ｂのｎ段からｎ＋１段に移る時間の遅延時
間ｔｄＢの１／４振幅を有する、ノコギリ波状の特性を
示す。

【００８９】また、 多重化回路３１２の出力は、分周
期３１３を介して、パルス幅が丁度クロック信号周期の
１／２倍になり、増幅回路３０６で所望の駆動能力まで
増幅出力される。

【００９０】以上説明したように、本実施形態では、従
来ＰＬＬでは、数十サイクルから、数万サイクル要し
た、２倍サイクルのクロック信号の生成、および、デュ
ーティ５０％のクロック信号を１クロック信号サイクル
後から得ることができ、かつ、出力の位相誤差の外部ク
ロック信号サイクルの依存を従来の１／４にすることが
可能になった。また、実施形態１の回路と組み合わせる
ことにより外部クロック信号と遅延差または、位相差の
無い２倍サイクルのクロック信号の生成、および、デュ
ーティー５０％のクロック信号をクロック信号サイクル
依存を小さく生成することができる。

【００９１】また、本実施形態では、遅延回路列３０２
Ａ，３０２Ｂを遅延回路列３０１Ａ，３０１Ｂの１／２
の素子数の比率に分割することでクロック信号の周期の
１／２のタイミングのパルスを発生させた。しかし、他
の構成例として、図１２に示すように、第２の同期遅延
回路列３０２Ａ−ｆ，３０２Ｂ−ｆが、第１の遅延回路
列３０１Ａ−ｆ，３０１Ｂ−ｆの信号伝達経路の逆向き
に並べて配置されたカスケード接続の複数段ゲートから
それぞれなるｍ列の副遅延回路列を備え、これらｍ列の
各副遅延回路列のｄ列目の副遅延回路列が出力側からｎ
段目ごとのゲートに制御回路３０３Ａ−ｆ，３０３Ｂ−
ｆのｄ段目からｍ段目ごとのゲート出力をそれぞれ並列
入力し順次遅延および出力し、これらｍ列の各副遅延回
路列の出力に対し同等の遅延時間差を保ち順に出力し、
それらの論理出力により多重化し遅延信号として出力
し、ゲートの比率を任意（図１２では、ｍ：ｎ，ｍ＞
ｎ）に分けることで、任意のタイミングのクロック信号
パルスを発生させることができる。

【００９２】また、それぞれｍ列並列した副遅延回路列
の出力側に、遅延時間比が丁度ｍ：ｎになるように遅延
回路を付加してから、多重化回路３０２ＡＭ−ｆまた
は、多重化回路３０２ＢＭ−ｆを介して出力することに
より、多重化回路３０２ＡＭ−ｆ，３０２ＢＭ−ｆの出
力の外部クロック信号サイクルの丁度ｎ／ｍのタイミン
グに対する時間差の外部クロック信号の周波数依存は、
遅延回路列３０１Ａ−ｆ，３０１Ｂ−ｆの各段ゲートの
遅延時間ｔｄＦの周期で、遅延回路列３０２Ａ−ｆ，３
０２Ｂ−ｆの各段ゲートの遅延時間ｔｄＢのｎ／ｍの振
幅のノコギリ波状の特性を示す。さらに、多重化回路３
００Ｃ−ｆを通すことにより、図１３に示すように外部
クロック信号との周波数依存は、遅延時間ｔｄＦの１／
２の周期で遅延時間ｔｄＢのｎ／２ｍの振幅のノコギリ
波状の特性になる。

【００９３】図１４は、本発明の多重同期遅延回路の実
施形態３を示すブロック図である。図１４を参照する
と、本実施形態の多重同期遅延回路は、図１の実施形態
１の多重同期遅延回路の各同期遅延回路１００Ａ，１０
０Ｂを第一，第二の同期遅延回路４００Ａ，４００Ｂに
置き換えた構成からなる。他ブロックは同様の構成およ
び動作を示すので、重複説明を省略する。

【００９４】本実施形態の多重同期遅延回路の特徴であ
る第一の同期遅延回路４００Ａは、パルス信号に対応し
た信号を入力し各遅延時間差を同等に調整する入力遅延
調整回路である遅延回路４０１ＡＡと、カスケード接続
および環状接続の複数段ゲートからなり遅延回路４０１
ＡＡの出力を入力および順次遅延し各段ゲートの出力を
入力側からのゲート段順にそれぞれ並列出力する第１の
遅延回路列４０１Ａと、この第１の遅延回路列４０１Ａ
の各段ゲート出力を並列入力しパルス信号に同期して並
列にそれぞれ転送し並列出力する制御回路４０３Ａと、
第１の遅延回路列４０１Ａの信号伝達経路の逆向きに並
べて配置されたカスケード接続および環状接続の複数段
ゲートからなりそれら各段ゲートに制御回路４０３Ａの
各出力を出力側からのゲート段順にそれぞれ並列入力し
順次遅延および出力する第２の遅延回路列４０２Ａと、
パルス信号に対応した信号が第１の遅延回路列４０１Ａ
内を環状に周回するごとに増数し第２の遅延回路列４０
２Ａ内を環状に周回するごとに減数し第１および第２の
遅延回路列４０１Ａおよび４０２Ａ内の周回回数が等し
いことを示す信号を出力するカウント手段４００ＡＣ
と、このカウント手段４００ＡＣの出力に対応して第２
の遅延回路列４０２Ａ内を周回しているパルス信号に対
応した信号を出力から取り出すセレクタ回路４００ＡＳ
と、このセレクタ回路の出力を入力し各遅延時間差を同
等に調整し遅延信号として出力する出力遅延調整回路４
０２ＡＡと、を備えている。また、第二の同期遅延回路
４００Ｂも同様構成である。

【００９５】さらに、この同期遅延回路４００Ａの構成
例を示すブロック図である図１５を参照すると、カウン
ト手段４００ＡＣは、パルス信号に対応した信号が第１
の遅延回路列４０１Ａ内を環状に周回するごとに増数す
る加算器４１０Ａと、この加算器出力を並列入力しパル
ス信号に同期してそれぞれ並列出力する転送器４１１Ａ
と、この転送器の出力を並列入力しパルス信号に対応し
た信号が第２の遅延回路列４０２Ａ内を環状に周回する
ごとに減数する減算器４１２Ａと、を備えている。

【００９６】これら第一，第二の同期遅延回路４００
Ａ，４００Ｂは、図２の実施形態１の第一，第二の同期
遅延回路１００Ａ，１００Ｂとほぼ等しいが、次の相違
点１，２を有する。

【００９７】相違点１は、遅延回路列４０１Ａ，４０２
Ａが環状接続されていることである。すなわち、図１５
に示すように、遅延回路列４０１Ａの最後のインバータ
ＦＩｚの出力が遅延回路４０１Ａの最初のＮＡＮＤ回路
ＦＮ１に入力し、制御回路４０３Ａの最後から２番目の
ＮＡＮＤ回路ＣＮｚ−１の出力が遅延回路４０１Ａの最
初のＮＡＮＤ回路ＦＮ１に入力し、制御回路４０３Ａの
最後のＮＡＮＤ回路ＣＮｚの出力が遅延回路４０１Ａの
最初から２番目のＮＡＮＤ回路ＦＮ２に入力し、ＮＡＮ
Ｄ回路ＦＮ１の次段にインバータＦＩ１の代わりにＮＡ
ＮＤ回路ＦＮＩＮが配置され、遅延回路４０１ＡＡの出
力をインバータを介して入力している。また、遅延回路
列４０２Ａの最初のインバータＲＩ１の出力が遅延回路
４０２Ａの最後のＮＡＮＤ回路ＲＮｚ，セレクタ４００
ＡＳに入力し、遅延回路列４０２Ａの最後のＮＡＮＤ回
路ＲＮｚの次段のインバータＲＩｚの代わりにＮＡＮＤ
回路ＲＮＩＮが配置され、カウント手段であるカウンタ
４００ＡＣの出力をインバータを介して入力し、セレク
タ４００ＡＳに出力し、遅延回路４１５Ａを介して減算
器４１２Ａに出力している。

【００９８】受信回路４０５から出力されたパルス信号
は、遅延回路４０７，制御回路４０３Ａに入力し、遅延
回路４１３Ａ，遅延回路４１４を介し加算器４１０Ａ，
転送器４１１Ａに入力し、インバータ，ＮＯＲ回路４１
７Ａを介してＲＳーＦ／Ｆ４１８Ａに入力する。また、
遅延回路４０７の出力は、遅延回路４０８，遅延回路４
０１ＡＡを介して遅延回路列４０１Ａに入力する。遅延
回路列４０１Ａに入ったＨパルスは、次に受信回路４０
５のＨパルスが出るまでの期間、遅延回路列４０１Ａ中
を進行し、遅延回路列４０１Ａの最後のインバータＦＩ
ｚに達したら、最初のＮＡＮＤ回路ＦＮ１に戻り回転し
続ける。

【００９９】相違点２は、カウンター４００ＡＣなどを
備えていることである。このカウンター４００ＡＣは、
主に、加算器４１０Ａ、転送器４１１Ａ、減算器４１２
Ａからなる。加算器４１０Ａは、受信回路４０５のＨパ
ルスが出てから次にＨパルスが出るまでの期間に、遅延
回路列４０１ＡのインバータＦＩｚから出力されたＨパ
ルス出力数をカウントする。加算器４１０Ａの出力は、
本実施形態では、加算した結果を４ビット出力４１０Ａ
−１，４１０Ａ−１Ｂ，４１０Ａ−２，４１０Ａ−２
Ｂ，４１０Ａ−３，４１０Ａ−３Ｂ，４１０Ａ−４，４
１０Ａ−４Ｂで示す。受信回路４０５のＨパルスが出た
とき、加算器４１０Ａの出力は、転送器４１１Ａを介し
て、４ビット出力４１１Ａ−１、４１１Ａ−１Ｂ，４１
１Ａ−２，４１１Ａ−２Ｂ，４１１Ａ−３，４１１Ａ−
３Ｂ，４１１Ａ−４，４１１Ａ−４Ｂとして減算器４１
２Ａに転送される。

【０１００】また、受信回路４０５のＨパルスが出たと
き、遅延回路列４０１Ａ中のＨパルスは、遅延回路列４
０２Ａに転送され、遅延回路列４０２Ａ中をＬパルスと
して進行し、インバータＲＩ１に達したら、ＮＡＮＤ回
路ＲＮｚに入力し、再び遅延回路列４０２Ａ中を進行す
る。この遅延回路列４０２ＡのＲＩ１からのＬパルス出
力で減算器４１２Ａに転送されたカウント数は、減算さ
れ、０になったとき、減算器の出力４１９Ａは、Ｌから
Ｈレベルに状態変化し、遅延回路列４０２Ａ中のＮＡＮ
Ｄ回路ＲＮＩＮの出力をＨレベル固定にすると同時に、
遅延回路列４０２中のインバータＲＩ１の出力をセレク
ター４００ＡＳを介して出力させ、遅延回路４０２Ａ
Ａ，多重化回路４００Ｃ，増幅回路４０６を介して出力
させる。

【０１０１】このとき、受信回路４０５のＨパルスがで
てから、次のＨパルスがでるまでの期間までに、遅延回
路列４０１Ａ中のＨパルスが、遅延回路列４０１Ａの最
後のインバータＦＩｚに達し無い場合は、減算器４１２
Ａの出力４１９Ａは、Ｈ状態のままなので、遅延回路列
４０１Ａから遅延回路列４０２Ａに転送されたパルス
は、、ＮＡＮＤ回路４２０Ａから遅延回路列４０２Ａ中
のインバータＲＩ１の出力をセレクター４００ＡＳ，遅
延回路４０２ＡＡ，多重化回路４００Ｃ，増幅回路４０
６を介して出力させる。

【０１０２】さらに、加算器４１０Ａのカウント値が最
大値を示したとき、すなわち、４ビット出力４１１Ａ−
１〜４がすべてＨ出力のときは、加算器４１０Ａから最
大周期違反信号４２５Ａが出力される。

【０１０３】次に、このカウンタ４００ＡＣの加算器４
１０Ａ、転送器４１１Ａ、減算器４１２Ａの詳細な構成
について、図１６を参照して説明する。

【０１０４】加算器４１０Ａは、リセット付きＤフリッ
プフロップ回路４台Ｄ−Ｆ／Ｆ１〜４からなり、Ｄ−Ｆ
／Ｆ１のＣ端子には、遅延回路列４０１Ａ中のインバー
タＦＩｚの出力を反転するインバータおよび遅延回路４
１３Ａの出力のＮＯＲゲート出力を入力し、他のＤ−Ｆ
／Ｆ２〜４のＣ端子には、前段Ｄ−Ｆ／Ｆ１〜３のＱ端
子出力４１０Ａ−１〜３を入力する。また、各Ｄ−Ｆ／
Ｆ１〜４のＱ端子出力４１０Ａ−１〜４は、それぞれ自
段Ｄ−Ｆ／ＦのＤ端子，インバータＩＡ１〜４，４入力
ＮＡＮＤ回路ＡＤＮＡＮＤ，転送器４１１Ａにそれぞれ
出力される。

【０１０５】転送器４１１Ａは、加算器４１０ＡのＱ端
子出力４１０Ａ−１〜４，その反転出力４１０Ａ−１Ｂ
を並列入力し、遅延回路４１４Ａの出力によりそれぞれ
ゲートし、出力４１１Ａ−１〜４，４１１Ａ−１Ｂ〜４
Ｂを減算器４１２Ａに並列出力するＮＡＮＤ１１，２
１，３１，４１およびＮＡＮＤ１２，２２，３２，４２
とを備える。

【０１０６】減算器４１２Ａは、セット、リセット付き
Ｄフリップフロップ４台Ｄ−Ｆ／Ｆ５〜８からなり、Ｄ
−Ｆ／Ｆ５のＣ端子には、遅延回路列４０２ＡのＮＡＮ
Ｄ回路ＲＮＩＮの出力を遅延回路４１５Ａを介して入力
し、他のＤ−Ｆ／Ｆ６〜８のＣ端子には、前段Ｄ−Ｆ／
Ｆ５〜７のＱ端子出力をそれぞれ入力する。各Ｄ−Ｆ／
Ｆ５〜８のリセット端子，セット端子は、転送器４１１
Ａの出力４１１Ａ−１〜４，４１１Ａ−１Ｂ〜４Ｂをそ
れぞれ並列入力する。また、各Ｄ−Ｆ／Ｆ５〜８のＱ端
子出力は、それぞれ自段Ｄ−Ｆ／ＦのＤ端子，４入力Ｎ
ＡＮＤ回路ＲＥＤＮＡＮＤにそれぞれ出力される。この
４入力ＮＯＲ回路ＲＥＤＮＯＲの出力は、減算器４１２
Ａの出力４１９ＡとしてＲＳ−Ｆ／Ｆ４１８Ａに入力す
る。

【０１０７】以上説明したように、本実施形態は、遅延
回路列４０１Ａ、遅延回路列４０２Ａをループ状に接続
しかつカウンタを設けることで、遅延回路列４０１Ａ、
遅延回路列４０２Ａの最大遅延時間のカウンタで計数で
きる数の倍数分長い周期のクロック信号を制御可能にし
た。

【０１０８】すなわち、遅延回路４０１Ａの任意のＮＡ
ＮＤ回路ＦＮｎと次のインバータＦＩｎまでの遅延時間
ｄＦと、遅延回路４０２Ａの任意のＮＡＮＤ回路ＲＮｎ
と次のインバータＦＩｎの遅延時間ｄＲを定義したと
き、遅延回路４０１Ａの最初のＮＡＮＤ回路ＦＮ１から
最後のインバータＦＩｚまでの遅延時間は、ｚｄＦにな
り、遅延回路４０２Ａの最初のＮＡＮＤ回路ＲＮｚから
最後のインバータＲＩ１までの遅延時間は、ｚｄＲとな
るが、内部クロック信号と外部クロック信号のＤｅｌａ
ｙを除去する場合には、ｄＦとｄＲが等しくなるように
設定し、これに伴いｚｄＦとｚｄＲを等しくする。

【０１０９】このとき、遅延回路１０７および遅延回路
１０８の遅延時間をｄ１＋ｄ２とすると、入力のクロッ
ク信号周期が、ｚｄＦ＋ｄ１＋ｄ２より短いときは、実
施形態１〜２に示したように、遅延回路列４０１Ａを進
行中のクロック信号パルスは、次のクロック信号パルス
で遅延回路列４０１Ａから遅延回路列４０２Ａにクロッ
ク信号パルスが転送され、遅延回路４０１Ａ中と遅延回
路４０２Ａ中を同じ段数のＮＡＮＤ回路、インバータを
通過する。

【０１１０】一方、入力のクロック信号周期がｚｄＦ＋
ｄ１＋ｄ２より長いときは、次のクロック信号が入るま
でパルスは、遅延回路列４０１Ａ中を循環し続け、遅延
回路列４０１Ａの端から端までパルスが通過した回数が
加算機４１０Ａで計数され、次のクロック信号が入った
ときに遅延回路列４０１Ａから遅延回路列４０２Ａのパ
ルスが転送されると同時に加算機４１０Ａで計数された
遅延回路列４０１Ａの端から端までパルスが通過した回
数が減算器４１２Ａに転送され、遅延回路列４０２Ａの
インバータＲＩ１をパルスが通る度に減算される。遅延
回路列４０１Ａの端から端までパルスが通過した回数と
同じ回数遅延回路列４０２Ａの端から端までパルスが循
環するので、遅延回路列４０１Ａ、遅延回路列４０２Ａ
を何度も使用するが、入力のクロック信号周期がｚｄＦ
＋ｄ１＋ｄ２より短いときと同じように遅延回路４０１
Ａ中と遅延回路４０２Ａ中を同じ段数のＮＡＮＤ回路，
インバータを通過するので、長いサイクルのクロック信
号でも同じ効果が期待できる。

【０１１１】第二の同期遅延回路４００Ｂの回路構成，
動作特性は、遅延回路４０１ＡＡ，遅延回路４０２ＡＡ
と遅延回路４０１ＢＡ，遅延回路４０２ＢＡとのそれぞ
れの遅延時間差をのぞいて第一の同期遅延回路４００Ａ
と等しい。遅延回路４０１ＡＡと遅延回路４０１ＢＡの
遅延時間差は、前段で説明したｔｄＦの１／２に等し
く、遅延回路４０２ＡＡと遅延回路４０２ＢＡの遅延時
間差は、前段で説明したｔｄＢの１／２に等しい。した
がって、外部クロック信号と内部クロック信号の遅延時
間の外部クロック信号サイクルの依存性は、図１７に示
すように、実施形態１，２と同様、第一の同期遅延回路
４００Ａのみの場合の１／２の周期、振幅を有する。

【０１１２】図１８は、本発明の多重同期遅延回路の実
施形態４を示すブロック図である。図１８を参照する
と、本実施形態の多重同期遅延回路は、図１の実施形態
１の多重同期遅延回路の各同期遅延回路１００Ａ，１０
０Ｂを第一，第二の同期遅延回路５００Ａ，５００Ｂに
置き換えた構成からなる。他ブロックは同様の構成およ
び動作を示すので、重複説明を省略する。

【０１１３】本実施形態の多重同期遅延回路の特徴であ
る第一の同期遅延回路５００Ａは、パルス信号に対応し
た信号を入力し各遅延時間差を同等に調整する入力遅延
調整回路である遅延回路５０１ＡＡと、カスケード接続
の複数段ゲートからなり遅延回路５０１ＡＡの出力を入
力および順次遅延し各段ゲートの出力を入力側からのゲ
ート段順にそれぞれ並列出力する第１の遅延回路列５０
１Ａと、この第１の遅延回路列５０１Ａの各段ゲート出
力を並列入力しパルス信号に同期して並列にそれぞれラ
ッチし並列出力するラッチ回路５０３ＬＡと、第１の遅
延回路列５０１Ａの信号伝達経路の同じ向きに並べて配
置されたカスケード接続の複数段ゲートからなりパルス
信号を入力および順次遅延し各段ゲートの出力を入力側
からのゲート段順にそれぞれ並列出力する第２の遅延回
路列５０２Ａと、この第２の遅延回路列５０２Ａの各段
ゲート出力を並列入力しそれぞれをラッチ回路５０３Ａ
の各並列出力に対応して制御しワイヤードＯＲ出力する
制御回路５０３ＳＡと、この制御回路５０３ＳＡの出力
を入力し各遅延時間差を同等に調整し遅延信号として出
力する出力遅延調整回路である遅延回路５０２ＡＡと、
を備える。また、第二の同期遅延回路５００Ｂも同様構
成である。

【０１１４】次に、これら各同期遅延回路の動作につい
て説明する。これまで説明した実施形態１〜３と同様
に、第一の同期遅延回路５００Ａと第二の同期遅延回路
５００Ｂの構成が等しいので、まず、第一の同期回路５
００Ａの動作について説明する。また、実施形態１の説
明と同様に、クロック信号パルスは周期的に入力される
ため、実使用時には、個々の区別をすることはないが、
ここでは、動作をわかりやすくするため、任意のクロッ
ク信号パルスの１つをｍ番クロック信号と名付け、次の
クロック信号パルスをｍ＋１番クロック信号パルスと名
付け、次のクロック信号パルスをｍ＋２番クロック信号
パルスと名付ける。

【０１１５】ｍ番クロック信号パルスは、受信回路５０
５の次に、この受信回路５０５，増幅回路５０５とそれ
ぞれ同等の遅延時間を持つ遅延回路５０７，遅延回路５
０８を介して、遅延回路列５０１Ａに入り、遅延回路列
５０１Ａ内を進行する。ｍ番クロック信号パルスが、受
信回路５０５をでてから、クロック信号の１サイクル
後、受信回路５０５からのｍ＋１番クロック信号パルス
がラッチ回路５０３ＬＡに入力する。このとき、ｍ番ク
ロック信号パルスは、遅延回路列５０１Ａ内を進行して
おり、たとえば、遅延回路５０１Ａ内のｊ番目の遅延素
子を進行中とするとｊ番目の遅延素子の出力は、前述の
通りＨレベル出力である。

【０１１６】したがって、ｍ番クロック信号パルスの進
行中のｊ番目の遅延素子出力と接続するｊ番目のラッチ
回路５０３ＬＡは、２入力共Ｈレベルになり、ｊ番目の
ラッチ回路５０３ＬＡの出力は、ｊ番目の制御回路５０
３ＳＡを出力可能な状態にする。このとき、遅延回路５
０２Ａには、受信回路５０５からｍ＋１番クロック信号
パルスが入力し、遅延回路１０２Ａ内をｊ番目の遅延素
子まで進行し、ｊ番目の制御回路５０３ＳＡを介し多重
化回路５００Ｃを介して、増幅回路５０６から出力す
る。

【０１１７】本実施形態においても、遅延回路５０１Ａ
を通過するパルスの進行時間は、クロック信号サイクル
より遅延回路５０７および遅延回路５０８の遅延時間を
引いた時間に等しく、遅延回路５０２Ａ中を通過するパ
ルスの進行時間は、遅延回路５０１Ａ中をパルスが進行
する時間に等しいので、遅延回路５０２Ａを通過するパ
ルスの受信回路５０１に入って増幅回路５０６から出力
するまでの進行時間は、丁度、１サイクルになる。従っ
て、遅延回路の遅延素子の遅延時間を考慮しなければ、
本実施形態においても、外部クロック信号と内部クロッ
ク信号の遅延時間を消去できる。

【０１１８】また、本実施形態においても、実施形態１
と同様に、外部クロック信号（ｍ＋２番クロック信号パ
ルス）と内部クロック信号（ｍ番クロック信号パルスの
増幅回路１０６からの出力）との間の遅延時間差の外部
クロック信号サイクル依存性が生じる。しかし、本実施
形態においても、遅延回路５０１ＡＡ，遅延回路５０２
ＡＡと遅延回路５０１ＢＡ，遅延回路５０２ＢＡとの遅
延時間差を調整し、第一，第二の同期遅延回路５００
Ａ，５００Ｂの外部クロック信号と内部クロック信号と
の間の遅延時間差の外部クロック信号サイクル依存性が
ずれる。そのため、第一，第二の同期遅延回路５００
Ａ，５００Ｂの出力を多重化回路５００Ｃにより多重化
した多重遅延信号と外部クロック信号との間の遅延時間
差の外部クロック信号サイル依存性を縮小できる。

【０１１９】次に、本発明の多重同期遅延回路の実施形
態５，６と、各実施形態１〜６の多重同期遅延回路にお
ける多重化回路，副多重化回路，入力遅延調整回路，出
力遅延調整回路の詳細構成例とについて、図面を参照し
て追加説明する。

【０１２０】図１９は、本発明の多重同期遅延回路の実
施形態５における各同期遅延回路を示す部分ブロック図
である。本実施形態の多重同期遅延回路は、図１の実施
形態１の多重同期遅延回路の各同期遅延回路１００Ａ，
１００Ｂの内部構成を除き、同構成であり、同期遅延回
路以外のブロックについての重複説明を省略する。

【０１２１】図１９を参照すると、本実施形態の多重同
期遅延回路における同期遅延回路１００Ａは、図１の実
施形態１を１部変更した第１の遅延回路列１０１，制御
回路１０３を備えている。

【０１２２】第１の遅延回路列１０１は、実施形態１と
同様に「カスケード接続の複数段ゲート」から成ると共
に、これら各段ゲートが、互いに異なる遅延時間を持つ
複数信号をそれぞれ出力し且つ同等の遅延時間差保ち順
に並列出力する複数インバータＦＩｎ，ＦＩｎａ，ＦＩ
ｎｂ，ＦＩｎｃをそれぞれ備え、それらの１つのインバ
ータＦＩｎを次段にカスケード接続する。

【０１２３】制御回路１０３は、第１の遅延回路列１０
１の各段ゲートの複数インバータＦＩｎ，ＦＩｎａ，Ｆ
Ｉｎｂ，ＦＩｎｃの出力を並列入力しパルス信号１０９
Ａによりそれぞれ同期化する複数ＮＡＮＤ回路ＣＮｎ，
ＣＮｎａ，ＣＮｎｂ，ＣＮｎｃと、この同期化前後の各
遅延時間差をそれぞれ等しく遅延調整する複数インバー
タＢＩｎ，ＢＩｎａ，ＢＩｎｂ，ＢＩｎｃと、これらイ
ンバータの各出力の論理出力により各段で局所多重化し
第２の遅延回路列１０２に並列出力する論理回路ＢＯｎ
と、を備える。

【０１２４】ここで、制御回路１０３の各段内の各イン
バータＢＩｎ，ＢＩｎａ，ＢＩｎｂ，ＢＩｎｃと、第１
の遅延回路列１０１の各段ゲート内の各インバータＦＩ
ｎ，ＦＩｎａ，ＦＩｎｂ，ＦＩｎｃとは、並列配置さ
れ、制御回路１０３の各段内の各インバータＢＩｎ，Ｂ
Ｉｎａ，ＢＩｎｂ，ＢＩｎｃ間の各遅延時間差は、第１
の遅延回路列１０１の各段ゲート内の各インバータＦＩ
ｎ，ＦＩｎａ，ＦＩｎｂ，ＦＩｎｃの出力間の各遅延時
間差と対応してそれぞれ等しく設計されている。

【０１２５】本実施形態の多重同期遅延回路は、同期遅
延回路の遅延回路列の各段ゲートごとに多重化を実現し
ているため、第一の遅延回路列の遅延時間の分解能が実
施形態１と比較し、約1/4になった。さらに、図１の実
施形態１の多重同期遅延回路に示すような同期遅延回路
の並列多重化により、ジッターは、最低でも１／（並列
数Ｘ局所多重数）程度になる。このように、各段での局
所多重化は、実施形態２，３においても、適用可能であ
る。

【０１２６】図２０は、本発明の多重同期遅延回路の実
施形態６における各同期遅延回路を示す部分ブロック図
である。本実施形態の多重同期遅延回路は、図１８の実
施形態４の多重同期遅延回路の各同期遅延回路５００Ａ
の内部構成を除き、同構成であり、同期遅延回路以外の
ブロックについての重複説明を省略する。

【０１２７】図２０を参照すると、本実施形態の多重同
期遅延回路における各同期遅延回路５００Ａは、図１８
の実施形態４の第１，第２の遅延回路列５０１Ａ，５０
２Ａ，ラッチ回路５０３ＬＡ，制御回路５０３ＳＡを１
部変更したものである。

【０１２８】本実施形態の第１，第２の遅延回路列５０
１Ａ，５０２Ａは、図１９の実施形態５の第１の遅延回
路列５０１と同じであり、実施形態４と同様に「同じ向
きに並べて配置されたカスケード接続の複数段ゲート」
から成ると共に、これら各段ゲートが、互いに異なる遅
延時間を持つ複数信号をそれぞれ出力し且つ同等の遅延
時間差保ち順に並列出力する複数のゲート出力端子をそ
れぞれ備え、それらの１つのゲート出力端子を次段にカ
スケード接続する。

【０１２９】ラッチ回路５０３ＬＡは、図１８の実施形
態４と同様に、第１の遅延回路列５０１Ａの各段ゲート
の複数出力をそれぞれ各段ゲート各出力順に並列入力
し、パルス信号に同期してそれぞれラッチし各段ゲート
各出力順に並列出力する。

【０１３０】制御回路５０３ＳＡも、図１８の実施形態
４と同様に、第２の遅延回路列５０２Ａの各段ゲートの
複数出力をそれぞれ各段ゲート各出力順に並列入力しそ
れぞれをラッチ回路５０３ＬＡの各段ゲートの複数出力
に対応して制御しワイヤードＯＲ出力する。

【０１３１】本実施形態の多重同期遅延回路は、第１お
よび第２の遅延回路列５０１Ａおよび５０２Ａ，ラッチ
回路５０３ＬＡ，制御回路５０３ＳＡの各段において局
所多重化を実現することができ、実施形態５と同様に、
一組の同期遅延回路の遅延時間の分解能，ジッターを改
善できる効果がある。また、本実施形態では、図１８の
実施形態４と同様に、一組の同期遅延回路の各段が全く
同じ構成で形成でき、設計が容易になる効果もある。

【０１３２】図２１は、各実施形態１〜６の多重同期遅
延回路における多重化回路または副多重化回路の詳細構
成例を示す回路図である。図２１を参照すると、この多
重化回路または副多重化回路は、各遅延信号としてＨレ
ベルパルスまたはＬレベルパルスを入力し、Ｈレベルパ
ルスの論理和信号またはＬレベルパルスの論理積信号を
多重遅延信号として出力する論理回路からなり、ここで
は、各同期遅延回路などから立上りエッジ・タイミング
のずれたＨレベルパルスを各遅延信号として入力し、２
入力の何れがＨレベルになると、Ｈレベルが多重遅延信
号として出力されるＯＲ回路からなる。

【０１３３】図２２は、この多重化回路または副多重化
回路の動作例を示す特性図であり、外部クロックと内部
クロックとの遅延時間差の外部クロック信号サイクル依
存性を示す。図２２を参照すると、各同期遅延回路から
入力される各Ｈレベルパルス１８Ｄ１，１８Ｄ２におけ
る外部クロックと内部クロックとの遅延時間差の外部ク
ロック信号サイクル依存性は、各同期遅延回路内の各遅
延回路ゲートの遅延転送特性を考慮すると、図４で示し
たノコギリ波状特性が実際上崩れ、遅延時間差そのもの
も小さくなり、また、サイン波に近くなってきている。
さらに、この多重化回路または副多重化回路の並列入力
特性により、その出力１８Ｄ３における外部クロックと
内部クロックとの遅延時間差の外部クロック信号サイク
ル依存性が、互いにキャンセルするため、図５に示した
ように単純に入力の１／２ならず、１／６程度になる効
果がある。

【０１３４】図２３は、各実施形態１〜６の多重同期遅
延回路における入力遅延調整回路または出力遅延調整回
路の詳細構成例を示す回路図である。図２３を参照する
と、この入力遅延調整回路または出力遅延調整回路は、
第１または第２の遅延回路列の各段ゲートと等しい遅延
時間をもつ単位遅延回路１８Ａ１と、この単位遅延回路
の入出力をそれぞれ入力する各入力トランジスタ間サイ
ズ比を設定し各遅延時間差を同等に調整し出力する２入
力ゲート１８Ａ２と、を備える。

【０１３５】次に、この入力遅延調整回路または出力遅
延調整回路の動作を説明する。仮に、入力ＩＮから遅延
単位回路１８Ａ１の入力までの遅延時間をＫとし、遅延
単位回路１８Ａ１の入出力１８Ａ１Ａ，１８Ａ１Ｂ間の
遅延時間をｔとし、２入力ゲート１８Ａ２の出力が接続
する端子容量をＣとし、２入力ゲート１８Ａ２の１入力
がＬレベルに変化したとき端子容量ＣをチャージするＯ
Ｎ電流をIon とする。

【０１３６】遅延時間ｔの間、１入力がＬレベルに変化
しているため、端子容量ＣはＯＮ電流Ion によりｔ×Io
n だけチャージされる。遅延時間ｔ後に、２入力がＬレ
ベルに変化したとき、ＯＮ電流２×Ion が端子容量Ｃを
電圧Ｖまでチャージする時間は、（ＣＶ−ｔ×Ion ）／
（２×Ion ）となる。

【０１３７】このとき、この入力遅延調整回路または出
力遅延調整回路の入力ＩＮから出力ＯＵＴまでの遅延時
間ｔＢＡは、次の式により、与えられる。 遅延時間ｔＢＡ＝Ｋ＋ｔ＋（ＣＶ−ｔ×Ion ）／（２×
Ion ）＝Ｋ＋ＣＶ／（２×Ion ）＋ｔ／２ ここで、この式の第２項ＣＶ／（２×Ion ）は、２入力
が同時にＬレベルに変化したとき２入力ゲート１８Ａ２
が端子容量Ｃを電圧Ｖまでチャージする時間であり、２
入力ゲート１８Ａ２の各入力トランジスタ・サイズの合
計が一定である限り、一定である。また、この式の第３
項ｔ／２は、２入力ゲート１８Ａ２の各入力トランジス
タ間サイズ比を１：１に設定し、各入力のＬレベル変化
により同じＯＮ電流Ion が流れると設定したことによる
遅延時間である。

【０１３８】したがって、この式の第３項は、２入力ゲ
ート１８Ａ２の各入力トランジスタ間サイズ比のみを任
意に設定することにより、単位遅延回路１８Ａ１の遅延
時間を単位として任意に設定でき、各入力遅延調整回路
または出力遅延調整回路の出力間の各遅延時間差を同等
に調整し出力することができる。

【０１３９】

【発明の効果】以上説明したように、本発明による多重
同期遅延回路は、複数の同期遅延回路を備え、これら各
同期遅延回路を構成する遅延回路列の各段ゲートの遅延
時間より小さい遅延時間差を同期遅延回路の信号経路の
入出力部分に配置し、これら同期遅延回路の出力を論理
出力により多重化することにより、遅延信号と外部クロ
ック信号との間の遅延時間差の外部クロック信号サイク
ル依存性を縮小できる効果がある。

【図面の簡単な説明】

【図１】本発明の多重同期遅延回路の実施形態１を示す
ブロック図である。

【図２】図１における第一の同期遅延回路１００Ａの内
部構成例を示す回路図である。

【図３】図１の多重同期遅延回路の内部動作を示す波形
図である。

【図４】図２の第一の同期遅延回路１００Ａにおける外
部クロックと内部クロックとの遅延時間差の外部クロッ
ク信号サイクル依存性を示す特性図である。

【図５】図１の多重同期遅延回路における外部クロック
と内部クロックとの遅延時間差の外部クロック信号サイ
クル依存性を示す特性図である。

【図６】実施形態１の多重同期遅延回路の他の構成例を
示すブロック図である。

【図７】図６の多重同期遅延回路における外部クロック
と内部クロックとの遅延時間差の外部クロック信号サイ
クル依存性を示す特性図である。

【図８】本発明の多重同期遅延回路の実施形態２を示す
ブロック図である。

【図９】図８における第一の同期遅延回路３００Ａの内
部構成例を示す回路図である。

【図１０】図８の多重同期遅延回路の内部動作を示す波
形図である。

【図１１】図８，９の多重同期遅延回路における外部ク
ロックと内部クロックとの遅延時間差の外部クロック信
号サイクル依存性を示す特性図である。

【図１２】実施形態２の多重同期遅延回路の他の構成例
を示すブロック図である。

【図１３】図１２の多重同期遅延回路における外部クロ
ックと内部クロックとの遅延時間差の外部クロック信号
サイクル依存性を示す特性図である。

【図１４】本発明の多重同期遅延回路の実施形態３を示
すブロック図である。

【図１５】図１４における第一の同期遅延回路４００Ａ
の内部構成例を示す回路図である。

【図１６】図１４，１５におけるカウンタ４００Ａの内
部構成例を示す回路図である。

【図１７】図１４の多重同期遅延回路における外部クロ
ックと内部クロックとの遅延時間差の外部クロック信号
サイクル依存性を示す特性図である。

【図１８】本発明の多重同期遅延回路の実施形態４を示
すブロック図である。

【図１９】本発明の多重同期遅延回路の実施形態５を示
す部分ブロック図である。

【図２０】本発明の多重同期遅延回路の実施形態６を示
す部分ブロック図である。

【図２１】本発明の多重同期遅延回路の各実施形態にお
ける多重化回路または副多重化回路の詳細構成例を示す
回路図である。

【図２２】図２１の多重化回路または副多重化回路によ
る外部クロックと内部クロックとの遅延時間差の外部ク
ロック信号サイクル依存性を示す特性図である。

【図２３】本発明の多重同期遅延回路の各実施形態にお
ける入力遅延調整回路または出力遅延調整回路の詳細構
成例を示す回路図である。

【図２４】従来の半導体装置における内部クロック信号
発生回路および動作を示すブロック図および波形図であ
る。

【図２５】従来のＰＬＬ回路による内部クロック信号発
生回路を示すブロック図である。

【図２６】従来のＰＬＬ回路による他の内部クロック信
号発生回路を示すブロック図である。

【図２７】従来の遅延回路装置例を示すブロック図であ
る。

【図２８】図２７の遅延回路装置例の同期遅延回路部分
の詳細構成を示す回路図である。

【図２９】図２７の遅延回路装置例の内部動作を示す波
形図である。

【図３０】図２７の多重同期遅延回路における外部クロ
ックと内部クロックとの遅延時間差の外部クロック信号
サイクル依存性を示す特性図である。

【符号の説明】

１００Ａ，３００Ａ，３００Ａ−ｆ，４００Ａ，５００
Ａ 第一の同期遅延回路 １００Ｂ，３００Ｂ，３００Ｂ−ｆ，４００Ｂ，５００
Ｂ 第二の同期遅延回路 １００Ｃ，３００Ｃ，３００Ｃ−ｆ，３１２，３１２−
ｆ，４００Ｃ，５００Ｃ 多重化回路 １０１Ａ，１０１Ｂ，１０２Ａ，１０２Ｂ，３０１Ａ，
３０１Ａ−ｆ，３０１Ｂ，３０１Ｂ−ｆ，３０２Ａ，３
０２Ａ−ｆ，３０２Ｂ，３０２Ｂ−ｆ，４０１Ａ，４０
１Ｂ，４０２Ａ，４０２Ｂ，５０１Ａ，５０１Ｂ，５０
２Ａ，５０２Ｂ１１０１，１１０２ 遅延回路列 １０１ＡＡ，１０１ＢＡ，１０２ＡＡ，１０２ＢＡ，１
０７，１０８，３０１ＡＡ，３０１ＡＡ−ｆ，３０１Ｂ
Ａ，３０１ＢＡ−ｆ，３０２ＡＡ，３０２ＡＡ−ｆ，３
０２ＢＡ，３０２ＢＡ−ｆ，３０７，３０７−ｆ，３０
８，３０８−ｆ，３１１，３１１−ｆ，４０１ＡＡ，４
０１ＢＡ，４０２ＡＡ，４０２ＢＡ，４０７，４０８，
４１３Ａ〜４１５Ａ，５０１ＡＡ，５０１ＢＡ，５０２
ＡＡ，５０２ＢＡ，９０４，１００４，１１０７，１１
０８ 遅延回路 １０３Ａ，１０３Ｂ，３０３Ａ，３０３Ａ−ｆ，３０３
Ｂ，３０３Ｂ−ｆ，４０３Ａ，４０３Ｂ，５０３ＳＡ，
５０３ＳＢ１１０３ 制御回路 １０４Ａ，１０４Ｂ，３０４Ａ，３０４Ａ−ｆ，３０４
Ｂ，３０４Ｂ−ｆ，４０４Ａ，４０４Ｂ，５０４Ａ，５
０４Ｂ，１１０４ 負荷調整素子 １０９Ａ，１０９Ｂ，３０３Ａ−ｆ，３０９Ａ，３０９
Ａ−ｆ，３０９Ｂ，３０９Ｂ−ｆ，４０９Ａ，４０９
Ｂ，５０９Ａ，５０９Ｂ，１１０９ 制御端子 １０５，３０５，３０５−ｆ，４０５，５０５，７０
２，９０２，１００２，１１０５ 受信回路 １０６，３０６，３０６−ｆ，３１４，３１４−ｆ，４
０６，５０６，７０３９１１，１０１１，１０１５，１
１０６ 増幅回路 １１０Ａ，３１０Ａ，４１０Ａ，１１１０ 接地線 １１１Ａ，３１１Ａ，４１１Ａ，１１１１ 電源線 ３１０，３１０−ｆ，３１０Ａ パルス補正回路 ３１３，３１３−ｆ，１０１３ 分周器 ４００ＡＣ，４００ＢＣ カウンタ ４００ＡＳ，４００ＢＳ セレクタ ４１０Ａ 加算器 ４１１Ａ 転送器 ４１２Ａ 減算器 ４１６Ａ，４１８Ａ ＲＳ−Ｆ／Ｆ ４１７Ａ ＮＯＲ回路 ５０３ＬＡ，５０３ＬＢ ラッチ回路 ７０４，９１２，１０１２ 内部クロック信号が供給
される回路 ９０１，１００１ 位相比較器 ９０７，１００７ ループフィルタ ９０９，１００９ 電圧制御発振器 ｄ１ 受信回路１０５，遅延回路１０７の遅延時間 ｄ２ 増幅回路１０６，遅延回路１０８の遅延時間 ｔＣＫ クロック信号の周期

Claims (11)

(57)【特許請求の範囲】
1. 【請求項１】 カスケード接続の複数段ゲートにパルス
   信号を入力し各段ゲートごとに順次遅延して伝搬させこ
   れら各段ゲートの出力を前記パルス信号に同期して並列
   にそれぞれ転送またはラッチし並列出力しこれら各並列
   出力に基づき前記パルス信号の入力直前のパルス間隔に
   対応した遅延時間を持つ遅延信号をそれぞれ出力し且つ
   同等の遅延時間差を保ち順に出力する複数の同期遅延回
   路と、前記各遅延信号を入力しそれらの論理出力により
   多重化し多重遅延信号として出力する多重化回路と、を
   備える多重同期遅延回路。
2. 【請求項２】 前記各同期遅延回路が、前記パルス信号
   に対応した信号を入力し前記各遅延時間差を同等に調整
   する入力遅延調整回路と、 カスケード接続の複数段ゲートからなり前記入力遅延調
   整回路の出力を入力および順次遅延し前記各段ゲートの
   出力を入力側からのゲート段順にそれぞれ並列出力する
   第１の遅延回路列と、 この第１の遅延回路列の各段ゲート出力を並列入力し前
   記パルス信号に同期して並列にそれぞれ転送し並列出力
   する制御回路と、 前記第１の遅延回路列の信号伝達経路の逆向きに並べて
   配置されたカスケード接続の複数段ゲートからなりそれ
   ら各段ゲートに前記制御回路の各出力を出力側からのゲ
   ート段順にそれぞれ並列入力し順次遅延および出力する
   第２の遅延回路列と、 この第２の遅延回路列の出力を入力し前記各遅延時間差
   を同等に調整し前記遅延信号として出力する出力遅延調
   整回路と、をそれぞれ備える、請求項１記載の多重同期
   遅延回路。
3. 【請求項３】 前記第２の遅延回路列が、前記第１の遅
   延回路列の信号伝達経路の逆向きに並べて配置されたカ
   スケード接続の複数段ゲートからそれぞれなるｍ列の副
   遅延回路列を備え、これらｍ列の各副遅延回路列のｄ列
   目の前記副遅延回路列が出力側からｎ段目ごとのゲート
   に前記制御回路のｄ段目からｍ段目ごとのゲート出力を
   それぞれ並列入力し順次遅延および出力し、これらｍ列
   の各副遅延回路列の出力に対し同等の遅延時間差を保ち
   順に出力し、それらの論理出力により多重化し前記遅延
   信号として出力する、請求項２記載の多重同期遅延回
   路。
4. 【請求項４】 前記第２の遅延回路列が、前記ｍ列の各
   副遅延回路列の出力をそれぞれ入力し前記各副遅延時間
   差を同等に調整しそれぞれ出力するｍ個の副出力遅延調
   整回路と、これらｍ個の副出力遅延調整回路の出力を入
   力しそれらの論理出力により多重化し前記遅延信号とし
   て出力する副多重化回路と、を備える、請求項３記載の
   多重同期遅延回路。
5. 【請求項５】 前記各同期遅延回路が、前記パルス信号
   に対応した信号を入力し前記各遅延時間差を同等に調整
   する入力遅延調整回路と、 カスケード接続および環状接続の複数段ゲートからなり
   前記入力遅延調整回路の出力を入力および順次遅延し前
   記各段ゲートの出力を入力側からのゲート段順にそれぞ
   れ並列出力する第１の遅延回路列と、 この第１の遅延回路列の各段ゲート出力を並列入力し前
   記パルス信号に同期して並列にそれぞれ転送し並列出力
   する制御回路と、 前記第１の遅延回路列の信号伝達経路の逆向きに並べて
   配置されたカスケード接続および環状接続の複数段ゲー
   トからなりそれら各段ゲートに前記制御回路の各出力を
   出力側からのゲート段順にそれぞれ並列入力し順次遅延
   および出力する第２の遅延回路列と、 前記パルス信号に対応した信号が前記第１の遅延回路列
   内を環状に周回するごとに増数し前記第２の遅延回路列
   内を環状に周回するごとに減数し前記第１および第２の
   遅延回路列内の周回回数が等しいことを示す信号を出力
   するカウント手段と、 このカウント手段の出力に対応して前記第２の遅延回路
   列内を周回している前記パルス信号に対応した信号を出
   力から取り出すセレクタ回路と、 このセレクタ回路の出力を入力し前記各遅延時間差を同
   等に調整し前記遅延信号として出力する出力遅延調整回
   路と、をそれぞれ備える、請求項１記載の多重同期遅延
   回路。
6. 【請求項６】 前記カウント手段が、前記パルス信号に
   対応した信号が前記第１の遅延回路列内を環状に周回す
   るごとに増数する加算器と、この加算器出力を並列入力
   し前記パルス信号に同期してそれぞれ並列出力する転送
   器と、この転送器の出力を並列入力し前記パルス信号に
   対応した信号が前記第２の遅延回路列内を環状に周回す
   るごとに減数する減算器と、を備える、請求項５記載の
   多重同期遅延回路。
7. 【請求項７】 前記各同期遅延回路が、前記パルス信号
   に対応した信号を入力し前記各遅延時間差を同等に調整
   する入力遅延調整回路と、 カスケード接続の複数段ゲートからなり前記入力遅延調
   整回路の出力を入力および順次遅延し前記各段ゲートの
   出力を入力側からのゲート段順にそれぞれ並列出力する
   第１の遅延回路列と、 この第１の遅延回路列の各段ゲート出力を並列入力し前
   記パルス信号に同期して並列にそれぞれラッチし並列出
   力するラッチ回路と、 前記第１の遅延回路列の信号伝達経路の同じ向きに並べ
   て配置されたカスケード接続の複数段ゲートからなり前
   記パルス信号を入力および順次遅延し前記各段ゲートの
   出力を入力側からのゲート段順にそれぞれ並列出力する
   第２の遅延回路列と、 この第２の遅延回路列の各段ゲート出力を並列入力しそ
   れぞれを前記ラッチ回路の各並列出力に対応して制御し
   ＯＲ出力する制御回路と、 この制御回路の出力を入力し前記各遅延時間差を同等に
   調整し前記遅延信号として出力する出力遅延調整回路
   と、をそれぞれ備える、請求項１記載の多重同期遅延回
   路。
8. 【請求項８】 前記第１の遅延回路列の各段ゲートが、
   互いに異なる遅延時間を持つ複数信号をそれぞれ出力し
   且つ同等の遅延時間差を保ち順に出力する複数のゲート
   出力端子をそれぞれ備え、これら各ゲート出力端子の１
   つを次段にカスケード接続し、前記制御回路が、前記第
   １の遅延回路列の各段ゲートの複数出力を並列入力し前
   記パルス信号によりそれぞれ同期化しこの同期化前後の
   各遅延時間差をそれぞれ等しく遅延調整し論理出力によ
   り各段で局所多重化し前記第２の遅延回路列に並列出力
   する、請求項２〜６記載の多重同期遅延回路。
9. 【請求項９】 前記第１，第２の遅延回路列が、同じ向
   きに並べて配置されたカスケード接続の複数段ゲートか
   ら成ると共に、これら各段ゲートが、互いに異なる遅延
   時間を持つ複数信号をそれぞれ出力し且つ同等の遅延時
   間差保ち順に並列出力する複数のゲート出力端子をそれ
   ぞれ備え、それらの１つのゲート出力端子を次段にカス
   ケード接続し、 前記ラッチ回路が、前記第１の遅延回路列の各段ゲート
   の複数出力をそれぞれ各段ゲート各出力順に並列入力
   し、前記パルス信号に同期して並列にそれぞれラッチし
   各段ゲート各出力順に並列出力し、 前記制御回路が、前記第２の遅延回路列の各段ゲートの
   複数出力をそれぞれ各段ゲート各出力順に並列入力しそ
   れぞれを前記ラッチ回路の各段ゲートの複数出力に対応
   して制御しＯＲ出力する、請求項７記載の多重同期遅延
   回路。
10. 【請求項１０】 前記多重化回路または前記副多重化回
    路が、前記各遅延信号としてＨレベルパルスまたはＬレ
    ベルパルスを入力し前記Ｈレベルパルスの論理和信号ま
    たは前記Ｌレベルパルスの論理積信号を前記多重遅延信
    号として出力する論理回路からなる、請求項１〜９記載
    の多重同期遅延回路。
11. 【請求項１１】 前記入力遅延調整回路または前記出力
    遅延調整回路が、前記第１または第２の遅延回路列の各
    段ゲートと等しい遅延時間をもつ単位遅延回路と、この
    単位遅延回路の入出力をそれぞれ入力する各入力トラン
    ジスタ間サイズ比を設定し前記各遅延時間差を同等に調
    整し出力する２入力ゲートと、を備える、請求項２〜１
    ０記載の多重同期遅延回路。