KR100272608B1 - 100 헤르츠 티브이 - Google Patents

Abstract

편향된 수직/수평 동기신호(VS_100, HS_100) 및 시스템 클럭을 입력받아 R, G, B 신호를 생성하는 텍스트처리부와, 외부로부터 입력되는 50HZ의 Y, U, V 신호를 입력받아 100HZ Y, U, V 신호를 출력하는 디지탈 보드와, 상기 텍스트처리부에서 출력되는 R, G, B 신호와 디지탈 보드에서 출력되는 Y, U, V 신호를 입력받아 영상처리하는 비디오 처리부와, 상기 텍스트처리부에서 출력된 수평동기신호(HS_100)와, 디지탈 보드에서 출력되는 수평동기신호(HS_100)의 위상오차를 시스템 클럭에 따라 보정하는 에러정정부를 포함하여 구성된 것으로 동기를 안정화시키고 OSD 쉬프트 현상을 방지할 수 있는 효과가 있다.

Description

100 헤르츠 티브이

본 발명은 티브이(TV)에 관한 것으로, 특히 100 헤르츠(HZ) 티브이(TV)의 오에스디(OSD) 쉬프트(Shift) 방지 회로에 관한 것이다.

이하, 첨부된 도면을 참조하여 설명하면 다음과 같다.

도 1은 종래 기술에 따른 티브이를 나타낸 블록도이다.

도 1에 도시된 바와 같이, OSD(On Screen Display)용 R, G, B를 출력하는 텍스트처리부(10)와, 상기 텍스트처리부(10)로 입력되는 20.48MHZ의 크리스탈(11)과, 외부로부터 입력되는 50HZ의 Y, U, V 신호를 입력받아 100HZ Y, U, V로 변환하여 아날로그 Y, U, V 신호를 출력하는 디지탈 보드(20)와, 상기 텍스트처리부(10)에서 출력되는 R, G, B신호와 디지탈 보드(20)에서 출력되는 아날로그 Y, U, V 신호를 입력받아 영상신호 R, G, B로 처리하는 비디오 처리부(30)로 구성된다.

또한, 상기 비디오 처리부(30)는 외부기기(도시생략)로부터 입력되는 50HZ 아날로그 Y, U, V 신호를 입력받아 디지탈로 변환하는 아날로그/디지탈(A/D) 컨버터(21)와, 상기 아날로그/디지탈(A/D) 컨버터(21)에서 출력되는 50HZ 디지탈 Y, U, V 신호를 입력받아 100HZ 디지탈 Y, U, V 신호로 수직보간하는 수직보간부(22)와, 상기 수직보간부(22)로부터 100HZ 수직/수평 동기신호(VS_100,HS_100)를 입력받아 편향하는 편향부(23)와, 상기 수직보간부(22)로부터 100HZ 수직/수평 동기신호(VS_100, HS_100)를 입력받아 클럭을 생성하는 클럭생성부(24)와, 상기 클럭생성부(24)에서 출력되는 27MHZ의 시스템클럭과 상기 수직보간부(22)에서 출력되는 100HZ 디지탈 Y, U, V 신호를 입력받아 100HZ 아날로그 Y, U, V 신호로 출력하는 디지탈/아날로그(D/A) 컨버터(25)와, 상기 수직보간부(22)와 데이터를 주고받는 메모리(26)로 구성된다.

따라서, 이와 같이 구성된 100HZ 티브이는 OSD 화면을 띄우기 위해서는 텍스트처리부(10)의 디스플레이 클럭이 필요하므로, 상기 크리스탈(11)의 20.48MHZ의 고정된 클럭을 텍스트처리부(10)의 시스템클럭과 디스플레이 클럭을 함께 사용한다.

종래 기술에 따른 100HZ 티브이는 텍스트 처리부의 자체 클럭으로 시스템 클럭과 디스플레이 클럭을 함께 사용함으로써 100HZ용 시스템 클럭과 텍스트 처리부의 디스플레이 클럭과의 동기가 맞지 않을 경우 OSD 쉬프트 현상이 발생한다.

본 발명은 이와 같은 문제점을 해결하기 위해 안출한 것으로, 100HZ의 시스템 클럭을 텍스트 처리부의 디스플레이 클럭으로 입력함으로써 OSD 에러를 방지할 수 있는 100HZ 티브이의 OSD 쉬프트 방지회로를 제공하는 데 그 목적이 있다.

도 1은 종래 기술에 따른 100HZ 티브이를 나타낸 블록도

도 2는 본 발명에 따른 100HZ 티브이를 나타낸 블록도

도 3a 내지 도 3f는 도 2에서 에러정정부의 정상파형을 나타낸 파형도

도 4a 내지 도 4f는 도 2에서 에러정정부의 에러파형을 나타낸 파형도

도면의 주요부분에 대한 부호의 설명

40 : 텍스트 처리부 50 : 디지탈 보드

51 : A/D 컨버터 52 : 수직보간부

53 : 편향부 54 : 클럭생성부

55 : D/A 컨버터 56 : 메모리

60 : 비디오 처리부 70 : 에러정정부

71 : 제 1 낸드게이트 72 : 제 2 낸드게이트

73 : 제 3 낸드게이트

본 발명에 따른 100HZ 티브이는, 편향된 수직/수평 동기신호(VS_100,HS_100) 및 시스템 클럭을 입력받아 R, G, B 신호를 생성하는 텍스트처리부와, 외부로부터 입력되는 50HZ의 Y, U, V 신호를 입력받아 100HZ Y, U, V 아날로그 신호를 출력하는 디지탈 보드와, 상기 텍스트처리부에서 출력되는 R, G, B 신호와 디지탈 보드에서 출력되는 Y, U, V 신호를 입력받아 영상처리하는 비디오 처리부와, 상기 텍스트처리부에서 출력된 수평동기신호(HS_100)와, 디지탈 보드에서 출력되는 수평동기신호(HS_100)의 위상오차를 시스템 클럭에 따라 보정하는 에러정정부를 포함하여 구성되는데 특징이 있다.

이하, 첨부된 도면을 참조하여 설명하면 다음과 같다.

도 2는 본 발명에 따른 100HZ 티브이를 개략적으로 나타낸 블록도이고, 도 3a 내지 도 3f는 도 2에서 에러정정부의 정상 파형을 나타낸 파형도이고, 도 4a 내지 도 4f는 도 2에서 에러정정부의 에러 파형을 나타낸 파형도이다.

도 2를 참조하면, 본 발명은 편향된 수직/수평 동기신호(VS_100,HS_100) 및 시스템 클럭을 입력받아 R, G, B 신호를 생성하는 텍스트처리부(40)와, 외부로부터 입력되는 50HZ의 Y, U, V 신호를 입력받아 100HZ Y, U, V 아날로그 신호를 출력하는 디지탈 보드(50)와, 상기 텍스트처리부(40)에서 출력되는 R, G, B 신호와 디지탈 보드(50)에서 출력되는 아날로그 Y, U, V 신호를 입력받아 영상신호로 처리하는 비디오 처리부(60)와, 상기 텍스트처리부(40)에서 출력된 수평동기신호(HS_100)와 디지탈 보드(50)에서 출력되는 수평동기신호(HS_100)의 위상오차를 시스템 클럭에 따라 보정하는 에러정정부(70)를 포함하여 구성된다.

또한, 상기 비디오 처리부(50)는 외부로부터 입력되는 50HZ 아날로그 Y, U, V 신호를 입력받아 디지탈 Y, U, V 신호로 변환하는 아날로그/디지탈(A/D) 컨버터(51)와, 상기 아날로그/디지탈(A/D) 컨버터(51)에서 출력되는 50HZ 디지탈 Y, U, V 신호를 입력받아 100HZ 디지탈 Y, U, V 신호로 수직보간하는 수직보간부(52)와, 상기 수직보간부(52)로부터 100HZ 수직/수평 동기신호(VS_100,HS_100)를 입력받아 편향하는 편향부(53)와, 상기 수직보간부(52)로부터 100HZ 수직/수평 동기신호(VS_100, HS_100)를 입력받아 클럭을 생성하는 클럭생성부(54)와, 상기 클럭생성부(54)에서 출력되는 27MHZ 시스템클럭과, 상기 수직보간부(52)에서 출력되는 100HZ 디지탈 Y, U, V 신호를 입력받아 100HZ 아날로그 Y, U, V 신호로 출력하는 디지탈/아날로그(D/A) 컨버터(55)와, 상기 수직보간부(52)와 데이터를 주고받는 메모리(56)로 구성된다.

상기 에러정정부(70)는 텍스트처리부(40)에서 출력되는 수평동기신호(HS_100)를 반전시키는 제 1 낸드게이트(71)와, 상기 제 1 낸드게이트(71)의 출력과 디지탈 보드(50)에서 출력되는 수평동기신호(HS_100)를 NAND 연산하는 제 2 낸드게이트(72)와, 상기 제 2 낸드게이트(72)의 출력과 디지탈 보드(50)에서 출력되는 시스템 클럭을 NAND 연산하는 제 3 낸드게이트(73)로 구성된다.

상기 제 1 낸드게이트(71)는 텍스트처리부(40)로부터 도 3a와 같은 100HZ의 수평동기신호(HS_100)를 1번과 2번 핀으로 입력받고, 이를 반전시켜 도 3b와 같은 파형을 3번 핀으로 출력한다.

상기 제 1 낸드게이트(71)의 3번핀 출력과, 디지탈 보드(50)의 수직보간부(52)에서 출력된 100HZ 수평동기신호(HS_100)가 각각 제 2 낸드게이트(72)의 4번과 5번 핀으로 입력되어 도 3d와 같은 파형을 6번 핀으로 출력한다.

상기 제 2 낸드게이트(72)의 6번핀 출력과, 디지탈 보드(50)의 클럭 생성부(54)에서 출력된 100HZ 시스템 클럭은 각각 제 3 낸드게이트(73)의 9번과 10번 핀으로 입력되어 도 3e와 같은 파형을 8번 핀으로 출력한다.

상기 제 3 낸드게이트(73)의 8번 핀에서 출력되는 시스템 클럭은 다시 텍스트처리부(40)로 입력되어 디스플레이 클럭으로 사용되고, 상기 디스플레이 클럭을 입력받은 텍스트처리부(40)에서 출력되는 OSD 용 R, G, B 신호는 비디오 처리부(50)로 입력되어 영상신호를 CPT로 출력한다.

한편, 에러가 없을 시에는 제 2 낸드게이트(72)의 6번 핀에서 출력되는 파형은 도 3d에 도시된 바와 같이, 항상 하이(High)를 유지하는데 동기가 맞지 않을 시 도 4d에 도시된 바와 같이 하이(High)를 유지하다 순간적으로 이상 파형을 출력한다.

상기 이상 파형을 제 3 낸드게이트(73)의 9번 핀으로 입력하고, 클럭생성부(54)로부터 100HZ 시스템 클럭을 제 3 낸드게이트(73)의 10번 핀으로 입력함으로써 제 3 낸드게이트(73)의 8번 핀에서 출력되는 파형같이 보정된 파형이 텍스트처리부(40)의 디스플레이 클럭으로 사용된다.

본 발명에 따른 100HZ 티브이는 100HZ 시스템 클럭을 텍스트처리부의 디스플레이 클럭으로 사용함으로써 동기를 안정화시키고 OSD 쉬프트 현상을 방지할 수 있는 효과가 있다.

Claims (3)

1. 편향된 수직/수평 동기신호(VS_100,HS_100) 및 시스템 클럭을 입력받아 R, G, B 신호를 생성하는 텍스트처리부와,

   외부로부터 입력되는 50HZ의 Y, U, V 신호를 입력받아 100HZ Y, U, V 신호를 출력하는 디지탈 보드와,

   상기 텍스트처리부에서 출력되는 R, G, B 신호와 디지탈 보드에서 출력되는 Y, U, V 신호를 입력받아 영상처리하는 비디오 처리부와,

   상기 텍스트처리부에서 출력된 수평동기신호(HS_100)와, 디지탈 보드에서 출력되는 수평동기신호(HS_100)의 위상오차를 시스템 클럭에 따라 보정하는 에러정정부를 포함하여 구성됨을 특징으로 하는 100HZ 티브이.
2. 제 1항에 있어서,

   상기 에러정정부는 텍스트처리부에서 출력되는 수평동기신호(HS_100)를 반전시키는 제 1 낸드게이트,

   상기 제 1 낸드게이트의 출력과 디지탈 보드에서 출력되는 수평동기신호를 NAND 연산하는 제 2 낸드게이트,

   상기 제 2 낸드게이트의 출력과 디지탈 보드에서 출력되는 시스템 클럭을 NAND 연산하는 제 3 낸드게이트로 구성됨을 특징으로 하는 100HZ 티브이.
3. 제 2 항에 있어서,

   상기 제 3 낸드게이트의 출력신호는 텍스트처리부의 클럭신호로 재입력됨을 특징으로 하는 100HZ 티브이.