JP2629834B2 - 遅延誤差補正装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、入力された複数の信号を処理する装置に
おいて、入力信号間の遅延誤差および当該処理装置内に
おいて発生する各信号間の遅延誤差を取り除く遅延誤差
補正装置に関する。

［従来の技術］ 以下、テレビジヨン信号（以下、「TV信号」という）
の処理装置を例に説明する。

NTSC,PAL等の従来のTV信号に代つて、より精細度が高
く、臨場感のあるTV画面を提供できるTV信号の実用化が
検討されている。その中の一つであるハイビジヨン信号
は、走査線が1125本、画面の縦横比が9:16、輝度信号の
帯域幅が20MHzであり、NTSC信号の５倍の情報量を伝送
することが可能である。

ハイビジヨン信号の伝送には、１チヤンネル伝送が可
能であり、しかも輝度信号と色差信号との間のクロスト
ークが発生しない時分割多重信号（以下、「TCI信号」
という）が用いられる。第６図は従来のTV信号用のTCI
エンコーダの構成を示すブロツク回路図であり、第７図
はその動作を説明するための各部の信号波形図である。
第６図において、（1a），（1b），（1c）は、それぞれ
入力R,G,B信号の帯域幅を制限する低域通過フイルタ
（以下、「LPF」という）、（2a），（2b），（2c）は
各信号の直流分を再生するクランプ回路、（3a），（3
b），（3c）は、アナログR,G,B信号をデイジタルR,G,B
信号に変換するA/D変換器、（10）は、入力されたR,G,B
信号を、輝度信号（以下、「Ｙ信号」という）と２つの
色差信号（以下、「P B,P R信号」という）とに分離し
て出力するマトリツクス回路、（11）は、Y,P B,P R信
号をTCI信号に変換する時分割多重回路、（54）は、同
期信号（以下、「SYNC信号」という）から水平同期信号
HSおよび垂直同期信号VSを分離して出力すると共に、ク
ランプパルスPcを出力する同期分離回路、（55）は水平
同期信号HSに同期したクロツク信号を発生するPLL回路
であり、マトリツクス回路（10）には、P B,P R信号の
帯域幅をＹ信号の1/3に制限するデイジタルLPFが含まれ
ている。

次に動作について説明する。入力されたアナログR,G,
B信号の形態を、第７図（ａ），（ｂ），（ｃ）に示
す。ここで、1Hは１水平走査期間を表わしている。各信
号の1H期間は、映像信号期間と水平ブランキング期間と
からなつている。SYNC信号の形態は、第７図（ｄ）に示
すように、水平ブランキング期間および図示していない
垂直ブランキング期間に負極性のパルスを有している。
PLL回路（55）は、同期分離回路（54）で分離された水
平同期信号HSを受けてこれに同期したクロツク信号を発
生する。他方、LPF（1a），（1b），（1c）によつて帯
域制限されたR,G,B信号は、クランプ回路（2a），（2
b），（2c）にてそれぞれクランプされ、直流分が再生
される。このとき使用するクランプパルスPcは、同期分
離回路（54）から出力される。A/D変換器（3a），（3
b），（3c）では、R,G,B信号がPLL回路（55）の出力で
あるクロツク信号によつてサンプリングされ、デイジタ
ルR,G,B信号に変換される。マトリツクス回路（10）
は、デイジタルR,G,B信号をデイジタルY,P B,P R信号に
変換し、次いで、このP B,P R信号の帯域幅を内蔵して
いるデイジタルLPFで1/3に制限して出力する。時分割多
重回路（55）は、1Hを単位とする動作を行い、デイジタ
ルY,P B,P R信号を1H単位に時間軸圧縮して時分割多重
し、更に同期信号を付加して、第７図（ｅ）に示すTCI
信号を作成する。ここで、P B,P R信号の時間軸圧縮率
は、Ｙ信号の３倍になつている。TCI信号は、この後図
示していないD/A変換器で、D/A変換され、アナログ信号
の形態で伝送される。

以上のように構成されたTCIエンコーダをハイビジヨ
ン信号に適用すると、以下に説明する問題が生じる。す
なわち、テレビジヨン学会技術報告Vol.11,No.9,pp.13
〜18,1987、「ハイビジヨン同期信号規格について」に
おいて述べられているように、ハイビジヨン信号では各
チヤンネル間（例えば、R,G,B信号）の遅延誤差の検知
限は3.5nsである。

他方、同軸ケーブルでR,G,B信号を100m伝送すると、
±15ns程度の遅延時間偏差が生じ得る。第６図に示した
TCIエンコーダでは、R,G,B信号を伝送する同軸ケーブル
およびLPF（1a），（1b），（1c）による遅延時間の誤
差には無関係に処理を行つているので、各信号の時間軸
がずれたままY,P B,P R信号，さらにはTCI信号に変換さ
れることが起こり得る。そして、一度時間軸がずれたま
まICT信号に変換されてしまうと、元の信号に復元する
ことは不可能である。

上記文献では、各信号の遅延時間差を検出するため
に、各信号に３値同期信号を付加することを提案してい
る。第８図は、当該文献中に示されている同期分離回路
のブロツク回路図であり、第９図はその動作を説明する
ための各部の信号波形図である。第８図において、（6
1）はLPF、（62）はピーククランプ回路、（63），（6
6）はコンパレータ回路、（64）はモノマルチ回路、（6
5）はペデスタルクランプ回路、（67）はAND回路であ
る。

次に動作を説明する。入力信号は、第９図（ａ）に示
すような３値同期信号が付加された映像信号である。こ
こで、３値同期信号は、ペデスタルレベルＬPを中心と
して正負両方向に変化する信号である。第８図のコンパ
レータ回路（63）において、入力信号が第９図（ａ）に
示す負のしきい値Ln以下になつたことを検知すると、次
段のモノマルチ回路（64）は第９図（ｂ）に示すよう
に、その時点から所定時間ハイレベルのパルスを発生す
る。他方、ペデスタルクランプされた入力信号は、コン
パレータ（66）にてペデスタルレベルLpと比較され、コ
ンパレータ（66）の出力は第９図（ｃ）に示すような出
力波形になり、AND回路（67）にてモノマルチ（64）の
出力と論理積演算が行われて、第９図（ｄ）に示す出力
が得られる。この出力の立上りが映像信号の位相基準と
なる。すなわち、各入力信号に３値同期信号を付加する
ことにより、各入力信号の位相基準を検出することがで
きる。

なお、入力信号に付加されている同期信号は、３値波
形に限られるものではないが、２直波形あるいはブラツ
クバーストとの比較において、位相基準検出精度の点で
優つていることが上記文献で報告されている。

なお、上記文献のほか、複数の入力信号それぞれに同
期信号を付加して、各信号の位相基準を得る提案もなさ
れているが、基準位相を得た後に、どのような手段で遅
延誤差を補正するかについては開示されていない。

［発明が解決しようとする課題］ 従来の、複数の入力信号を入力とする処理装置におい
ては、各入力信号間の遅延誤差が補正されないため、例
えばハイビジヨン信号を処理すると各信号間の遅延誤差
が検知限以上になつて画質の劣化を起こす可能性が大き
いという問題点があつた。

この発明は上記のような問題点を解消するためになさ
れたもので、複数の入力信号間の遅延誤差を自動的に精
度良く補正できる遅延誤差補正装置を得ることを目的と
する。

［課題を解決するための手段］ この発明に係る遅延誤差補正装置は、同じ種類の同期
信号を有する複数の入力信号のうち基準となる入力信号
の同期信号に同期した基準クロツクを発生する手段と、
この基準クロツクの位相を各入力信号の同期信号の位相
に同期するように位相変調したサンプリングクロツクを
用いてデイジタル信号に変換する手段と、これらのデイ
ジタル信号を上記基準クロツクに位相が同期した信号に
それぞれ変換する手段と、これらの位相が同期した各デ
イジタル信号の同期信号間のクロツク周期単位の位相差
を検出する手段と、これらの検出された位相差がそれぞ
れ０になるように、各デイジタル信号間の位相差を補正
する手段とを備えたものである。

［作用］ 基準クロツク発生手段は、基準となる入力信号の同期
信号に位相が同期した基準クロツクを発生する。入力信
号に変換する手段は、基準クロツクを自己の同期信号に
位相が同期するように位相変調し、このクロツクをサン
プリングクロツクとしてデイジタル信号に変換する。基
準クロツクに位相が同期したデイジタル信号に変換する
手段は、各デイジタル信号の各サンプリング点の間の位
相差を補正する。各デイジタル信号の同期信号間の位相
差検出手段は、基準とするデイジタル信号の同期信号と
他のデイジタル信号の同期信号との間のクロツク周期単
位の位相差を検出する。位相差を補正する手段は、検出
された位相差がそれぞれ０となるように、当該各デイジ
タル信号の位相を補正する。

［発明の実施例］ 以下、この発明の一実施例を図面にもとづいて説明す
る。第１図はTCIエンコーダの構成を示すブロツク回路
図であり、一点鎮線で囲つた部分がこの一実施例の遅延
誤差補正装置である。同図において、（1a）〜（3c）お
よび（10），（11）は第６図と同一であるので説明を省
略する。（４）は同期分離回路、（５）は基準クロツク
を発生するPLL回路、（6a），（6b），（6c）は位相検
出回路で、基準クロツクと各入力信号の同期信号との位
相差を検出する。（7a），（7b），（7c）は位相変調回
路で、それぞれ位相検出回路（6a），（6b），（6c）の
出力に応じてPLL回路（５）から出力される基準クロツ
クを位相変調する。（8a），（8b），（8c）はタイミン
グ回路で、書き込みと読み出しを非同期で行うことがで
きるFIFO回路で構成されている。（９）は遅延量が固定
のシフトレジスタ、（12b），（12c）は誤差検出回路
で、それぞれＲ信号を基準としたときのＧ信号およびＢ
信号のクロツク周期単位の遅延誤差（位相差）を検出す
る誤差検出回路、（13b），（13c）はシフトレジスタ
で、それぞれ誤差検出回路（12b），（12c）の出力に応
じて遅延量が変化する。第２図は、位相検出回路（6a）
および位相検出回路（7a）の一構成例を示すブロツク図
で、位相検出回路（6b），（6c）および位相変調回路
（7b），（7c）も同様に構成されている。図において、
（41），（43）はコンパレータ回路、（42）はモノマル
チ回路、（44），（45a），（45b）はラツチ回路、（46
a），（46b）は減算回路、（47）はROM回路、（48）は
遅延回路であり、基準クロツクの周期をT,Mを整数とし
て、遅延時間が、ｄ＝T/Mから（Ｍ−１）ｄまでｄ刻み
に増加する（Ｍ−１）個の遅延素子から成つている。
（49）はセレクタ回路である。

第３図は誤差検出回路（12b）の一構成例のブロツク
回路図で、誤差検出回路（12c）も同様に構成されてい
る。図において、（31a），（31b）は入力されたデイジ
タル信号の大小を判定するコンパレータ回路、（32）は
コンパレータ回路（31a），（31b）の出力を受けて次段
のカウンタ（33）の制御信号を発生するカウンタ制御回
路、（34）はカウンタ（33）の出力をラツチするラツチ
回路、（35）はラツチ回路（34）の出力をアドレス信号
とするROM回路である。

この実施例においては、同期分離回路（４）およびPL
L回路（５）で基準クロツク発生手段を構成している。

また、位相検出回路（6a），位相変調回路（7a）およ
びA/D変換器（3a）でＲ信号を自己の同期信号に位相同
期したサンプリングクロツクでデイジタル信号に変換す
る手段を構成しており、Ｇ信号系およびＢ信号系につい
てもそれぞれ同様である。

また、タイミング回路（8a），（8b）および（8c）
は、デイジタルR,G,B各信号の標本点の位相を、基準ク
ロツクの位相に同期させる手段を構成している。

また、誤差検出手段（12b）および（12c）は、デイジ
タルＲ信号の同期信号と、デイジタルＧ信号およびＢ信
号の各同期信号とのクロツク周期単位の位相差（遅延誤
差）を検出する手段を構成している。

さらに、シフトレジスタ（13b）および（13c）は、デ
イジタルＲ信号とデイジタルＧ信号およびＢ信号との位
相差が０となるようにクロツク周期単位で補正する手段
を構成している。

次に、上記構成の動作について説明する。

入力信号であるR,G,B信号にはそれぞれ第９図（ａ）
に示した３値同期信号が付加されているものとする。ま
た、同期分離回路（４）は第８図に示した構成のうち、
LPF（61）、ピーククランプ回路（62）、コンパレータ
回路（63）およびモノマルチ回路（64）の回路系のみで
構成されており、モノマルチ回路（64）の出力を水平同
期信号HSとして出力する。PLL回路（５）は水平同期信
号HSを受けて、基準クロツクを発生する。この実施例で
は、基準クロツクをR,G,B信号の各同期信号それぞれに
対応して位相変調してR,G,B信号の同期信号に同期した
サンプリングクロツクを発生するように構成したもので
ある。

まず第２図に示した位相検出回路（6a）および位相変
調回路（7a）の動作を、第４図に示した各部の信号波形
図を用いて説明する。

コンパレータ（41）の一方の入力には、負のしきい値
Lnが入力される。このしきい値Lnは、第４図（ａ）に示
したペデスタルレベルLpと、３値同期信号の負極性同期
部の下辺のレベルLbとの中間値のレベルに設定されてい
る。なお、３値同期信号のLpからLbへの立下り時間、お
よび正極性同期部の上辺のレベルLtからLpへの立上り時
間は共に基準クロツクの１周期Ｔであり、図中の○印は
A/D変換器（3a）における標本点を表わしている。コン
パレータ（41）は時刻t1において、A/D変換器（3a）の
出力値がしきい値Ln以下になつたことを検知する。これ
に応じて、モノマルチ回路（42）は同図（ｂ）に示すよ
うに時刻t1からt3まで、ハイレベルの信号を出力する。
セレクタ（49）は、モノマルチ（42）の出力がハイレベ
ルのときはROM（47）の出力によらず基準クロツクをそ
のまま出力する。次に時刻t2において、コンパレータ
（43）がA/D変換器（3a）の出力値がペデスタルレベルL
p以上になつたことを検知すると、その時点でのA/D変換
器（3a）の出力値Ｂをラツチ（45b）に、またラツチ（4
4）に保持されている１クロツク前の出力値Ａを（45a）
にそれぞれラツチする。減算器（46a），（46b）はそれ
ぞれ（Lp−Ａ），（Ｂ−Lp）を演算し、ROM（47）のア
ドレスとして出力する。ROM（47）には、アドレスの値
に応じて、基準位相点をサンプリング点とするためには
基準クロツクをどれだけシフトしたらよいか、すなわ
ち、セレクタ（49）にて遅延量０から（Ｍ−１）ｄまで
のＭ個の遅延クロツクのなかから、位相が一致する遅延
素子の出力を選択する制御データが書き込まれている。
したがつて、時刻t3においてモノマルチ（42）の出力が
ロウレベルになつた後は、位相変調器（7a）の出力は、
３値同期信号の後半部および映像信号部と常に所定の位
相関係にあるクロツクとなる。（例えば、第４図（ａ）
に示すように、３値同期信号の正極性パルスの立下り部
の開始点と終了点、がそれぞれ標本点と一致する。） 第１図において、タイミング回路（8a）はFIFO回路で
構成されており、書き込み制御は位相変調回路（7a）の
出力、すなわち位相変調クロツクを使用して行われ、読
み出しは基準クロツクを用いて行われる。タイミング回
路（8a）の入出力間の遅延時間Tdは、 Td＝（Ｋ±α）Ｔ ただし K:2以上の整数 α:0≦α＜１ で表される。

Ｇ信号系、およびＢ信号系におけるデイジタル信号に
変換するまでの動作は同様であるが、タイミング回路
（8b），（8c）においては、上記Ｋの値をタイミング回
路（8a）の値よりも大きく設定し、タイミング回路（8
b），（8c）の出力よりも必ず遅れているようにする。
ここで、タイミング回路（8a）の出力とタイミング回路
（8b），（8c）の出力とを比較すると、その遅延時間差
はクロツク周期Ｔの整数倍になつている。すなわち、ク
ロツク周期Ｔ以下の位相補正は完了しており、残るＴ単
位の補正は、以下のように行われる。なお、説明はＧ信
号系について行う、Ｂ信号系についても同様である。

Ｒ信号は、遅延量が固定のシフトレジスタ（９）を経
由し、他方、Ｇ信号は遅延量が可変のシフトレジスタ
（13b）を経由する。そこで、シフトレジスタ（13b）の
遅延量を、タイミング回路（8a）と（8b）の出力の関係
にもとづいて誤差検出回路（12b）で決定することによ
り、R,G信号間の遅延誤差を解消するのである。ここ
で、当然のことながら、シフトレジスタ（13b）の遅延
量はシフトレジスタ（９）の遅延量よりも小さい。

次に、第３図に示した誤差検出回路（12b）の動作
を、第５図に示した各部の信号波形図を用いて説明す
る。この回路は、図には示していないが、位相検出回路
（6a）中のモノマルチ回路（42）（第２図図示）の出力
を受けて、Ｒ信号とＧ信号の少なくとも一方が入力して
いるときは動作状態にあるように構成されている。タイ
ミング回路（8a）の出力ア（第５図（ａ）図示）および
（8b）の出力イ（第５図（ｂ）図示）は、それぞれコン
パレータ（31a）および（31b）に入力され、共通のしき
い値Lqと比較される。第５図（ａ），（ｂ）は、コンパ
レータ（31a），（31b）の入力波形の３値同期信号の部
分を、アナログ信号の形態で示しており、図中の○印は
標本点である。コンパレータ（31a），（31b）の出力
ウ，エは、それぞれ第５図（ｃ），（ｄ）のようにな
る。カウンタ制御回路（32）は、コンパレータ（31
a），（31b）の出力ウ，エおよび基準クロツクを入力と
して、第５図（ｅ），（ｆ），（ｇ）に示す信号オ，
カ，キを出力する。信号オはカウンタ（33）のカウント
動作期間を指定する信号であり、信号カはカウンタ（3
3）のカウント値を所定の値にプリセツトするタイミン
グを与える信号であり、信号キはラツチ回路（34）のラ
ツチクロツクとして使用する信号である。すなわち、カ
ウンタ（33）はコンパレータ（31a）の出力ウの立下り
に同期して所定値にプリセツトされると共に、カウント
動作が開始される。そして、コンパレータ（31b）の出
力エの立下りに同期してカウント動作は停止し、その時
点におけるカウント値がラツチ回路（34）に保持され
る。ROM回路（35）は、ラツチ回路（34）の出力をアド
レス入力とし、各アドレスに予め書き込まれたデータを
出力する。このデータは、第１図に示すシフトレジスタ
（13b）の遅延量を決定するものであり、シフトレジス
タ（９）の出力とシフトレジスタ（13b）の出力間の遅
延誤差が０になるように設定されている。シフトレジス
タ（13b）からは、デイジタルＲ信号に対する遅延誤差
が補正されたデイジタルＧ信号が出力される。

同様に、シフトレジスタ（13c）からも遅延誤差が補
正されたデイジタルＢ信号が出力されるので、その結
果、遅延誤差のないデイジタルR,G,B信号がマトリツク
ス回路（10）に入力されることになる。

なお、上記実施例では各信号が３値同期信号を有して
いる場合について説明したが、同期信号はこれに限られ
るものではなく、負極性の同期信号あるいは負極性の同
期信号と正弦波バースト信号の組合せ等、他の同期信号
であつてもよい。

また、上記実施例では、R,G,B映像信号を入力する場
合を示したが、入力信号はこれに限られるものではな
く、同種の同期信号が付加されている信号であれば同様
の効果が得られる。

また、上記実施例では、同期分離回路とPLL回路を用
いてＲ信号の同期信号から基準クロツクを発生したが、
この構成に限られるものではない。

また、上記実施例ではシフトレジスタ（９）を設けた
が、タイミング回路（8a）の遅延量を他のタイミング回
路（8b），（8c）の遅延量より大きく設定すれば省略す
ることができる。

さらに、第２図に示した位相検出回路，位相変調回
路，および第３図に示した誤差検出回路は、同一の機能
を有するものであればその構成は問わない。

［発明の効果］ 以上のように、この発明によれば複数の入力信号の同
期信号で、基準クロツクを位相変調して各入力信号の同
期信号に位相同期したクロツクを得、それらをサンプリ
ングクロツクとして各入力信号をデイジタル信号に変換
した後、各デイジタル信号を基準クロツクに位相同期し
た信号に変換し、さらに各信号間の遅延誤差を検出して
可変シフトレジスタを用いて遅延誤差を補正するように
構成したので、複数の信号間の遅延誤差の補正を自動的
に、かつ高精度で行うことができる遅延誤差補正装置が
得られる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による遅延誤差補正装置お
よび同装置を用いたTCIエンコーダの構成を示すブロツ
ク回路図、第２図はこの実施例の位相検出回路および位
相変調回路の構成例を示すブロツク回路図、第３図はこ
の実施例の誤差検出回路の構成例を示すブロツク回路
図、第４図は動作を説明するための各部の信号波形図、
第５図はその動作を説明するための各部の信号波形図、
第６図は従来のTCIエンコーダの構成を示すブロツク回
路図、第７図はその動作を説明するための各部の信号波
形図、第８図は公知文献に記載されている同期分離回路
の構成を示すブロツク回路図、第９図はその動作を説明
するための信号波形図である。 （3a），（3b），（3c）……A/D変換器、（４）……同
期分離回路、（５）……PLL回路、（6a），（6b），（6
c）……位相検出回路、（7a），（7b），（7c）……位
相変調回路、（8a），（8b），（8c）……タイミング回
路、（９），（13b），（13c）……シフトレジスタ回
路、（12b），（12c）……誤差検出回路。 なお、各図中、同一符号は同一、または相当部分を示
す。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】同じ種類の同期信号を有する複数の入力信
   号のうち基準となる入力信号の同期信号に同期した基準
   クロツクを発生する手段と、この基準クロツクの位相を
   各入力信号の同期信号の位相に同期するように位相変調
   したサンプリングクロツクを用いて当該各入力信号をそ
   れぞれデイジタル信号に変換する手段と、これらのデイ
   ジタル信号を上記基準クロツクに位相が同期した信号に
   それぞれ変換する手段と、これらの位相が同期した各デ
   イジタル信号の同期信号間のクロツク周期単位の位相差
   を検出する手段と、これらの検出された位相差がそれぞ
   れ０になるように当該各デイジタル信号間の位相差をク
   ロツク周期単位で補正する手段とを備えた遅延誤差補正
   装置。