KR100269611B1 - 보호막형성방법 - Google Patents

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Abstract

본 발명은 최상층의 금속배선을 덮는 보호막의 평균 유전율을 낮추어 이 최상층 금속배선 간의 인접 캐패시턴스를 줄이기에 적당한 보호막 형성방법에 관한 것으로, 최상층의 금속배선을 덮도록 산화실리콘을 증착하여 제 1보호막을 형성하는 공정과, 제 1보호막을 덮도록 저유전물질을 증착하여 제 2보호막을 형성하는 공정과, 제 2보호막 상에 질화실리콘을 증착하여 제 3보호막을 형성하는 공정과, 금속배선을 노출시키도록 제 1보호막과 제 2보호막과 제 3보호막을 식각하여 접촉홀을 형성하는 공정과, 접촉홀의 측면에 측벽을 형성하는 공정을 구비한 것을 특징으로 한다.
따라서, 본 발명에서는 최상층 금속배선을 덮는 보호막으로 사용되는 산화실리콘층과 질화실리콘층 사이에 저유전물질을 개재시키어 최상층의 금속배선 간의 캐패시턴스를 줄임으로써 RC딜레이를 감소시킬 수 있고, 또한, RC 딜레이 감소에 따라 회로에서 동작속도를 증가시킬 수 있는 잇점이 있다.

Description

보호막 형성방법{Method of forming passivation layer}
본 발명은 보호막(passivation layer) 형성방법에 관한 것으로, 특히, 최상층의 금속배선을 덮는 보호막의 평균 유전율을 낮추어 이 최상층 금속배선 간의 인접 캐패시턴스(capacitance)를 줄이기에 적당한 보호막 형성방법에 관한 것이다.
반도체 제조공정에서는 금속배선 등을 형성한 후, 디바이스(device)에 영향을 주는 외부요인 즉, 수분침투, 먼지 등의 파티클(particle), 스크래치(scratch) 등의 기계적 손상 등을 차단하여 이 금속배선을 보호하기 위하여 상부에 보호막을 형성한다.
따라서, 이 보호막 형성공정은 디바이스 특성의 향상과 안정화를 도모하고, 장기간에 덜쳐서 변동을 억제하여 고신뢰성을 달성하기 위해 불가결한 공정이다.
도 1은 종래기술에 따른 보호막 적층을 보이기 위한 공정단면도이다.
도면에는 도시되지 않았지만, 반도체기판(100)에는 하부에 단층의 또는 다층의 금속배선이 형성되어져 있으며, 이 하부의 단층 또는 다층의 금속배선과 최상층의 금속배선(102)이 콘택홀 등에 의해 전기적으로 연결되어져 있다. 이 최상층의 금속배선의 두께는 하층의 다른 금속배선보다는 두껍게 형성되어 인접된 금속간의 캐패시턴스가 매우 크다.
도 1a 와 같이, 이 반도체기판(100) 상에 최상층의 금속배선(102)를 덮도록 산화실리콘을 통상, 1000 ∼ 2000Å 정도의 두께범위로 증착하여 제 1보호막(104)을 형성하고, 이 제 1보호막(104) 상에는 질화실리콘을 10,000Å 정도의 두께범위로 충분히 두껍게 플라즈마 방식을 이용함으로써 제 2보호막(106)을 순차적으로 적층하여 형성한다.
이 최상층의 금속배선(102)과 질화실리콘인 제 2보호막(106) 간에는 부착력이 낮기 때문에, 최상층의 금속배선(102)과 제 2보호막(106) 사이에 산화실리콘인 제 1보호막(104)을 개재시킨다.
도 1b 와 같이, 최상층의 금속배선(102)를 노출시키도록 제 1보호막(102)과 제 2보호막(204)를 식각하여 접촉홀(H1)을 형성한다. 이 접촉홀(H1)은 외부와의 연결을 위한 패드부분이다.
그러나, 종래의 기술에서는 최상층 금속배선은 다른 금속배선보다 매우 두꺼운 데 비해 질화실리콘인 제 2보호막의 유전상수값이 매우 크기때문에 결과적으로 최상층의 금속배선간의 인접 캐패시턴스가 매우 커지게 되는 문제점이 있었다. 따라서,이 인접 캐패시턴스가 커짐에 따라 시그널 진행이 늦어지게 되었다.
상기의 문제점을 해결하고자, 본 발명은 최상층의 금속배선을 덮는 보호막의 평균 유전율을 낮추어 이 최상층 금속배선 간의 인접 캐패시턴스를 줄이기에 적당한 보호막 형성방법을 제공하려는 것이다.
본 발명의 보호막 형성방법은 최상층 금속배선을 덮는 보호막으로 사용되는 산화실리콘층과 질화실리콘층 사이에 저유전상수값을 갖는 물질을 개재시킴으로써 보호막의 평균 유전율을 낮추어 최상층 금속배선 간의 인접 캐패시턴스가 커지는 것을 방지하려는 것이다.
상기 목적을 달성하고자, 본 발명의 보호막 형성방법은 최상층의 금속배선을 덮도록 산화실리콘을 증착하여 제 1보호막을 형성하는 공정과, 제 1보호막을 덮도록 저유전물질을 증착하여 제 2보호막을 형성하는 공정과, 제 2보호막 상에 질화실리콘을 증착하여 제 3보호막을 형성하는 공정과, 최상층의 금속배선을 노출시키도록 제 1보호막과 제 2보호막과 제 3보호막을 식각하여 접촉홀을 형성하는 공정과, 접촉홀의 측면에 잔류되며, 식각되어 잔류된 제 1, 제 2, 제 3절연막을 감싸도록 측벽을 형성하는 공정을 구비한 것이 특징이다.
도 1은 종래기술에 따른 보호막 적층을 보이기 위한 공정단면도이고,
도 2는 본 발명에 따른 보호막 적층을 보이기 위한 공정단면도이다.
*도면의 주요 부분에 대한 부호의 설명 *
100, 200. 반도체기판 102, 202. 금속배선
208. 측벽 H1, H2. 콘택홀
104, 204, 205, 106, 206. 보호막
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하겠다.
도 2는 본 발명에 따른 보호막 적층을 보이기 위한 공정단면도이다.
도 2a 와 같이, 반도체기판(200) 상에 최상층의 금속배선(202)을 덮도록 산화실리콘을 1000 ∼ 2000Å 정도의 두께범위로 증착하여 제 1보호막(204)을 형성한다.
도면에는 도시되지 않았지만, 이 반도체기판(200)에는 하부에 단층의 또는 다층의 금속배선이 형성되어져 있으며, 이 하부의 단층 또는 다층의 금속배선과 최상층의 금속배선(202)이 콘택홀 등에 의해 서로 전기적으로 연결되어져 있다. 이 최상층의 금속배선(202)은 그 하층의 다른 금속배선보다는 통상적으로 두껍게 형성되므로 금속 간의 캐패시턴스가 크다.
이 제 1보호막(204) 상에 저유전물질을 4000 ∼ 6000Å 정도의 두께범위로 증착함으로써 제 2보호막(205)을 형성한다. 이 제 2보호막(205)으로는 SOG(Spin On Glass)방식으로 도포되는 FOX(Flowable OXide)나, PECVD(Plasma Enhanced Chemical Vapor Deposition) 방식으로 증착된 FSG(Fluorinate Silica Glass)등의 저유전물질 등이 사용된다.
그리고 제 2보호막(205) 상에는 질화실리콘을 10,000Å 정도의 두께범위로 충분히 두껍게 플라즈마 방식을 이용함으로써 제 3보호막(206)을 형성한다. 최상층의 금속배선을 덮는 보호막들은(204)(205)(206)은 외부로 부터의 수분침투, 먼지 등의 파티클, 스크래치 등의 기계적 손상 등을 차단시킴으로써 금속배선을 보호하는 역할을 한다.
이 때, 산화실리콘인 제 1보호막(204)의 유전상수값은 3.9 F 로 비교적 유전율이 낮지만, 이 후에 적층되는 질화실리콘인 제 3보호막(206)의 유전상수값은 7.5 F 으로 유전율이 매우 크다.
C = ε/x·A ……… (Ⅰ)
상기 (Ⅰ)식에 의해, 최상층의 금속배선(202)의 금속 간의 거리(X)가 좁을수록, 유전상수값이 클수록, 단면적이 클수록 그 캐패시턴스(C)가 커지게 된다.
따라서, 이 유전상수값이 큰 제 3보호막(206)으로 인해 최상층의 금속배선 간의 인접 캐패시턴스(C)가 커지게 되는 데, 이를 방지하고자, 본 발명에서는 이 제 1보호막과 제 3보호막 사이에 3.0 F(Farad) 이하의 저유전물질인 제 2보호막(205)을 개재시킴으로써 전체의 평균유전율을 낮출 수 있다.
도 2b 와 같이, 최상층의 금속배선(202)을 노출시키도록 제 1보호막(204)과 제 2보호막(205)과 제 3보호막(206)을 식각하여 접촉홀(H2)을 형성한다.
도 2c 와 같이, 접촉홀(H2)의 측면에는 제 2보호막(205)이 일부가 노출되어 있다.
따라서, 제 3보호막(206) 상에 접촉홀(H2)을 덮도록 얇게 산화물을 증착한 후, 에치백하여 측벽(208)을 형성함으로써 노출된 제 2보호막(205)의 일부를 감싸도록 한다.
이 측벽(208)을 형성하기 위한 산화물로는 산화실리콘 또는 탄화실리콘 등을 이용한다.
즉, 측벽(208) 및 제 3보호막(206)은 저유전물질인 제 2보호막(205)을 감싸도록 형성시킴으로써 제 2보호막(205)이 대기에 노출되지 않도록 한다.
본 발명에서는 최상층의 금속배선 형성 후, 이 금속배선을 덮는 산화실리콘과 질화실리콘을 형성된 각각의 보호막 사이에 저유전물질을 개재시키어 보호막의 평균유전율을 낮춤으로써 최상층 금속배선 간의 인접 캐패시턴스를 줄일 수 있다.
상술한 바와 같이, 본 발명에서는 최상층의 금속배선에서의 인접된 금속과 금속 간의 캐패시턴스를 줄임으로써 RC 딜레이를 감소시킬 수 있다.
따라서, RC 디레이가 감소됨에 따라 회로에서 동작속도를 증가시킬 수 있는 잇점이 있다.

Claims (4)

  1. 최상층의 금속배선을 덮도록 산화실리콘을 증착하여 제 1보호막을 형성하는 공정과,
    상기 제 1보호막을 덮도록 저유전물질을 증착하여 제 2보호막을 형성하는 공정과,
    상기 제 2보호막 상에 질화실리콘을 증착하여 제 3보호막을 형성하는 공정과,
    상기 최상층의 금속배선을 노출시키도록 상기 제 1보호막과 상기 제 2보호막과 상기 제 3보호막을 식각하여 접촉홀을 형성하는 공정과,
    상기 접촉홀의 측면에 잔류되며, 상기 식각되어 잔류된 제 1, 제 2, 제 3절연막을 감싸도록 측벽을 형성하는 공정을 구비한 보호막 형성방법.
  2. 청구항 1에 있어서,
    상기 제 2보호막으로는 SOG(Spin On Glass)방식으로 도포되는 FOX(Flowable OXide)나, PECVD(Plasma Enhanced Chemical Vapor Deposition) 방식으로 증착된 FSG(Fluorinate Silica Glass)등의 물질로 형성된 것이 특징인 보호막 형성방법.
  3. 청구항 1 또는 청구항 2에 있어서,
    상기 제 2보호막은 유전상수값이 적어도 3.0 F(Farad) 이하인 것이 특징인 보호막 형성방법.
  4. 청구항 1에 있어서,
    상기 측벽으로는 산화실리콘 또는 탄화실리콘 등을 이용한 것이 특징인 보호막 형성방법.
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