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KR100269313B1 - Semiconductor memory device for consuming small current at stand-by state - Google Patents

Semiconductor memory device for consuming small current at stand-by state Download PDF

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KR100269313B1
KR100269313B1 KR19970058797A KR19970058797A KR100269313B1 KR 100269313 B1 KR100269313 B1 KR 100269313B1 KR 19970058797 A KR19970058797 A KR 19970058797A KR 19970058797 A KR19970058797 A KR 19970058797A KR 100269313 B1 KR100269313 B1 KR 100269313B1
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KR19970058797A
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장현순
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윤종용
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Abstract

PURPOSE: A semiconductor memory device is provided to have a small current consumption on standby without using a power down mode by a clock enable signal. CONSTITUTION: A semiconductor memory device(1) consists of a signal detector(11), an input buffer(21) and an inverter(31). The signal detector(11) receives a control signal(CS) applied externally to generate a power down signal(PPD). The input buffer(21) senses whether the control signal(CS) is active or inactive. For example, if the control signal(CS) is a logic '0', it is an active state. If the control signal(CS) is a logic '1', it is an inactive state. If the control signal(CS) is active, the output signal(PPD) of the signal detector(11) is inactive. If the control signal(CS) is inactive, the power down signal(PPD) is active. The power down signal(PPD) is inverted by the inverter(31), so that a power down control signal(PBPUB) is outputted. The power down control signal(PBPUB) is inputted to the input buffer(21).

Description

대기시 전류 소모가 적은 반도체 메모리 장치{Semiconductor memory device for consuming small current at stand-by state} The semiconductor memory device has a small current consumption during standby {Semiconductor memory device for consuming small current at stand-by state}

본 발명은 동기식 반도체 장치에 관한 것으로서, 특히 동작 대기시 흐르는 전류의 소모가 적은 반도체 메모리 장치에 관한 것이다. The present invention relates to, in particular, the operation of the semiconductor memory device is consuming less current flows during the standby relates to a synchronous semiconductor device.

시스템의 성능이 향상됨에 따라 메모리 용량의 증대가 요구되어왔다. According to the improved performance of the system it has been a demand increase of the memory capacity. 그래서 근래에는 용량이 큰 디램(DRAM;Dynamic Random Access Memory) 반도체 장치가 많이 사용되고 있다. So, recently, a large capacity dynamic random access memory; has been used a lot of (DRAM Dynamic Random Access Memory) semiconductor devices. 이러한 디램 반도체 장치는 점차 동기식 디램(Synchronous DRAM;SDRAM) 반도체 장치로 대체되고 있다. The semiconductor dynamic random access memory device is gradually synchronous dynamic random access memory; is replaced by (Synchronous DRAM SDRAM) semiconductor device. 동기식 디램 반도체 장치는 디램 반도체 장치에 비해 대역폭이 넓고 제어가 용이한 반면 대기시 전류 소모가 많다는 것이 시스템(System) 설계자들에 의해 지적되어왔다. Synchronous dynamic random access memory semiconductor device that has a lot while the wide bandwidth is easily controlled compared to the dynamic random access memory semiconductor device in standby current consumption is indicated by the system (System) designer. 대기시 전류 소모가 많을 경우 전원 공급 장치로서 바테리(Battery)를 사용하는 시스템에서는 시스템의 동작 시간이 단축되는 문제점이 있다. If a large number of standby current drain on a system that uses the batteries (Battery) the power supply unit there is a problem in the operation time of the system is shortened. 이와 같이 동작 대기시 소모되는 전류를 감소시키기 위하여 클럭 인에이블 신호(CKE)에 의한 파워 다운 모드를 이용하고 있으나 이것 또한 메모리 억세스(memory access)시 1클럭의 지연 시간이 발생하고 동기식 디램 반도체 장치를 제어하는 메모리 콘트롤러(memory controller)의 핀(pin) 수가 증가하는 등 여러 가지 부정적인 요소가 있어서 일부 시스템 설계자들은 동기식 디램 반도체 장치의 사용을 회피하고 있다. Thus, in order to reduce the current consumption during standby operation by using the power-down mode by the clock enable signal (CKE), and although this is also the delay time of one clock when a memory access (memory access) occurs, and a synchronous dynamic random access memory semiconductor device in a number of negative factors such as increase in the number of pins (pin) of the memory controller (memory controller) for controlling all systems, designers are avoiding the use of synchronous DRAM semiconductor devices. 시스템 설계자들이 동기식 디램 반도체 장치를 많이 사용하도록 하기 위해서는 효율적으로 대기 전류 소모를 감소시킬 수 있는 동기식 디램 반도체 장치가 개발되어야 한다. System designers should be developed by the semiconductor synchronous dynamic random access memory device which can effectively reduce the quiescent current consumption in order to use a lot of the semiconductor synchronous dynamic random access memory device.

따라서 본 발명이 이루고자하는 기술적 과제는 클럭 인에이블 신호에 의한 파워 다운 모드를 이용하지 않고서도 대기시 전류 소모가 적은 반도체 메모리 장치를 제공하는데 있다. Therefore, object of the present invention is to provide a clock-in power down mode, without using a small degree, the current consumption during standby semiconductor memory device according to the enable signal.

본 발명이 이루고자하는 다른 기술적 과제는 클럭 인에이블 신호에 의한 파워 다운 모드 기능을 가지며 외부 제어 신호에 의해 대기시 전류 소모가 감소되는 반도체 메모리 장치를 제공하는데 있다. The present invention has a power-down mode function of the clock enable signal to provide a semiconductor memory device that reduces the current consumption during standby by the external control signal.

도 1은 본 발명의 일 실시예에 따른 동기식 디램 반도체 장치의 개략적인 블록도. Figure 1 is a schematic block diagram of a synchronous dynamic random access memory semiconductor device in accordance with one embodiment of the present invention.

도 2는 본 발명의 다른 실시예에 따른 동기식 디램 반도체 장치의 개략적인 블록도. Figure 2 is a schematic block diagram of a synchronous dynamic random access memory semiconductor device in accordance with another embodiment of the present invention.

도 3은 상기 도 2에 도시된 신호 감지기의 회로도. Figure 3 is a circuit diagram of a signal detector shown in FIG. 2.

도 4는 상기 도 2에 도시된 입력 버퍼의 회로도. Figure 4 is a circuit diagram of the input buffer shown in FIG. 2.

상기 기술적 과제를 이루기 위하여 본 발명은 신호 감지기 및 입력 버퍼를 구비한다. The present invention to achieve the above technical problem is provided with a signal detector, and the input buffer.

신호 감지기는 외부로부터 입력되는 칩 선택 신호에 응답하여 파워 다운 제어 신호를 발생한다. Signal detector in response to a chip select signal input from the outside and generates a power-down control signal. 신호 감지기는 칩 선택 신호를 입력하는 차동 증폭기, 및 차동 증폭기의 출력 신호의 구동 능력을 증가시키는 드라이버를 구비한다. The signal detector is provided with a driver to increase the driving capability of the output signal of the differential amplifier, and a differential amplifier for inputting the chip enable signal.

입력 버퍼는 파워 다운 제어 신호가 액티브되면 입력 데이터를 출력하는 정상 동작을 수행하고 파워 다운 제어 신호가 인액티브되면 대기 상태로 진입한다. When the input buffer when the power-down control signal active perform a normal operation and outputs the input data and the power-down control signal is inactive and enters a standby state. 입력 버퍼는 입력 데이터를 입력하는 차동 증폭부, 및 차동 증폭부와 전원 전압 사이에 연결되며 파워 다운 제어 신호에 응답하여 차동 증폭부를 활성화시키는 풀업 트랜지스터를 구비한다. The input buffer is connected between the differential amplifier unit for inputting the input data, and the differential amplifier unit and the power supply voltage is in response to a power-down control signal having a pull-up transistor of the differential amplifier unit enabled. 파워 다운 제어 신호는 풀업 트랜지스터의 게이트로 입력된다. Power-down control signal is input to the gate of the pull-up transistor.

상기 다른 기술적 과제를 이루기 위하여 본 발명은 신호 감지기, 파워 다운 모드 제어기, 논리 회로 및 입력 버퍼를 구비한다. The present invention to achieve the above another aspect is provided with a signal detector, a power-down mode control logic circuit and the input buffer.

신호 감지기는 외부로부터 입력되는 제어 신호를 감지하여 파워 다운 신호를 발생한다. Signal detector to detect a control signal inputted from the outside and generates a power-down signal. 신호 감지기는 제어 신호를 입력하는 차동 증폭기, 및 차동 증폭기로부터 출력되는 신호의 구동 능력을 증가시키는 드라이버를 구비한다. The signal detector is provided with a driver to increase the driving capability of the signal output from the differential amplifier, and a differential amplifier for inputting the control signal.

파워 다운 모드 제어기는 클럭 인에이블 신호에 응답하여 파워 다운 모드 신호를 발생한다. Power-down mode, the controller generates a power-down mode signal in response to a clock enable signal.

논리 회로는 파워 다운 신호와 파워 다운 모드 신호를 조합하여 파워 다운 제어 신호를 발생한다. Logic circuitry to combine the power-down signal and a power-down mode signal and generates a power-down control signal. 논리 회로는 파워 다운 신호와 파워 다운 모드 신호를 입력하고 파워 다운 제어 신호를 발생하는 낸드 게이트를 구비한다. The logic circuit has a power-down signal and for generating a power-down mode signal input and a power-down control signal of NAND gate.

입력 버퍼는 파워 다운 제어 신호가 액티브화되면 입력 데이터를 출력하는 정상 동작을 수행하고 파워 다운 제어 신호가 인액티브되면 대기 상태로 진입한다. When the power-down control signal input buffer is to perform a normal operation for outputting an active hwadoemyeon input data and the power-down control signal is inactive and enters a standby state. 입력 버퍼는 입력 데이터를 입력하는 차동 증폭부, 및 차동 증폭부와 전원 전압 사이에 연결되며 파워 다운 제어 신호에 응답하여 차동 증폭부를 활성화시키는 풀업 트랜지스터를 구비한다. The input buffer is connected between the differential amplifier unit for inputting the input data, and the differential amplifier unit and the power supply voltage is in response to a power-down control signal having a pull-up transistor of the differential amplifier unit enabled. 파워 다운 제어 신호는 풀업 트랜지스터의 게이트로 입력된다. Power-down control signal is input to the gate of the pull-up transistor. 제어 신호는 다수개의 동기식 반도체 장치들 중 하나를 선택하는 칩 선택 신호이다. Control signal is a chip select signal for selecting one of a plurality of synchronous semiconductor device.

상기 본 발명에 의하여 동기식 반도체 장치의 대기시 전류 소모가 적다. A standby current drain of a synchronous semiconductor device is less by the present invention.

이하, 첨부된 도면들을 통하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. Hereinafter, it will be described in detail a preferred embodiment of the present invention throughout the accompanying drawings.

도 1은 본 발명의 일 실시예에 따른 동기식 디램 반도체 장치의 개략적인 블록도이다. Figure 1 is a schematic block diagram of a synchronous dynamic random access memory semiconductor device in accordance with one embodiment of the present invention. 도 1을 참조하면, 본 발명의 일 실시예에 따른 동기식 디램 반도체 장치(1)는 신호 감지기(11), 입력 버퍼(21) 및 인버터(31)를 구비한다. Referring to Figure 1, a synchronous dynamic random access memory semiconductor device 1 according to an embodiment of the present invention is provided with a signal detector 11, the input buffer 21 and the inverter 31.

신호 감지기(11)는 외부로부터 인가되는 제어 신호(CS)를 입력하고 파워 다운 신호(PPD)를 발생한다. Signal detector 11 inputs the control signal (CS) is applied from the outside and generates a power-down signal (PPD). 제어 신호(CS)는 외부로부터 입력되는 신호로서 다수개의 동기식 디램 반도체 장치들 중 하나를 선택하기 위한 칩 선택(chip select) 신호이다. The control signal (CS) is a chip select (chip select) signal for selecting one of a plurality of synchronous DRAM semiconductor devices as a signal inputted from the outside. 다수개의 동기식 디램 반도체 장치들 중 액티브(active)된 칩 선택 신호(CS)를 수신하는 동기식 디램 반도체 장치만 동작을 개시하고, 인액티브(inactive)된 칩 선택 신호(CS)를 수신하는 동기식 디램 반도체 장치들은 대기 상태를 유지한다. A plurality of synchronous dynamic random access synchronous dynamic random access memory, which only starts to operate synchronous dynamic random access memory semiconductor device of the semiconductor device receives the active (active) the chip select signal (CS), receives an active (inactive) the chip select signal (CS) semiconductor devices maintains a standby state. 칩 선택 신호(CS)는 대기시에는 인액티브 상태로 유지된다. Chip select signal (CS) is held in an inactive state is standby.

신호 감지기(11)는 제어 신호(CS)가 액티브되는지 또는 인액티브되는지를 감지한다. Signal detector 11 detects whether the control signal (CS) is active, or if the active. 예컨대, 제어 신호(CS)는 논리 '0'이면 액티브 상태이고, 제어 신호(CS)가 논리 '1'이면 인액티브 상태이다. For example, the control signal (CS) is a logic "0", and the active state, the control signal (CS) is a logic '1', in the activated state. 제어 신호(CS)가 액티브되면 신호 감지기(21)의 출력 신호(PPD)는 인액티브되고, 제어 신호(CS)가 인액티브되면 파워 다운 신호(PPD)는 액티브된다. The output signal (PPD) is in the active and, when the control signal (CS) is an inactive power-down signal (PPD) of when the control signal (CS) is the active signal detector 21 is active. 제어 신호(CS)가 액티브되면 동기식 디램 반도체 장치(101)는 정상 동작 예컨대 독출(read) 및 기입(write) 동작을 수행하고, 제어 신호(CS)가 인액티브되면 동기식 디램 반도체 장치(101)는 대기 상태로 된다. When the control signal (CS) active synchronous dynamic random access memory semiconductor device 101 when performing the normal operation, for example, read out (read), and write (write) operation, the control signal (CS) is in the active synchronous dynamic random access memory semiconductor device 101 It is in the standby mode.

파워 다운 신호(PPD)는 인버터(31)에 의하여 반전되어 파워 다운 제어 신호(PBPUB)로써 출력된다. A power-down signal (PPD) is inverted by the inverter 31 is output as the power-down control signal (PBPUB). 파워 다운 제어 신호(PBPUB)는 입력 버퍼(21)로 입력된다. Power-down control signal (PBPUB) is input to the input buffer 21.

파워 다운 신호(PPD)가 액티브되면 입력 버퍼(21)는 비활성화되어 동작하지 않게 되고, 파워 다운 신호(PPD)가 인액티브되면 입력 버퍼(21)는 활성화되어 동작한다. When the power-down signal (PPD) active input buffer 21 is not operated it is disabled, when the power-down signal (PPD) is in the active input buffer 21 operates is enabled. 즉, 제어 신호(CS)가 인액티브될 경우, 파워 다운 신호(PPD)는 액티브되고 그로 인하여 입력 버퍼(21)는 비활성화되어 동작하지 않게 되므로 입력 버퍼(21)에서 소모되는 전류는 매우 적다. That is, the control signal if the (CS) is inactive, that is consumed in the power-down signal (PPD) is so active and whereby the input buffer 21 is disabled, no longer operate input buffer 21, the current is very small. 제어 신호(CS)가 인액티브되면 동기식 디램 반도체 장치(1)는 대기 상태로 된다. When the control signal (CS) is an active semiconductor synchronous dynamic random access memory device 1 is on standby. 따라서 동기식 디램 반도체 장치(1)가 대기 상태일 경우, 입력 버퍼(21)는 동작하지 않게 됨으로써 동기식 디램 반도체 장치(1)의 전류 소모는 적어진다. Therefore, synchronous dynamic random access memory when the semiconductor device 1 is idle, the input buffer 21 is the current consumption of the inoperative by being synchronous dynamic random access memory semiconductor device 1 can be reduced.

입력 버퍼(21)는 다수개로 구성될 수가 있다. The input buffer 21 can be of multiple pieces. 입력 버퍼(21)의 수가 많으면 많을수록, 동기식 디램 반도체 장치(1)의 대기시 감소되는 전류의 양은 증가한다. The larger the number of the input buffer 21 is high, the amount of current increase is reduced when air of the semiconductor synchronous dynamic random access memory device (1).

이와 같이, 칩 선택 신호(CS)를 이용하여 입력 버퍼(21)의 동작을 제어할 수가 있다. In this way, by using a chip select signal (CS) it is possible to control the operation of the input buffer 21. 즉, 칩 선택 신호(CS)를 이용하여 동기식 디램 반도체 장치(1)의 대기 전류를 감소시킬 수가 있다. That is, by using a chip select signal (CS) it is possible to reduce the standby current of the semiconductor synchronous dynamic random access memory device (1). 클럭 인에이블 신호(CKE)를 이용할 경우, 동기식 디램 반도체 장치(101)를 제어하는 메모리 콘트롤러의 핀 수가 증가하고 첫 번째 액세스 타임(access time)에서 1클럭의 지연 시간이 추가로 발생하는 문제점이 있다. When using a clock enable signal (CKE), there is a synchronous dynamic random access problem to increase the number of pins of the memory controller which controls the semiconductor device 101, and generate an additional delay of one clock from the first access time (access time) . 그런데 칩 선택 신호(CS)를 이용함으로써 이와 같은 문제점이 발생하지 않게 된다. However, this is such a problem by using the chip select signal (CS) does not occur.

도 2는 본 발명의 다른 실시예에 따른 동기식 디램 반도체 장치의 개략적인 블록도이다. Figure 2 is a schematic block diagram of a synchronous dynamic random access memory semiconductor device in accordance with another embodiment of the present invention. 도 2를 참조하면, 본 발명의 다른 실시예에 따른 동기식 디램 반도체 장치(101)는 파워 다운 모드 제어기(111), 신호 감지기(121), 논리 게이트(131) 및 입력 버퍼(141)를 구비한다. Figure 2, a synchronous dynamic random access memory semiconductor device 101 according to another embodiment of the present invention is provided with a power down mode controller 111, the signal detector 121, the logic gate 131 and the input buffer 141, .

파워 다운 모드 제어기(111)는 외부로부터 클럭 인에이블 신호(CKE)를 입력하고 파워 다운 모드 신호(PCKE)를 발생하여 논리 게이트(131)로 전달한다. Power-down mode controller 111 inputs the clock enable signal (CKE) from the outside and generates a power-down mode signal (PCKE) passes to a logic gate (131). 파워 다운 모드 제어기(111)는 클럭 인에이블 신호(CKE)가 액티브될 때 동기식 디램 반도체 장치(101)의 대기 전류를 감소시킨다. Thereby power-down mode controller 111 when the clock enable signal (CKE), the active reducing the standby current of the semiconductor synchronous dynamic random access memory device 101. 파워 다운 모드 신호(PCKE)가 액티브되면 논리 게이트(131)의 출력 신호는 인액티브되고, 그로 인하여 입력 버퍼(131)는 동작하지 않게 된다. Power-down mode signal (PCKE) is active when the output signal of the logic gate 131 is inactive, whereby the input buffer 131 is no longer operate.

신호 감지기(121)는 외부로부터 인가되는 제어 신호(CS)를 입력하고 파워 다운 신호(PPD)를 발생하여 논리 게이트(131)로 전달한다. Signal detector 121 is input the control signal (CS) is applied from the outside and generates a power-down signal (PPD) it will be delivered to the logic gate 131. 제어 신호(CS)는 외부로부터 입력되는 신호로서 다수개의 동기식 디램 반도체 장치들 중 하나를 선택하기 위한 칩 선택(chip select) 신호이다. The control signal (CS) is a chip select (chip select) signal for selecting one of a plurality of synchronous DRAM semiconductor devices as a signal inputted from the outside. 다수개의 동기식 디램 반도체 장치들 중 액티브된 칩 선택 신호(CS)를 수신하는 동기식 디램 반도체 장치만 동작을 개시하고, 인액티브된 칩 선택 신호(CS)를 수신하는 동기식 디램 반도체 장치들은 대기 상태를 유지한다. Synchronous dynamic random access memory semiconductor device only synchronous DRAM semiconductor device for receiving a plurality of synchronous dynamic random access memory semiconductor device with an active chip select of the signal (CS) initiating operation, and receiving in the active chip select signal (CS) can maintain a standby state do. 칩 선택 신호(CS)는 대기 상태에서는 인액티브 상태로 유지되고 정상 동작시에는 액티브 상태로 유지된다. Chip select signal (CS) is maintained in an inactive state, the standby state during normal operation, it is maintained in the activated state.

신호 감지기(121)는 제어 신호(CS)가 액티브되는지 또는 인액티브되는지를 감지한다. Signal detector 121 detects whether the control signal (CS) is active, or if the active. 예컨대, 제어 신호(CS)는 논리 '0'이면 액티브 상태이고, 제어 신호(CS)가 논리 '1'이면 인액티브 상태이다. For example, the control signal (CS) is a logic "0", and the active state, the control signal (CS) is a logic '1', in the activated state. 제어 신호(CS)가 논리 '0'이면 신호 감지기(121)의 출력 신호(PPD)는 논리 '1'로서 액티브되고, 제어 신호(CS)가 논리 '1'이면 파워 다운 신호(PPD)는 논리 '0'으로서 인액티브된다. The output signal (PPD) is active as a logic '1', the control signal (CS) is a logic '1', the power-down signal (PPD) of the control signal (CS) is a logic '0' signal detector 121 is a logic which it is active as a "0". 제어 신호(CS)가 액티브되면 동기식 디램 반도체 장치(101)는 정상적으로 동작하고, 제어 신호(CS)가 인액티브되면 동기식 디램 반도체 장치(101)는 대기 상태로 된다. When the control signal (CS) active semiconductor synchronous dynamic random access memory device 101 when the operation, and the control signal (CS) is an inactive normally synchronous dynamic random access memory semiconductor device 101 is in the standby mode.

논리 게이트(131)는 파워 다운 모드 신호(PCKE)와 파워 다운 신호(PPD)를 입력하는 낸드 게이트로 구성된다. A logic gate (131) is composed of a NAND gate for inputting a power-down mode signal (PCKE) and the power-down signal (PPD). 논리 게이트(131)는 여러 가지 형태의 논리 회로로 구성될 수 있다. A logic gate 131 may be of a logic circuit of various types. 논리 게이트(131)는 파워 다운 모드 신호(PCKE)와 파워 다운 신호(PPD) 중 어느 하나라도 논리 '0'이면 논리 '1'을 출력한다. A logic gate 131 when any of the power-down mode signal (PCKE) and the power-down signal (PPD) at any logic "0" and outputs a logic "1". 즉, 논리 게이트(131)의 출력 신호(PBPUB)는 액티브된다. That is, the output signal (PBPUB) of the logic gate 131 is active. 만일 파워 다운 모드 신호(PCKE)와 파워 다운 신호(PPD)가 모두 논리 '1'이면 논리 게이트(131)는 논리 '0'을 출력한다. Ten thousand and one power-down mode signal (PCKE) and if the all the logic "1" power-down signal (PPD), the logic gate 131 outputs a logic '0'. 즉, 논리 게이트(131)의 출력 신호(PBPUB)는 인액티브된다. That is, the output signal (PBPUB) of the logic gate 131 is inactive.

논리 게이트(131)의 출력 신호(PBPUB)가 논리 '1'이면 입력 버퍼(141)는 비활성화되어 동작하지 않게 되고, 논리 게이트(131)의 출력 신호(PBPUB)가 논리 '0'이면 입력 버퍼(141)는 활성화되어 동작한다. The output signal (PBPUB) of the logic gate 131 is a logic '1', the input buffer 141 is not operation is disabled, the output signal (PBPUB) of the logic gate 131 is a logic '0' input buffer ( 141) operates is enabled. 즉, 제어 신호(CS)가 인액티브될 경우, 논리 게이트(131)의 출력 신호(PBPUB)는 논리 '1'이 되고, 그로 인하여 입력 버퍼(141)는 파워 다운 모드 제어기(111)에 상관없이 비활성화되어 동작하지 않게 되므로 입력 버퍼(141)에서 소모되는 전류는 매우 적다. That is, the control signal if the (CS) is inactive, the output signal (PBPUB) of the logic gate 131 is a logic "1", whereby the input buffer 141, regardless of the power-down mode, controller 111 no longer function is disabled so that current consumption in the input buffer 141 is very small.

동기식 디램 반도체 장치(101)는 다수개의 입력 버퍼(141)들을 구비할 수도 있다. Synchronous dynamic random access memory semiconductor device 101 may comprise a plurality of input buffers (141). 이럴 경우 다수개의 입력 버퍼(141)들마다 논리 게이트(131)의 출력 신호가 공통으로 입력된다. In this case the output signal of the plurality of input buffer 141 deulma The logic gate 131 is input in common. 따라서, 동기식 디램 반도체 장치(101)의 대기시 동기식 디램 반도체 장치(101)에서 소모되는 전류는 입력 버퍼(141)들의 수가 많으면 많을수록 종래에 비해 훨씬 많이 감소된다. Thus, the current consumed by the synchronous dynamic random access memory standby synchronous dynamic random access memory semiconductor device 101 of the semiconductor device 101 are significantly reduced much more than the conventional number of the input buffer 141 is large.

이와 같이 본 발명의 다른 실시예에 따르면, 클럭 인에이블 신호(CKE) 또는 칩 선택 신호(CS)를 이용하여 동기식 디램 반도체 장치(101)의 대기 전류를 감소시킬 수가 있다. In this way a further embodiment of the present invention, it is possible to reduce the standby current of the semiconductor synchronous dynamic random access memory device 101 by using a clock enable signal (CKE) or a chip select signal (CS).

도 3은 도 2에 도시된 신호 감지기(121)의 회로도이다. 3 is a circuit diagram of a signal detector 121 shown in FIG. 도 1에 도시된 신호 감지기(11)와 도 2에 도시된 신호 감지기(121)는 그 구성이 동일하다. A signal detector 11 shown in Figure 1 with a signal detector 121 shown in Figure 2 is the same in structure. 도 3을 참조하면, 신호 감지기(121)는 차동 증폭기(201)와 드라이버(203)로 구성된다. 3, the signal detector 121 is composed of a differential amplifier 201 and the driver 203.

차동 증폭기(201)는 제어 신호(CS)를 소정의 기준 전압(Vref)에 비교하고 그 결과를 증폭한다. Differential amplifier 201 compares the control signal (CS) to a predetermined reference voltage (Vref) and amplifies the result. 차동 증폭기(101)는 제어 신호(CS)가 게이트에 인가되는 제1 NMOS 트랜지스터(211)와, 기준 전압(Vref)이 게이트에 인가되는 제2 NMOS 트랜지스터(212)와, 제1 및 제2 NMOS 트랜지스터들(211,212)의 소오스들과 접지단(GND) 사이에 연결되는 저항(221)과, 제1 NMOS 트랜지스터(211)의 드레인에 드레인이 연결되고 전원 전압(Vcc)이 소오스에 인가되는 제1 PMOS 트랜지스터(231), 및 제2 NMOS 트랜지스터(212)의 드레인 및 제1 PMOS 트랜지스터(231)의 게이트에 공통으로 게이트와 드레인이 연결되고 전원 전압(Vcc)이 소오스에 인가되는 제2 PMOS 트랜지스터(232)로 구성된다. And a differential amplifier 101 is control signal (CS) has the first NMOS transistor 211 is applied to the gate, the 2 NMOS transistor 212. The reference voltage (Vref) is applied to the gate, the first and the 2 NMOS a first connection drain to a drain and a power supply voltage (Vcc) of the transistors (211 212) the source and the ground terminal (GND) resistor 221 and a first NMOS transistor 211 connected between the two is applied to the source claim 2 PMOS transistor PMOS transistor 231, and a gate and a drain commonly connected to the gate and the power supply voltage (Vcc) of the drain and the 1 PMOS transistor (231) of claim 2 NMOS transistor 212 is applied to the source ( It consists of 232).

차동 증폭기(201)에서 제어 신호(CS)가 기준 전압(Vref)보다 높으면 제1 NMOS 트랜지스터(211)가 제2 NMOS 트랜지스터(212)보다 많이 턴온(turn-on)되므로 차동 증폭기(201)의 출력 신호(DA)는 접지단(GND) 레벨로 낮아진다. A second, so the NMOS transistor lot turned on than (212) (turn-on), the output of the differential amplifier 201, control signal (CS) is higher than the reference voltage (Vref) of claim 1 NMOS transistor 211 in the differential amplifier 201 signal (DA) is lowered to the ground terminal (GND) level. 즉, 논리 '0'이 된다. That is, it is a logical "0". 만일 제어 신호(CS)가 기준 전압(Vref)보다 낮으면 제2 NMOS 트랜지스터(212)가 제1 NMOS 트랜지스터(211)보다 많이 턴온된다. Ten thousand and one if the control signal (CS) is lower than the reference voltage (Vref), the second NMOS transistor 212 is turned on more than 1 second NMOS transistor 211. 그러면 제2 NMOS 트랜지스터(212)의 드레인에 걸리는 전압은 접지단(GND) 레벨로 낮아지게 되므로, 제1 및 제2 PMOS 트랜지스터들(231,232)은 모두 턴온된다. The second voltage applied to the drain of the NMOS transistor 212 is therefore lowered to a ground terminal (GND) level, the first and second PMOS transistors is (231 232) it is all turned on. 제1 및 제2 PMOS 트랜지스터들(231,232)이 모두 턴온되면 전원 전압(Vcc)이 제1 NMOS 트랜지스터(211)의 드레인에 인가되므로 차동 증폭기(201)의 출력 신호(DA)는 전원 전압(Vcc) 레벨로 높아진다. The first and 2 PMOS transistors when the (231 232) are both turned on, the power supply voltage (Vcc), a first power supply voltage (Vcc), so applied to the drain of the NMOS transistor 211, the output signal (DA) of the differential amplifier (201) It increases in level. 즉, 논리 '1'이 된다. That is, it is a logical "1".

드라이버(203)는 차동 증폭기(201)로부터 출력되는 신호의 구동 능력을 증가시킨다. Driver 203 increases the drive capability of the signal output from the differential amplifier 201. 드라이버(203)는 차동 증폭기(201)로부터 출력되는 신호가 논리 '1'이면 논리 '1'을 출력하고 차동 증폭기(201)로부터 출력되는 신호가 논리 '0'이면 논리 '0'을 출력하는 전달 장치이다. Driver 203 is delivered to, if the signal output from the differential amplifier 201 is a logic '1' output a logic "1" and if the signal outputted from the differential amplifier 201 is a logic '0' output a logic '0' the device. 드라이버(203)는 차동 증폭기(201)로부터 출력되는 신호가 게이트에 인가되고 소오스는 접지되는 NMOS 트랜지스터(213)와, NMOS 트랜지스터(213)의 드레인에 드레인이 연결되고 전원 전압(Vcc)이 소오스에 인가되며 게이트는 접지되는 PMOS 트랜지스터(233), 및 PMOS 트랜지스터(233)의 드레인에 걸리는 전압을 반전시키는 인버터(241)로 구성된다. Driver 203 is in the connected drain to a drain and a power supply voltage (Vcc) of the NMOS transistor 213 and, NMOS transistor 213 in which a signal is applied to the gate and the source is grounded output from the differential amplifier 201. The source applying a gate is composed of a grounded PMOS transistor 233, and an inverter 241 for inverting the voltage applied to the drain of the PMOS transistor 233 is.

차동 증폭기(201)의 출력 신호(DA)가 논리 '1'이면 NMOS 트랜지스터(213)는 턴온된다. When the output signal (DA) of the differential amplifier 201, the logic '1' NMOS transistor 213 is turned on. NMOS 트랜지스터(213)가 턴온되면 인버터(241)의 입력단은 접지단(GND) 레벨로 낮아지게 되므로 드라이버(203)의 출력은 논리 '1'로 된다. When the NMOS transistor 213 is turned on since the output of the input terminal of the inverter 241 is lowered to the ground terminal (GND) level driver 203 is a logic '1'. PMOS 트랜지스터의 구동 능력은 NMOS 트랜지스터(213)의 구동 능력보다 매우 작다. The driving capability of the PMOS transistor is much smaller than the driving capability of the NMOS transistor 213. 차동 증폭기(201)의 출력 신호(DA)가 논리 '0'이면 NMOS 트랜지스터(213)는 턴오프(turn-off)된다. When the output signal (DA) is a logic '0' NMOS transistor 213 of the differential amplifier 201 is turned off (turn-off). PMOS 트랜지스터(233)는 항상 턴온되어 있으므로 NMOS 트랜지스터(213)가 턴오프되면 인버터(241)의 입력단은 전원 전압(Vcc) 레벨로 높아지게 되므로 드라이버(203)의 출력은 논리 '0'으로 된다. PMOS transistor 233 is always turned on, so when the NMOS transistor 213 is turned off, the output of the inverter 241. The input stage driver 203 because the higher the power supply voltage (Vcc) of the level is a logic "0".

도 4는 도 2에 도시된 입력 버퍼(141)의 회로도이다. 4 is a circuit diagram of the input buffer 141 shown in FIG. 도 1에 도시된 입력 버퍼(21)와 도 2에 도시된 입력 버퍼(141)는 그 구성이 동일하다. The input buffer 21 shown in Figure 1 and the input buffer 141 shown in Figure 2 is the same in structure. 도 4를 참조하면, 입력 버퍼(141)는 차동 증폭부(301)와 버퍼부(303)로 구성된다. 4, the input buffer 141 is composed of a differential amplifier unit 301 and the buffer unit 303. The 차동 증폭부(301)는 차동 증폭기와 풀업 트랜지스터(333)로 구성된다. Differential amplifier unit 301 is composed of a differential amplifier and a pull-up transistor (333).

차동 증폭기는 외부로부터 입력되는 신호(PX)가 게이트에 인가되는 제1 NMOS 트랜지스터(311)와, 기준 전압(Vref)이 게이트에 인가되는 제2 NMOS 트랜지스터(312)와, 제1 및 제2 NMOS 트랜지스터들(311,312)의 소오스들과 접지단(GND) 사이에 연결되는 저항(321)과, 제1 NMOS 트랜지스터(311)의 드레인에 드레인이 연결되는 제1 PMOS 트랜지스터(331), 및 제2 NMOS 트랜지스터(312)의 드레인 및 제1 PMOS 트랜지스터(331)의 게이트에 공통으로 게이트와 드레인이 연결되는 제2 PMOS 트랜지스터(332)로 구성된다. Differential amplifier and a signal (PX) is input from outside the first NMOS transistor 311 is applied to the gate, and the 2 NMOS transistor 312. The reference voltage (Vref) is applied to the gate, the first and the 2 NMOS s of the transistors 311 and 312 source and the ground terminal (GND) resistor 321 is connected between the first the first PMOS transistor 331 having a drain coupled to the drain of the NMOS transistor 311, and a 2 NMOS It is composed of a drain, and a first PMOS transistor of claim 2 (332) having a gate and a drain commonly connected to the gate of the PMOS transistor 331 of the transistor 312. 풀업 트랜지스터(333)는 제1 및 제2 PMOS 트랜지스터들(331,332)의 소오스들에 공통으로 드레인이 연결되고 도 1에 도시된 논리 게이트(131)의 출력 신호(PBPUB)가 게이트에 인가되며 전원 전압(Vcc)이 소오스에 인가되는 제3 PMOS 트랜지스터(333)로 구성된다. Pull-up transistor 333 has a first and second output signals (PBPUB) of the PMOS transistor to the drain commonly connected to the source and the logic gate 131 shown in Figure 1 of (331 332) are applied to the gate supply voltage (Vcc) is composed of claim 3 PMOS transistor 333 is applied to the source. 풀업 트랜지스터(333)는 노드(N1)의 전압을 풀업(pull-up)시킨다. Pull-up transistor 333 causes pull-up (pull-up), the voltage at the node (N1).

차동 증폭부(301)에서 논리 게이트(131)의 출력 신호(PBPUB)가 논리 '0'이면 제3 PMOS 트랜지스터(333)는 턴온되므로 차동 증폭부(301)는 동작한다. When the output signal (PBPUB) of the logic gate 131 in the differential amplifier unit 301 is a logic '0' to the 3 PMOS transistor 333 is turned on because the operation portion 301, a differential amplifier. 하지만, 논리 게이트(131)의 출력 신호(PBPUB)가 논리 '1'이면 제3 PMOS 트랜지스터(333)는 턴오프되므로 차동 증폭부(301)는 동작하지 않는다. However, when the output signal (PBPUB) of the logic gate 131 is a logic '1' claim 3 PMOS transistor 333 is turned off since the unit 301 has a differential amplifier does not operate.

논리 게이트(131)의 출력 신호(PBPUB) 즉, 파워 다운 제어 신호가 논리 '0'일 때 차동 증폭부(301)의 동작을 설명한다. The output signal (PBPUB) of the logic gate 131, that is, when the power-down control signal is a logic "0" will be described the operation of the differential amplifier 301. 외부로부터 입력되는 데이터(PX)가 기준 전압(Vref)보다 높으면 제1 NMOS 트랜지스터(311)가 제2 NMOS 트랜지스터(312)보다 많이 턴온되므로 차동 증폭부(301)의 출력 신호는 접지단(GND) 레벨로 낮아진다. Since the data (PX) is input from the outside is higher than the reference voltage (Vref) of claim 1 NMOS transistor 311 is turned on than the 2 NMOS transistor 312 has a ground terminal output signal of the differential amplification section (301) (GND) a lower level. 즉, 논리 '0'이 된다. That is, it is a logical "0". 만일 외부로부터 입력되는 신호(PX)가 기준 전압(Vref)보다 낮으면 제2 NMOS 트랜지스터(312)가 제1 NMOS 트랜지스터(311)보다 많이 턴온된다. Ten thousand and one if the signal (PX) is input from the outside is lower than the reference voltage (Vref), the second NMOS transistor 312 is turned on more than 1 second NMOS transistor 311. 그러면 제2 NMOS 트랜지스터(312)의 드레인에 걸리는 전압은 접지단(GND) 레벨로 낮아지게 되므로, 제1 및 제2 PMOS 트랜지스터들(331,332)은 모두 턴온된다. The second voltage applied to the drain of the NMOS transistor 312 is therefore lowered to a ground terminal (GND) level, the first and second PMOS transistors is (331 332) it is all turned on. 제1 및 제2 PMOS 트랜지스터들(331,332)은 모두 턴온되면 전원 전압(Vcc)이 제1 NMOS 트랜지스터(311)의 드레인에 인가되므로 차동 증폭부(301)의 출력 신호는 전원 전압(Vcc) 레벨로 높아진다. Claim 1 and Claim 2 PMOS transistors (331 332) is when both turn on, so the power supply voltage (Vcc) is applied to the drain of the first NMOS transistor 311, the output signal of the differential amplifier unit 301 is a power supply voltage (Vcc) level higher. 즉, 논리 '1'이 된다. That is, it is a logical "1".

버퍼부(303)는 NMOS 트랜지스터(313)와 제1 및 제2 인버터들(341,342)로 구성된다. A buffer unit 303 is composed of a NMOS transistor 313 and the first and second inverters (341 342). 버퍼부(303)에서 논리 게이트(131)의 출력 신호(PBPUB)가 논리 '1'이면 NMOS 트랜지스터(313)는 턴온된다. The output signal (PBPUB) of the logic gate 131 in the buffer unit 303 is a logic '1' NMOS transistor 313 is turned on. NMOS 트랜지스터(313)가 턴온되면 제1 인버터(341)의 입력단은 접지단(GND) 레벨로 낮아지게 되므로 입력 버퍼(141)의 출력은 차동 증폭부(301)의 출력에 관계없이 항상 논리 '0'이 된다. NMOS transistor 313 that when turned on the input terminal of the first inverter 341 is output, because in the input buffer 141 is lowered to the ground terminal (GND) level, the output is always a logic '0, regardless of the differential amplifier unit 301 "this is. 이와 같이, NMOS 트랜지스터(313)는 차동 증폭부(301)가 동작하지 않을 때 인버터(341)의 출력을 확실히 '0'으로 만들어 인버터(341)에서 누설 전류가 발생하는 것을 방지하기 위한 것이다. Thus, NMOS transistor 313 is to prevent the differential amplifier unit 301 is not in operation when the output of the inverter 341 is surely made to '0', the leakage current from the inverter 341 is generated.

파워 다운 제어 신호(PBPUB)가 논리 '0'이면 NMOS 트랜지스터(313)는 턴오프되므로 버퍼부(303)는 차동 증폭부(301)의 출력 신호에 따라 동작한다. Power-down control signal (PBPUB) is because if the logic '0' NMOS transistor 313 is turned off, buffer 303 operates in accordance with the output signal of the differential amplifier unit 301. The 즉, 차동 증폭부(301)의 출력 신호가 논리 '1'이면 버퍼부(303)의 출력은 논리 '1'이 되고, 차동 증폭부(301)의 출력 신호가 논리 '0'이면 버퍼부(303)의 출력은 논리 '0'이 된다. That is, if the output signal of the differential amplifier unit 301 is a logic '1' output from the buffer unit 303 is a logical "1", when the output signal of the differential amplifier unit 301, a logic '0' buffer ( the output of 303) is a logical "0".

외부 입력 데이터(PX)는 일반적으로 TTL(Transistor Transistor Logic) 레벨의 전압 신호이다. External input data (PX) is generally in the TTL (Transistor Transistor Logic) level of the voltage signal. 하지만 제2 인버터(342)로부터 출력되는 신호는 CMOS(Complementary Metal Oxide Semiconductor) 레벨의 전압 신호이다. However, the signal output from the second inverter 342 is a voltage signal (Complementary Metal Oxide Semiconductor), CMOS level. 이와 같이 입력 버퍼(141)는 TTL 레벨의 입력 신호를 CMOS 레벨의 신호로 변환시켜준다. In this way the input buffer (141) should convert an input signal of a TTL level into a signal of CMOS level.

도 4에서 알 수 있듯이 논리 게이트(131)의 출력 신호(PBPUB)가 논리 '1'이면 입력 버퍼(141)의 출력은 논리 '0'이 되어 동작하지 않으므로 입력 버퍼(141)에서 소모되는 전류는 매우 적어지게 된다. As can be seen in four when the output signal (PBPUB) of the logic gate 131 is a logic '1' inputs an output of the buffer 141 is the current consumed by the DO NOT operation is a logic '0', the input buffer 141 is It becomes very small.

본 발명은 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다. The present invention is not limited to the embodiments, many modifications are possible by those of ordinary skill in the art within the spirit of the present invention it will be apparent.

상술한 바와 같이 본 발명에 따르면, 클럭 인에이블 신호(CKE)를 이용하지 않고 칩 선택 신호(CS)를 이용하여 동기식 디램 반도체 장치(101)의 대기 전류를 감소시킬 수 있다. According to the invention as described above, it is possible to reduce the standby current of the semiconductor synchronous dynamic random access memory device 101 without using a clock enable signal (CKE) by using a chip select signal (CS). 클럭 인에이블 신호(CKE)를 이용하지 않음으로 인하여 동기식 디램 반도체 장치(101)를 제어하는 메모리 콘트롤러의 핀 수가 증가되지도 않으며, 첫 번째 액세스 타임(access time)에 1클럭의 지연 시간이 추가로 발생하는 문제점도 발생하지 않게된다. Due to not using a clock enable signal (CKE) does also not increase the number of pins of the memory controller for controlling a synchronous dynamic random access memory semiconductor device 101, an additional delay of one clock to the first access time (access time) problems occurring is also not generated.

Claims (9)

  1. 외부로부터 입력되는 칩 선택 신호에 응답하여 파워 다운 제어 신호를 발생하는 신호 감지기; In response to the chip select signal input from the outside to generate a power-down control signal detector signal; And
    상기 파워 다운 제어 신호가 액티브되면 입력 데이터를 출력하는 정상 동작을 수행하고 상기 파워 다운 제어 신호가 인액티브되면 대기 상태로 진입하는 입력 버퍼를 구비하고, 상기 신호 감지기는 The power-down when the control signal is active when performing the normal operation to output the input data and the power-down control signal is inactive, and comprising an input buffer to go into a standby state, the signal detector
    상기 칩 선택 신호를 입력하는 차동 증폭기; A differential amplifier for inputting the chip enable signal; And
    상기 차동 증폭기의 출력 신호의 구동 능력을 증가시키는 드라이버를 구비하는 것을 특징으로 하는 반도체 메모리 장치. A semiconductor memory device comprising the driver to increase the driving capability of the output signal of the differential amplifier.
  2. 제1항에 있어서, 상기 입력 버퍼는 The method of claim 1, wherein the input buffer is
    상기 입력 데이터를 입력하는 차동 증폭부; Differential amplifier unit for inputting said input data; And
    상기 차동 증폭부와 전원 전압 사이에 연결되며 상기 파워 다운 제어 신호에 응답하여 상기 차동 증폭부를 활성화시키는 풀업 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치. A semiconductor memory device characterized in that by being connected between said differential amplifier section and the power supply voltage in response to the power-down control signal having a pull-up transistor of the differential amplifying portion is enabled.
  3. 제2항에 있어서, 상기 파워 다운 제어 신호는 상기 풀업 트랜지스터의 게이트로 입력되는 것을 특징으로 하는 반도체 메모리 장치. The method of claim 2, wherein said power-down control signal is a semiconductor memory device, characterized in that input to the gate of the pull-up transistor.
  4. 외부로부터 입력되는 제어 신호를 감지하여 파워 다운 신호를 발생하는 신호 감지기; To sense the control signal inputted from the outside to generate a power-down signal detector signal;
    클럭 인에이블 신호에 응답하여 파워 다운 모드 신호를 발생하는 파워 다운 모드 제어기; Power-down mode controller for generating a power-down mode signal in response to a clock enable signal;
    상기 파워 다운 신호와 상기 파워 다운 모드 신호를 조합하여 파워 다운 제어 신호를 발생하는 논리 회로; The power-down signal and the power-down mode signal is a logic circuit for combining generates a power-down control signal; And
    상기 파워 다운 제어 신호가 액티브되면 입력 데이터를 출력하는 정상 동작을 수행하고 상기 파워 다운 제어 신호가 인액티브되면 대기 상태로 진입하는 입력 버퍼를 구비하는 것을 특징으로 하는 반도체 메모리 장치. If when the power-down control signal is active to perform a normal operation and outputs the input data and the power-down control signal is in the active semiconductor memory device comprising the input buffer to go into a standby state.
  5. 제4항에 있어서, 상기 신호 감지기는 The method of claim 4, wherein the signal detector
    상기 제어 신호를 입력하는 차동 증폭기; A differential amplifier for inputting the control signal; And
    상기 차동 증폭기로부터 출력되는 신호의 구동 능력을 증가시키는 드라이버를 구비하는 것을 특징으로 하는 반도체 메모리 장치. A semiconductor memory device comprising the driver to increase the driving capability of the signal output from the differential amplifier.
  6. 제4항에 있어서, 상기 논리 회로는 상기 파워 다운 신호와 상기 파워 다운 모드 신호를 입력하고 상기 파워 다운 제어 신호를 발생하는 낸드 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치. The method of claim 4 wherein the logic circuit a semiconductor memory device comprising a NAND gate which inputs the power-down signal and the power-down mode signal and generating the power-down control signal.
  7. 제4항에 있어서, 상기 제어 신호는 다수개의 동기식 반도체 장치들 중 하나를 선택하는 칩 선택 신호인 것을 특징으로 하는 반도체 메모리 장치. The method of claim 4, wherein said control signal is a semiconductor memory device, characterized in that a chip select signal for selecting one of a plurality of synchronous semiconductor device.
  8. 제4항에 있어서, 상기 입력 버퍼는 The method of claim 4, wherein the input buffer is
    상기 입력 데이터를 입력하는 차동 증폭부; Differential amplifier unit for inputting said input data; And
    상기 차동 증폭부와 전원 전압 사이에 연결되며 상기 파워 다운 제어 신호에 응답하여 상기 차동 증폭부를 활성화시키는 풀업 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치. A semiconductor memory device characterized in that by being connected between said differential amplifier section and the power supply voltage in response to the power-down control signal having a pull-up transistor of the differential amplifying portion is enabled.
  9. 제8항에 있어서, 상기 파워 다운 제어 신호는 상기 풀업 트랜지스터의 게이트로 입력되는 것을 특징으로 하는 반도체 메모리 장치. The method of claim 8 wherein said power-down control signal is a semiconductor memory device, characterized in that input to the gate of the pull-up transistor.
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