KR100269313B1 - Semiconductor memory device for consuming small current at stand-by state - Google Patents

Semiconductor memory device for consuming small current at stand-by state Download PDF

Info

Publication number
KR100269313B1
KR100269313B1 KR1019970058797A KR19970058797A KR100269313B1 KR 100269313 B1 KR100269313 B1 KR 100269313B1 KR 1019970058797 A KR1019970058797 A KR 1019970058797A KR 19970058797 A KR19970058797 A KR 19970058797A KR 100269313 B1 KR100269313 B1 KR 100269313B1
Authority
KR
South Korea
Prior art keywords
signal
power
control signal
differential amplifier
input
Prior art date
Application number
KR1019970058797A
Other languages
Korean (ko)
Other versions
KR19990038916A (en
Inventor
장현순
Original Assignee
윤종용
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자주식회사 filed Critical 윤종용
Priority to KR1019970058797A priority Critical patent/KR100269313B1/en
Publication of KR19990038916A publication Critical patent/KR19990038916A/en
Application granted granted Critical
Publication of KR100269313B1 publication Critical patent/KR100269313B1/en

Links

Images

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1045Read-write mode select circuits
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits

Abstract

PURPOSE: A semiconductor memory device is provided to have a small current consumption on standby without using a power down mode by a clock enable signal. CONSTITUTION: A semiconductor memory device(1) consists of a signal detector(11), an input buffer(21) and an inverter(31). The signal detector(11) receives a control signal(CS) applied externally to generate a power down signal(PPD). The input buffer(21) senses whether the control signal(CS) is active or inactive. For example, if the control signal(CS) is a logic '0', it is an active state. If the control signal(CS) is a logic '1', it is an inactive state. If the control signal(CS) is active, the output signal(PPD) of the signal detector(11) is inactive. If the control signal(CS) is inactive, the power down signal(PPD) is active. The power down signal(PPD) is inverted by the inverter(31), so that a power down control signal(PBPUB) is outputted. The power down control signal(PBPUB) is inputted to the input buffer(21).

Description

대기시 전류 소모가 적은 반도체 메모리 장치{Semiconductor memory device for consuming small current at stand-by state} Semiconductor memory device for consuming small current at stand-by state

본 발명은 동기식 반도체 장치에 관한 것으로서, 특히 동작 대기시 흐르는 전류의 소모가 적은 반도체 메모리 장치에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a synchronous semiconductor device, and more particularly, to a semiconductor memory device with less consumption of current flowing during operation standby.

시스템의 성능이 향상됨에 따라 메모리 용량의 증대가 요구되어왔다. 그래서 근래에는 용량이 큰 디램(DRAM;Dynamic Random Access Memory) 반도체 장치가 많이 사용되고 있다. 이러한 디램 반도체 장치는 점차 동기식 디램(Synchronous DRAM;SDRAM) 반도체 장치로 대체되고 있다. 동기식 디램 반도체 장치는 디램 반도체 장치에 비해 대역폭이 넓고 제어가 용이한 반면 대기시 전류 소모가 많다는 것이 시스템(System) 설계자들에 의해 지적되어왔다. 대기시 전류 소모가 많을 경우 전원 공급 장치로서 바테리(Battery)를 사용하는 시스템에서는 시스템의 동작 시간이 단축되는 문제점이 있다. 이와 같이 동작 대기시 소모되는 전류를 감소시키기 위하여 클럭 인에이블 신호(CKE)에 의한 파워 다운 모드를 이용하고 있으나 이것 또한 메모리 억세스(memory access)시 1클럭의 지연 시간이 발생하고 동기식 디램 반도체 장치를 제어하는 메모리 콘트롤러(memory controller)의 핀(pin) 수가 증가하는 등 여러 가지 부정적인 요소가 있어서 일부 시스템 설계자들은 동기식 디램 반도체 장치의 사용을 회피하고 있다. 시스템 설계자들이 동기식 디램 반도체 장치를 많이 사용하도록 하기 위해서는 효율적으로 대기 전류 소모를 감소시킬 수 있는 동기식 디램 반도체 장치가 개발되어야 한다.As the performance of a system improves, an increase in memory capacity has been required. Recently, a large amount of DRAM (Dynamic Random Access Memory) semiconductor devices have been used. Such DRAM semiconductor devices are gradually being replaced by synchronous DRAM (SDRAM) semiconductor devices. System designers point out that synchronous DRAM semiconductor devices have wider bandwidth and easier control than DRAM semiconductor devices, while consuming more standby current. In the case of a large current consumption during standby, a system using a battery as a power supply device has a problem of shortening the operating time of the system. In order to reduce the current consumed during the operation standby, the power down mode by the clock enable signal CKE is used. However, this also causes a delay of 1 clock during memory access and generates a synchronous DRAM semiconductor device. There are a number of negative factors, such as an increase in the number of pins in the controlling memory controller, and some system designers are avoiding the use of synchronous DRAM semiconductor devices. In order for system designers to use a lot of synchronous DRAM semiconductor devices, a synchronous DRAM semiconductor device that can efficiently reduce standby current consumption must be developed.

따라서 본 발명이 이루고자하는 기술적 과제는 클럭 인에이블 신호에 의한 파워 다운 모드를 이용하지 않고서도 대기시 전류 소모가 적은 반도체 메모리 장치를 제공하는데 있다.Accordingly, an aspect of the present invention is to provide a semiconductor memory device with low current consumption in standby without using a power down mode by a clock enable signal.

본 발명이 이루고자하는 다른 기술적 과제는 클럭 인에이블 신호에 의한 파워 다운 모드 기능을 가지며 외부 제어 신호에 의해 대기시 전류 소모가 감소되는 반도체 메모리 장치를 제공하는데 있다. Another object of the present invention is to provide a semiconductor memory device having a power down mode function by a clock enable signal and reducing current consumption during standby by an external control signal.

도 1은 본 발명의 일 실시예에 따른 동기식 디램 반도체 장치의 개략적인 블록도. 1 is a schematic block diagram of a synchronous DRAM semiconductor device according to an embodiment of the present invention.

도 2는 본 발명의 다른 실시예에 따른 동기식 디램 반도체 장치의 개략적인 블록도. 2 is a schematic block diagram of a synchronous DRAM semiconductor device according to another embodiment of the present invention.

도 3은 상기 도 2에 도시된 신호 감지기의 회로도. 3 is a circuit diagram of the signal detector shown in FIG.

도 4는 상기 도 2에 도시된 입력 버퍼의 회로도. 4 is a circuit diagram of the input buffer shown in FIG.

상기 기술적 과제를 이루기 위하여 본 발명은 신호 감지기 및 입력 버퍼를 구비한다.In order to achieve the above technical problem, the present invention includes a signal detector and an input buffer.

신호 감지기는 외부로부터 입력되는 칩 선택 신호에 응답하여 파워 다운 제어 신호를 발생한다. 신호 감지기는 칩 선택 신호를 입력하는 차동 증폭기, 및 차동 증폭기의 출력 신호의 구동 능력을 증가시키는 드라이버를 구비한다.The signal detector generates a power down control signal in response to the chip select signal input from the outside. The signal detector includes a differential amplifier for inputting a chip select signal, and a driver for increasing the driving capability of the output signal of the differential amplifier.

입력 버퍼는 파워 다운 제어 신호가 액티브되면 입력 데이터를 출력하는 정상 동작을 수행하고 파워 다운 제어 신호가 인액티브되면 대기 상태로 진입한다. 입력 버퍼는 입력 데이터를 입력하는 차동 증폭부, 및 차동 증폭부와 전원 전압 사이에 연결되며 파워 다운 제어 신호에 응답하여 차동 증폭부를 활성화시키는 풀업 트랜지스터를 구비한다. 파워 다운 제어 신호는 풀업 트랜지스터의 게이트로 입력된다.The input buffer performs a normal operation of outputting input data when the power down control signal is activated, and enters a standby state when the power down control signal is inactive. The input buffer includes a differential amplifier for inputting input data, and a pull-up transistor connected between the differential amplifier and a power supply voltage and activating the differential amplifier in response to a power down control signal. The power down control signal is input to the gate of the pull up transistor.

상기 다른 기술적 과제를 이루기 위하여 본 발명은 신호 감지기, 파워 다운 모드 제어기, 논리 회로 및 입력 버퍼를 구비한다.In order to achieve the above technical problem, the present invention includes a signal detector, a power down mode controller, a logic circuit, and an input buffer.

신호 감지기는 외부로부터 입력되는 제어 신호를 감지하여 파워 다운 신호를 발생한다. 신호 감지기는 제어 신호를 입력하는 차동 증폭기, 및 차동 증폭기로부터 출력되는 신호의 구동 능력을 증가시키는 드라이버를 구비한다. The signal detector detects a control signal input from the outside and generates a power down signal. The signal detector has a differential amplifier for inputting a control signal and a driver for increasing the driving capability of the signal output from the differential amplifier.

파워 다운 모드 제어기는 클럭 인에이블 신호에 응답하여 파워 다운 모드 신호를 발생한다. The power down mode controller generates a power down mode signal in response to the clock enable signal.

논리 회로는 파워 다운 신호와 파워 다운 모드 신호를 조합하여 파워 다운 제어 신호를 발생한다. 논리 회로는 파워 다운 신호와 파워 다운 모드 신호를 입력하고 파워 다운 제어 신호를 발생하는 낸드 게이트를 구비한다.The logic circuit combines the power down signal and the power down mode signal to generate a power down control signal. The logic circuit has a NAND gate for inputting a power down signal and a power down mode signal and generating a power down control signal.

입력 버퍼는 파워 다운 제어 신호가 액티브화되면 입력 데이터를 출력하는 정상 동작을 수행하고 파워 다운 제어 신호가 인액티브되면 대기 상태로 진입한다. 입력 버퍼는 입력 데이터를 입력하는 차동 증폭부, 및 차동 증폭부와 전원 전압 사이에 연결되며 파워 다운 제어 신호에 응답하여 차동 증폭부를 활성화시키는 풀업 트랜지스터를 구비한다. 파워 다운 제어 신호는 풀업 트랜지스터의 게이트로 입력된다. 제어 신호는 다수개의 동기식 반도체 장치들 중 하나를 선택하는 칩 선택 신호이다.The input buffer performs a normal operation of outputting input data when the power down control signal is activated, and enters a standby state when the power down control signal is inactive. The input buffer includes a differential amplifier for inputting input data, and a pull-up transistor connected between the differential amplifier and a power supply voltage and activating the differential amplifier in response to a power down control signal. The power down control signal is input to the gate of the pull up transistor. The control signal is a chip select signal that selects one of a plurality of synchronous semiconductor devices.

상기 본 발명에 의하여 동기식 반도체 장치의 대기시 전류 소모가 적다. According to the present invention, the standby current consumption of the synchronous semiconductor device is low.

이하, 첨부된 도면들을 통하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일 실시예에 따른 동기식 디램 반도체 장치의 개략적인 블록도이다. 도 1을 참조하면, 본 발명의 일 실시예에 따른 동기식 디램 반도체 장치(1)는 신호 감지기(11), 입력 버퍼(21) 및 인버터(31)를 구비한다.1 is a schematic block diagram of a synchronous DRAM semiconductor device according to an embodiment of the present invention. Referring to FIG. 1, a synchronous DRAM semiconductor device 1 according to an embodiment of the present invention includes a signal detector 11, an input buffer 21, and an inverter 31.

신호 감지기(11)는 외부로부터 인가되는 제어 신호(CS)를 입력하고 파워 다운 신호(PPD)를 발생한다. 제어 신호(CS)는 외부로부터 입력되는 신호로서 다수개의 동기식 디램 반도체 장치들 중 하나를 선택하기 위한 칩 선택(chip select) 신호이다. 다수개의 동기식 디램 반도체 장치들 중 액티브(active)된 칩 선택 신호(CS)를 수신하는 동기식 디램 반도체 장치만 동작을 개시하고, 인액티브(inactive)된 칩 선택 신호(CS)를 수신하는 동기식 디램 반도체 장치들은 대기 상태를 유지한다. 칩 선택 신호(CS)는 대기시에는 인액티브 상태로 유지된다.The signal detector 11 inputs a control signal CS applied from the outside and generates a power down signal PPD. The control signal CS is a signal input from the outside and is a chip select signal for selecting one of a plurality of synchronous DRAM semiconductor devices. Among the plurality of synchronous DRAM semiconductor devices, only the synchronous DRAM semiconductor device receiving the active chip selection signal CS starts operation and the synchronous DRAM semiconductor receiving the inactive chip selection signal CS. The devices remain in standby. The chip select signal CS is held in an inactive state during standby.

신호 감지기(11)는 제어 신호(CS)가 액티브되는지 또는 인액티브되는지를 감지한다. 예컨대, 제어 신호(CS)는 논리 '0'이면 액티브 상태이고, 제어 신호(CS)가 논리 '1'이면 인액티브 상태이다. 제어 신호(CS)가 액티브되면 신호 감지기(21)의 출력 신호(PPD)는 인액티브되고, 제어 신호(CS)가 인액티브되면 파워 다운 신호(PPD)는 액티브된다. 제어 신호(CS)가 액티브되면 동기식 디램 반도체 장치(101)는 정상 동작 예컨대 독출(read) 및 기입(write) 동작을 수행하고, 제어 신호(CS)가 인액티브되면 동기식 디램 반도체 장치(101)는 대기 상태로 된다.The signal detector 11 detects whether the control signal CS is active or inactive. For example, the control signal CS is in an active state when the logic '0' and the control signal CS is in an inactive state when the control signal CS is the logic '1'. When the control signal CS is activated, the output signal PPD of the signal detector 21 is inactive, and when the control signal CS is inactive, the power down signal PPD is activated. When the control signal CS is active, the synchronous DRAM semiconductor device 101 performs a normal operation, for example, a read and write operation. When the control signal CS is inactive, the synchronous DRAM semiconductor device 101 performs an operation. The standby state.

파워 다운 신호(PPD)는 인버터(31)에 의하여 반전되어 파워 다운 제어 신호(PBPUB)로써 출력된다. 파워 다운 제어 신호(PBPUB)는 입력 버퍼(21)로 입력된다.The power down signal PPD is inverted by the inverter 31 and output as the power down control signal PBPUB. The power down control signal PBPUB is input to the input buffer 21.

파워 다운 신호(PPD)가 액티브되면 입력 버퍼(21)는 비활성화되어 동작하지 않게 되고, 파워 다운 신호(PPD)가 인액티브되면 입력 버퍼(21)는 활성화되어 동작한다. 즉, 제어 신호(CS)가 인액티브될 경우, 파워 다운 신호(PPD)는 액티브되고 그로 인하여 입력 버퍼(21)는 비활성화되어 동작하지 않게 되므로 입력 버퍼(21)에서 소모되는 전류는 매우 적다. 제어 신호(CS)가 인액티브되면 동기식 디램 반도체 장치(1)는 대기 상태로 된다. 따라서 동기식 디램 반도체 장치(1)가 대기 상태일 경우, 입력 버퍼(21)는 동작하지 않게 됨으로써 동기식 디램 반도체 장치(1)의 전류 소모는 적어진다.When the power down signal PPD is activated, the input buffer 21 is inactivated and does not operate. When the power down signal PPD is inactive, the input buffer 21 is activated and operated. That is, when the control signal CS is inactive, the power down signal PPD becomes active, and thus the input buffer 21 is inactivated and does not operate, so the current consumed in the input buffer 21 is very small. When the control signal CS is inactive, the synchronous DRAM semiconductor device 1 is in a standby state. Therefore, when the synchronous DRAM semiconductor device 1 is in the standby state, the input buffer 21 is not operated, thereby reducing the current consumption of the synchronous DRAM semiconductor device 1.

입력 버퍼(21)는 다수개로 구성될 수가 있다. 입력 버퍼(21)의 수가 많으면 많을수록, 동기식 디램 반도체 장치(1)의 대기시 감소되는 전류의 양은 증가한다.The input buffer 21 may be configured in plural. The larger the number of the input buffers 21, the greater the amount of current that is reduced during standby of the synchronous DRAM semiconductor device 1.

이와 같이, 칩 선택 신호(CS)를 이용하여 입력 버퍼(21)의 동작을 제어할 수가 있다. 즉, 칩 선택 신호(CS)를 이용하여 동기식 디램 반도체 장치(1)의 대기 전류를 감소시킬 수가 있다. 클럭 인에이블 신호(CKE)를 이용할 경우, 동기식 디램 반도체 장치(101)를 제어하는 메모리 콘트롤러의 핀 수가 증가하고 첫 번째 액세스 타임(access time)에서 1클럭의 지연 시간이 추가로 발생하는 문제점이 있다. 그런데 칩 선택 신호(CS)를 이용함으로써 이와 같은 문제점이 발생하지 않게 된다.In this manner, the operation of the input buffer 21 can be controlled by using the chip select signal CS. That is, the standby current of the synchronous DRAM semiconductor device 1 can be reduced by using the chip select signal CS. When using the clock enable signal CKE, there is a problem in that the number of pins of the memory controller controlling the synchronous DRAM semiconductor device 101 increases and an additional delay time of one clock occurs at the first access time. . However, such a problem does not occur by using the chip select signal CS.

도 2는 본 발명의 다른 실시예에 따른 동기식 디램 반도체 장치의 개략적인 블록도이다. 도 2를 참조하면, 본 발명의 다른 실시예에 따른 동기식 디램 반도체 장치(101)는 파워 다운 모드 제어기(111), 신호 감지기(121), 논리 게이트(131) 및 입력 버퍼(141)를 구비한다.2 is a schematic block diagram of a synchronous DRAM semiconductor device according to another embodiment of the present invention. 2, a synchronous DRAM semiconductor device 101 according to another embodiment of the present invention includes a power down mode controller 111, a signal detector 121, a logic gate 131, and an input buffer 141. .

파워 다운 모드 제어기(111)는 외부로부터 클럭 인에이블 신호(CKE)를 입력하고 파워 다운 모드 신호(PCKE)를 발생하여 논리 게이트(131)로 전달한다. 파워 다운 모드 제어기(111)는 클럭 인에이블 신호(CKE)가 액티브될 때 동기식 디램 반도체 장치(101)의 대기 전류를 감소시킨다. 파워 다운 모드 신호(PCKE)가 액티브되면 논리 게이트(131)의 출력 신호는 인액티브되고, 그로 인하여 입력 버퍼(131)는 동작하지 않게 된다.The power down mode controller 111 inputs a clock enable signal CKE from an external source, generates a power down mode signal PCKE, and transmits the generated power down mode signal PCKE to the logic gate 131. The power down mode controller 111 reduces the standby current of the synchronous DRAM semiconductor device 101 when the clock enable signal CKE is activated. When the power down mode signal PCKE is activated, the output signal of the logic gate 131 is inactive, thereby causing the input buffer 131 to become inoperative.

신호 감지기(121)는 외부로부터 인가되는 제어 신호(CS)를 입력하고 파워 다운 신호(PPD)를 발생하여 논리 게이트(131)로 전달한다. 제어 신호(CS)는 외부로부터 입력되는 신호로서 다수개의 동기식 디램 반도체 장치들 중 하나를 선택하기 위한 칩 선택(chip select) 신호이다. 다수개의 동기식 디램 반도체 장치들 중 액티브된 칩 선택 신호(CS)를 수신하는 동기식 디램 반도체 장치만 동작을 개시하고, 인액티브된 칩 선택 신호(CS)를 수신하는 동기식 디램 반도체 장치들은 대기 상태를 유지한다. 칩 선택 신호(CS)는 대기 상태에서는 인액티브 상태로 유지되고 정상 동작시에는 액티브 상태로 유지된다.The signal detector 121 inputs a control signal CS applied from the outside, generates a power down signal PPD, and transmits the generated power down signal PPD to the logic gate 131. The control signal CS is a signal input from the outside and is a chip select signal for selecting one of a plurality of synchronous DRAM semiconductor devices. Of the plurality of synchronous DRAM semiconductor devices, only the synchronous DRAM semiconductor device receiving the active chip select signal CS starts operation, and the synchronous DRAM semiconductor devices receiving the inactive chip select signal CS remain in a standby state. do. The chip select signal CS is maintained in an inactive state in a standby state and remains in an active state in normal operation.

신호 감지기(121)는 제어 신호(CS)가 액티브되는지 또는 인액티브되는지를 감지한다. 예컨대, 제어 신호(CS)는 논리 '0'이면 액티브 상태이고, 제어 신호(CS)가 논리 '1'이면 인액티브 상태이다. 제어 신호(CS)가 논리 '0'이면 신호 감지기(121)의 출력 신호(PPD)는 논리 '1'로서 액티브되고, 제어 신호(CS)가 논리 '1'이면 파워 다운 신호(PPD)는 논리 '0'으로서 인액티브된다. 제어 신호(CS)가 액티브되면 동기식 디램 반도체 장치(101)는 정상적으로 동작하고, 제어 신호(CS)가 인액티브되면 동기식 디램 반도체 장치(101)는 대기 상태로 된다.The signal detector 121 detects whether the control signal CS is active or inactive. For example, the control signal CS is in an active state when the logic '0' and the control signal CS is in an inactive state when the control signal CS is the logic '1'. If the control signal CS is logic '0', the output signal PPD of the signal detector 121 is active as logic '1', and if the control signal CS is logic '1', the power down signal PPD is logic. Inactive as '0'. When the control signal CS is active, the synchronous DRAM semiconductor device 101 operates normally. When the control signal CS is inactive, the synchronous DRAM semiconductor device 101 is in a standby state.

논리 게이트(131)는 파워 다운 모드 신호(PCKE)와 파워 다운 신호(PPD)를 입력하는 낸드 게이트로 구성된다. 논리 게이트(131)는 여러 가지 형태의 논리 회로로 구성될 수 있다. 논리 게이트(131)는 파워 다운 모드 신호(PCKE)와 파워 다운 신호(PPD) 중 어느 하나라도 논리 '0'이면 논리 '1'을 출력한다. 즉, 논리 게이트(131)의 출력 신호(PBPUB)는 액티브된다. 만일 파워 다운 모드 신호(PCKE)와 파워 다운 신호(PPD)가 모두 논리 '1'이면 논리 게이트(131)는 논리 '0'을 출력한다. 즉, 논리 게이트(131)의 출력 신호(PBPUB)는 인액티브된다.The logic gate 131 includes a power down mode signal PCKE and a NAND gate for inputting the power down signal PPD. The logic gate 131 may be configured of various types of logic circuits. The logic gate 131 outputs a logic '1' if any one of the power down mode signal PCKE and the power down signal PPD is logic '0'. That is, the output signal PBPUB of the logic gate 131 is activated. If both the power down mode signal PCKE and the power down signal PPD are logic '1', the logic gate 131 outputs a logic '0'. That is, the output signal PBPUB of the logic gate 131 is inactive.

논리 게이트(131)의 출력 신호(PBPUB)가 논리 '1'이면 입력 버퍼(141)는 비활성화되어 동작하지 않게 되고, 논리 게이트(131)의 출력 신호(PBPUB)가 논리 '0'이면 입력 버퍼(141)는 활성화되어 동작한다. 즉, 제어 신호(CS)가 인액티브될 경우, 논리 게이트(131)의 출력 신호(PBPUB)는 논리 '1'이 되고, 그로 인하여 입력 버퍼(141)는 파워 다운 모드 제어기(111)에 상관없이 비활성화되어 동작하지 않게 되므로 입력 버퍼(141)에서 소모되는 전류는 매우 적다.When the output signal PBPUB of the logic gate 131 is logic '1', the input buffer 141 is inactivated and does not operate. When the output signal PBPUB of the logic gate 131 is logic '0', the input buffer ( 141 is activated and operated. That is, when the control signal CS is inactive, the output signal PBPUB of the logic gate 131 becomes a logic '1', so that the input buffer 141 is independent of the power down mode controller 111. Since it is deactivated and does not operate, the current consumed in the input buffer 141 is very small.

동기식 디램 반도체 장치(101)는 다수개의 입력 버퍼(141)들을 구비할 수도 있다. 이럴 경우 다수개의 입력 버퍼(141)들마다 논리 게이트(131)의 출력 신호가 공통으로 입력된다. 따라서, 동기식 디램 반도체 장치(101)의 대기시 동기식 디램 반도체 장치(101)에서 소모되는 전류는 입력 버퍼(141)들의 수가 많으면 많을수록 종래에 비해 훨씬 많이 감소된다.The synchronous DRAM semiconductor device 101 may include a plurality of input buffers 141. In this case, the output signal of the logic gate 131 is commonly input to each of the plurality of input buffers 141. Therefore, the current consumed by the synchronous DRAM semiconductor device 101 in the standby of the synchronous DRAM semiconductor device 101 decreases as much as the number of the input buffers 141 increases.

이와 같이 본 발명의 다른 실시예에 따르면, 클럭 인에이블 신호(CKE) 또는 칩 선택 신호(CS)를 이용하여 동기식 디램 반도체 장치(101)의 대기 전류를 감소시킬 수가 있다.As described above, according to another exemplary embodiment, the standby current of the synchronous DRAM semiconductor device 101 may be reduced by using the clock enable signal CKE or the chip select signal CS.

도 3은 도 2에 도시된 신호 감지기(121)의 회로도이다. 도 1에 도시된 신호 감지기(11)와 도 2에 도시된 신호 감지기(121)는 그 구성이 동일하다. 도 3을 참조하면, 신호 감지기(121)는 차동 증폭기(201)와 드라이버(203)로 구성된다.3 is a circuit diagram of the signal detector 121 shown in FIG. 2. The signal detector 11 shown in FIG. 1 and the signal detector 121 shown in FIG. 2 have the same configuration. Referring to FIG. 3, the signal detector 121 includes a differential amplifier 201 and a driver 203.

차동 증폭기(201)는 제어 신호(CS)를 소정의 기준 전압(Vref)에 비교하고 그 결과를 증폭한다. 차동 증폭기(101)는 제어 신호(CS)가 게이트에 인가되는 제1 NMOS 트랜지스터(211)와, 기준 전압(Vref)이 게이트에 인가되는 제2 NMOS 트랜지스터(212)와, 제1 및 제2 NMOS 트랜지스터들(211,212)의 소오스들과 접지단(GND) 사이에 연결되는 저항(221)과, 제1 NMOS 트랜지스터(211)의 드레인에 드레인이 연결되고 전원 전압(Vcc)이 소오스에 인가되는 제1 PMOS 트랜지스터(231), 및 제2 NMOS 트랜지스터(212)의 드레인 및 제1 PMOS 트랜지스터(231)의 게이트에 공통으로 게이트와 드레인이 연결되고 전원 전압(Vcc)이 소오스에 인가되는 제2 PMOS 트랜지스터(232)로 구성된다.The differential amplifier 201 compares the control signal CS to a predetermined reference voltage Vref and amplifies the result. The differential amplifier 101 includes a first NMOS transistor 211 to which a control signal CS is applied to a gate, a second NMOS transistor 212 to which a reference voltage Vref is applied to a gate, and first and second NMOS. A resistor 221 connected between the sources of the transistors 211 and 212 and the ground terminal GND, and a first drain connected to the drain of the first NMOS transistor 211 and a power supply voltage Vcc applied to the source. A second PMOS transistor having a gate and a drain connected in common to the PMOS transistor 231, the drain of the second NMOS transistor 212, and the gate of the first PMOS transistor 231, and a power supply voltage Vcc being applied to the source ( 232).

차동 증폭기(201)에서 제어 신호(CS)가 기준 전압(Vref)보다 높으면 제1 NMOS 트랜지스터(211)가 제2 NMOS 트랜지스터(212)보다 많이 턴온(turn-on)되므로 차동 증폭기(201)의 출력 신호(DA)는 접지단(GND) 레벨로 낮아진다. 즉, 논리 '0'이 된다. 만일 제어 신호(CS)가 기준 전압(Vref)보다 낮으면 제2 NMOS 트랜지스터(212)가 제1 NMOS 트랜지스터(211)보다 많이 턴온된다. 그러면 제2 NMOS 트랜지스터(212)의 드레인에 걸리는 전압은 접지단(GND) 레벨로 낮아지게 되므로, 제1 및 제2 PMOS 트랜지스터들(231,232)은 모두 턴온된다. 제1 및 제2 PMOS 트랜지스터들(231,232)이 모두 턴온되면 전원 전압(Vcc)이 제1 NMOS 트랜지스터(211)의 드레인에 인가되므로 차동 증폭기(201)의 출력 신호(DA)는 전원 전압(Vcc) 레벨로 높아진다. 즉, 논리 '1'이 된다.In the differential amplifier 201, when the control signal CS is higher than the reference voltage Vref, the first NMOS transistor 211 is turned on more than the second NMOS transistor 212, so that the output of the differential amplifier 201 is increased. The signal DA is lowered to the ground terminal GND level. That is, the logic is '0'. If the control signal CS is lower than the reference voltage Vref, the second NMOS transistor 212 is turned on more than the first NMOS transistor 211. Then, since the voltage applied to the drain of the second NMOS transistor 212 is lowered to the ground terminal GND level, both the first and second PMOS transistors 231 and 232 are turned on. When both the first and second PMOS transistors 231 and 232 are turned on, the power supply voltage Vcc is applied to the drain of the first NMOS transistor 211, so that the output signal DA of the differential amplifier 201 is the power supply voltage Vcc. Raise to level. That is, the logic is '1'.

드라이버(203)는 차동 증폭기(201)로부터 출력되는 신호의 구동 능력을 증가시킨다. 드라이버(203)는 차동 증폭기(201)로부터 출력되는 신호가 논리 '1'이면 논리 '1'을 출력하고 차동 증폭기(201)로부터 출력되는 신호가 논리 '0'이면 논리 '0'을 출력하는 전달 장치이다. 드라이버(203)는 차동 증폭기(201)로부터 출력되는 신호가 게이트에 인가되고 소오스는 접지되는 NMOS 트랜지스터(213)와, NMOS 트랜지스터(213)의 드레인에 드레인이 연결되고 전원 전압(Vcc)이 소오스에 인가되며 게이트는 접지되는 PMOS 트랜지스터(233), 및 PMOS 트랜지스터(233)의 드레인에 걸리는 전압을 반전시키는 인버터(241)로 구성된다.The driver 203 increases the driving capability of the signal output from the differential amplifier 201. The driver 203 outputs logic '1' if the signal output from the differential amplifier 201 is logic '1' and outputs logic '0' if the signal output from the differential amplifier 201 is logic '0'. Device. The driver 203 has an NMOS transistor 213 in which a signal output from the differential amplifier 201 is applied to a gate and a source is grounded, a drain is connected to a drain of the NMOS transistor 213, and a power supply voltage Vcc is connected to the source. The PMOS transistor 233 is applied and the gate is grounded, and the inverter 241 inverts the voltage applied to the drain of the PMOS transistor 233.

차동 증폭기(201)의 출력 신호(DA)가 논리 '1'이면 NMOS 트랜지스터(213)는 턴온된다. NMOS 트랜지스터(213)가 턴온되면 인버터(241)의 입력단은 접지단(GND) 레벨로 낮아지게 되므로 드라이버(203)의 출력은 논리 '1'로 된다. PMOS 트랜지스터의 구동 능력은 NMOS 트랜지스터(213)의 구동 능력보다 매우 작다. 차동 증폭기(201)의 출력 신호(DA)가 논리 '0'이면 NMOS 트랜지스터(213)는 턴오프(turn-off)된다. PMOS 트랜지스터(233)는 항상 턴온되어 있으므로 NMOS 트랜지스터(213)가 턴오프되면 인버터(241)의 입력단은 전원 전압(Vcc) 레벨로 높아지게 되므로 드라이버(203)의 출력은 논리 '0'으로 된다.When the output signal DA of the differential amplifier 201 is logic '1', the NMOS transistor 213 is turned on. When the NMOS transistor 213 is turned on, the input terminal of the inverter 241 is lowered to the ground terminal GND level, so the output of the driver 203 becomes a logic '1'. The driving capability of the PMOS transistor is much smaller than that of the NMOS transistor 213. When the output signal DA of the differential amplifier 201 is logic '0', the NMOS transistor 213 is turned off. Since the PMOS transistor 233 is always turned on, when the NMOS transistor 213 is turned off, the input terminal of the inverter 241 is raised to the power supply voltage Vcc level, so that the output of the driver 203 becomes a logic '0'.

도 4는 도 2에 도시된 입력 버퍼(141)의 회로도이다. 도 1에 도시된 입력 버퍼(21)와 도 2에 도시된 입력 버퍼(141)는 그 구성이 동일하다. 도 4를 참조하면, 입력 버퍼(141)는 차동 증폭부(301)와 버퍼부(303)로 구성된다. 차동 증폭부(301)는 차동 증폭기와 풀업 트랜지스터(333)로 구성된다.4 is a circuit diagram of the input buffer 141 shown in FIG. The input buffer 21 shown in FIG. 1 and the input buffer 141 shown in FIG. 2 have the same configuration. Referring to FIG. 4, the input buffer 141 includes a differential amplifier 301 and a buffer unit 303. The differential amplifier 301 is composed of a differential amplifier and a pull-up transistor 333.

차동 증폭기는 외부로부터 입력되는 신호(PX)가 게이트에 인가되는 제1 NMOS 트랜지스터(311)와, 기준 전압(Vref)이 게이트에 인가되는 제2 NMOS 트랜지스터(312)와, 제1 및 제2 NMOS 트랜지스터들(311,312)의 소오스들과 접지단(GND) 사이에 연결되는 저항(321)과, 제1 NMOS 트랜지스터(311)의 드레인에 드레인이 연결되는 제1 PMOS 트랜지스터(331), 및 제2 NMOS 트랜지스터(312)의 드레인 및 제1 PMOS 트랜지스터(331)의 게이트에 공통으로 게이트와 드레인이 연결되는 제2 PMOS 트랜지스터(332)로 구성된다. 풀업 트랜지스터(333)는 제1 및 제2 PMOS 트랜지스터들(331,332)의 소오스들에 공통으로 드레인이 연결되고 도 1에 도시된 논리 게이트(131)의 출력 신호(PBPUB)가 게이트에 인가되며 전원 전압(Vcc)이 소오스에 인가되는 제3 PMOS 트랜지스터(333)로 구성된다. 풀업 트랜지스터(333)는 노드(N1)의 전압을 풀업(pull-up)시킨다.The differential amplifier includes a first NMOS transistor 311 to which a signal PX input from the outside is applied to a gate, a second NMOS transistor 312 to which a reference voltage Vref is applied to a gate, and first and second NMOS. A resistor 321 connected between the sources of the transistors 311 and 312 and the ground terminal GND, a first PMOS transistor 331 having a drain connected to the drain of the first NMOS transistor 311, and a second NMOS The second PMOS transistor 332 has a gate and a drain connected in common to the drain of the transistor 312 and the gate of the first PMOS transistor 331. The pull-up transistor 333 has a drain connected to the sources of the first and second PMOS transistors 331 and 332 in common, and an output signal PBPUB of the logic gate 131 shown in FIG. (Vcc) is composed of the third PMOS transistor 333 applied to the source. The pull-up transistor 333 pulls up the voltage of the node N1.

차동 증폭부(301)에서 논리 게이트(131)의 출력 신호(PBPUB)가 논리 '0'이면 제3 PMOS 트랜지스터(333)는 턴온되므로 차동 증폭부(301)는 동작한다. 하지만, 논리 게이트(131)의 출력 신호(PBPUB)가 논리 '1'이면 제3 PMOS 트랜지스터(333)는 턴오프되므로 차동 증폭부(301)는 동작하지 않는다.When the output signal PBPUB of the logic gate 131 is logic '0' in the differential amplifier 301, the third PMOS transistor 333 is turned on, so that the differential amplifier 301 operates. However, when the output signal PBPUB of the logic gate 131 is logic '1', the third PMOS transistor 333 is turned off and thus the differential amplifier 301 does not operate.

논리 게이트(131)의 출력 신호(PBPUB) 즉, 파워 다운 제어 신호가 논리 '0'일 때 차동 증폭부(301)의 동작을 설명한다. 외부로부터 입력되는 데이터(PX)가 기준 전압(Vref)보다 높으면 제1 NMOS 트랜지스터(311)가 제2 NMOS 트랜지스터(312)보다 많이 턴온되므로 차동 증폭부(301)의 출력 신호는 접지단(GND) 레벨로 낮아진다. 즉, 논리 '0'이 된다. 만일 외부로부터 입력되는 신호(PX)가 기준 전압(Vref)보다 낮으면 제2 NMOS 트랜지스터(312)가 제1 NMOS 트랜지스터(311)보다 많이 턴온된다. 그러면 제2 NMOS 트랜지스터(312)의 드레인에 걸리는 전압은 접지단(GND) 레벨로 낮아지게 되므로, 제1 및 제2 PMOS 트랜지스터들(331,332)은 모두 턴온된다. 제1 및 제2 PMOS 트랜지스터들(331,332)은 모두 턴온되면 전원 전압(Vcc)이 제1 NMOS 트랜지스터(311)의 드레인에 인가되므로 차동 증폭부(301)의 출력 신호는 전원 전압(Vcc) 레벨로 높아진다. 즉, 논리 '1'이 된다.An operation of the differential amplifier 301 when the output signal PBPUB of the logic gate 131, that is, the power down control signal is logic '0' will be described. When the data PX input from the outside is higher than the reference voltage Vref, since the first NMOS transistor 311 is turned on more than the second NMOS transistor 312, the output signal of the differential amplifier 301 is the ground terminal GND. Lower to level That is, the logic is '0'. If the signal PX input from the outside is lower than the reference voltage Vref, the second NMOS transistor 312 is turned on more than the first NMOS transistor 311. Then, the voltage applied to the drain of the second NMOS transistor 312 is lowered to the ground terminal (GND) level, so both the first and second PMOS transistors 331 and 332 are turned on. When both the first and second PMOS transistors 331 and 332 are turned on, the power supply voltage Vcc is applied to the drain of the first NMOS transistor 311, so that the output signal of the differential amplifier 301 is set to the power supply voltage Vcc level. Increases. That is, the logic is '1'.

버퍼부(303)는 NMOS 트랜지스터(313)와 제1 및 제2 인버터들(341,342)로 구성된다. 버퍼부(303)에서 논리 게이트(131)의 출력 신호(PBPUB)가 논리 '1'이면 NMOS 트랜지스터(313)는 턴온된다. NMOS 트랜지스터(313)가 턴온되면 제1 인버터(341)의 입력단은 접지단(GND) 레벨로 낮아지게 되므로 입력 버퍼(141)의 출력은 차동 증폭부(301)의 출력에 관계없이 항상 논리 '0'이 된다. 이와 같이, NMOS 트랜지스터(313)는 차동 증폭부(301)가 동작하지 않을 때 인버터(341)의 출력을 확실히 '0'으로 만들어 인버터(341)에서 누설 전류가 발생하는 것을 방지하기 위한 것이다.The buffer unit 303 includes an NMOS transistor 313 and first and second inverters 341 and 342. When the output signal PBPUB of the logic gate 131 is logic '1' in the buffer unit 303, the NMOS transistor 313 is turned on. When the NMOS transistor 313 is turned on, the input terminal of the first inverter 341 is lowered to the ground terminal GND level, so the output of the input buffer 141 is always logic '0 regardless of the output of the differential amplifier 301. 'Becomes. As described above, the NMOS transistor 313 prevents leakage current from occurring in the inverter 341 by making the output of the inverter 341 certainly '0' when the differential amplifier 301 is not operated.

파워 다운 제어 신호(PBPUB)가 논리 '0'이면 NMOS 트랜지스터(313)는 턴오프되므로 버퍼부(303)는 차동 증폭부(301)의 출력 신호에 따라 동작한다. 즉, 차동 증폭부(301)의 출력 신호가 논리 '1'이면 버퍼부(303)의 출력은 논리 '1'이 되고, 차동 증폭부(301)의 출력 신호가 논리 '0'이면 버퍼부(303)의 출력은 논리 '0'이 된다.When the power down control signal PBPUB is logic '0', the NMOS transistor 313 is turned off, so the buffer unit 303 operates according to the output signal of the differential amplifier 301. That is, when the output signal of the differential amplifier 301 is a logic '1', the output of the buffer unit 303 is a logic '1', and when the output signal of the differential amplifier 301 is a logic '0', The output of 303 is a logic '0'.

외부 입력 데이터(PX)는 일반적으로 TTL(Transistor Transistor Logic) 레벨의 전압 신호이다. 하지만 제2 인버터(342)로부터 출력되는 신호는 CMOS(Complementary Metal Oxide Semiconductor) 레벨의 전압 신호이다. 이와 같이 입력 버퍼(141)는 TTL 레벨의 입력 신호를 CMOS 레벨의 신호로 변환시켜준다.External input data (PX) is typically a voltage signal at the TTL (Transistor Transistor Logic) level. However, the signal output from the second inverter 342 is a voltage signal of a complementary metal oxide semiconductor (CMOS) level. As such, the input buffer 141 converts the TTL level input signal into a CMOS level signal.

도 4에서 알 수 있듯이 논리 게이트(131)의 출력 신호(PBPUB)가 논리 '1'이면 입력 버퍼(141)의 출력은 논리 '0'이 되어 동작하지 않으므로 입력 버퍼(141)에서 소모되는 전류는 매우 적어지게 된다.As shown in FIG. 4, when the output signal PBPUB of the logic gate 131 is a logic '1', the output of the input buffer 141 does not operate because it is a logic '0'. It becomes very small.

본 발명은 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.The present invention is not limited to the embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical spirit of the present invention.

상술한 바와 같이 본 발명에 따르면, 클럭 인에이블 신호(CKE)를 이용하지 않고 칩 선택 신호(CS)를 이용하여 동기식 디램 반도체 장치(101)의 대기 전류를 감소시킬 수 있다. 클럭 인에이블 신호(CKE)를 이용하지 않음으로 인하여 동기식 디램 반도체 장치(101)를 제어하는 메모리 콘트롤러의 핀 수가 증가되지도 않으며, 첫 번째 액세스 타임(access time)에 1클럭의 지연 시간이 추가로 발생하는 문제점도 발생하지 않게된다.As described above, according to the present invention, the standby current of the synchronous DRAM semiconductor device 101 can be reduced by using the chip select signal CS without using the clock enable signal CKE. By not using the clock enable signal CKE, the number of pins of the memory controller controlling the synchronous DRAM semiconductor device 101 is not increased, and a delay time of one clock is added to the first access time. Problems that occur do not occur.

Claims (9)

  1. 외부로부터 입력되는 칩 선택 신호에 응답하여 파워 다운 제어 신호를 발생하는 신호 감지기; 및 A signal detector for generating a power down control signal in response to a chip select signal input from an external device; And
    상기 파워 다운 제어 신호가 액티브되면 입력 데이터를 출력하는 정상 동작을 수행하고 상기 파워 다운 제어 신호가 인액티브되면 대기 상태로 진입하는 입력 버퍼를 구비하고, 상기 신호 감지기는 An input buffer which performs a normal operation of outputting input data when the power down control signal is activated and enters a standby state when the power down control signal is inactive;
    상기 칩 선택 신호를 입력하는 차동 증폭기; 및 A differential amplifier for inputting the chip select signal; And
    상기 차동 증폭기의 출력 신호의 구동 능력을 증가시키는 드라이버를 구비하는 것을 특징으로 하는 반도체 메모리 장치. And a driver for increasing the driving capability of the output signal of the differential amplifier.
  2. 제1항에 있어서, 상기 입력 버퍼는 The method of claim 1, wherein the input buffer is
    상기 입력 데이터를 입력하는 차동 증폭부; 및 A differential amplifier for inputting the input data; And
    상기 차동 증폭부와 전원 전압 사이에 연결되며 상기 파워 다운 제어 신호에 응답하여 상기 차동 증폭부를 활성화시키는 풀업 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치. And a pull-up transistor connected between the differential amplifier and a power supply voltage to activate the differential amplifier in response to the power down control signal.
  3. 제2항에 있어서, 상기 파워 다운 제어 신호는 상기 풀업 트랜지스터의 게이트로 입력되는 것을 특징으로 하는 반도체 메모리 장치. The semiconductor memory device of claim 2, wherein the power down control signal is input to a gate of the pull-up transistor.
  4. 외부로부터 입력되는 제어 신호를 감지하여 파워 다운 신호를 발생하는 신호 감지기; A signal detector for detecting a control signal input from the outside and generating a power down signal;
    클럭 인에이블 신호에 응답하여 파워 다운 모드 신호를 발생하는 파워 다운 모드 제어기; A power down mode controller for generating a power down mode signal in response to a clock enable signal;
    상기 파워 다운 신호와 상기 파워 다운 모드 신호를 조합하여 파워 다운 제어 신호를 발생하는 논리 회로; 및 A logic circuit for combining the power down signal and the power down mode signal to generate a power down control signal; And
    상기 파워 다운 제어 신호가 액티브되면 입력 데이터를 출력하는 정상 동작을 수행하고 상기 파워 다운 제어 신호가 인액티브되면 대기 상태로 진입하는 입력 버퍼를 구비하는 것을 특징으로 하는 반도체 메모리 장치. And an input buffer configured to perform a normal operation of outputting input data when the power down control signal is activated and to enter a standby state when the power down control signal is inactive.
  5. 제4항에 있어서, 상기 신호 감지기는 The method of claim 4, wherein the signal detector
    상기 제어 신호를 입력하는 차동 증폭기; 및 A differential amplifier for inputting the control signal; And
    상기 차동 증폭기로부터 출력되는 신호의 구동 능력을 증가시키는 드라이버를 구비하는 것을 특징으로 하는 반도체 메모리 장치. And a driver for increasing the driving capability of the signal output from the differential amplifier.
  6. 제4항에 있어서, 상기 논리 회로는 상기 파워 다운 신호와 상기 파워 다운 모드 신호를 입력하고 상기 파워 다운 제어 신호를 발생하는 낸드 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치. The semiconductor memory device of claim 4, wherein the logic circuit comprises a NAND gate configured to input the power down signal and the power down mode signal and generate the power down control signal.
  7. 제4항에 있어서, 상기 제어 신호는 다수개의 동기식 반도체 장치들 중 하나를 선택하는 칩 선택 신호인 것을 특징으로 하는 반도체 메모리 장치. The semiconductor memory device of claim 4, wherein the control signal is a chip select signal for selecting one of a plurality of synchronous semiconductor devices.
  8. 제4항에 있어서, 상기 입력 버퍼는 The method of claim 4, wherein the input buffer is
    상기 입력 데이터를 입력하는 차동 증폭부; 및 A differential amplifier for inputting the input data; And
    상기 차동 증폭부와 전원 전압 사이에 연결되며 상기 파워 다운 제어 신호에 응답하여 상기 차동 증폭부를 활성화시키는 풀업 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치. And a pull-up transistor connected between the differential amplifier and a power supply voltage to activate the differential amplifier in response to the power down control signal.
  9. 제8항에 있어서, 상기 파워 다운 제어 신호는 상기 풀업 트랜지스터의 게이트로 입력되는 것을 특징으로 하는 반도체 메모리 장치. The semiconductor memory device of claim 8, wherein the power down control signal is input to a gate of the pull-up transistor.
KR1019970058797A 1997-11-07 1997-11-07 Semiconductor memory device for consuming small current at stand-by state KR100269313B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970058797A KR100269313B1 (en) 1997-11-07 1997-11-07 Semiconductor memory device for consuming small current at stand-by state

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR1019970058797A KR100269313B1 (en) 1997-11-07 1997-11-07 Semiconductor memory device for consuming small current at stand-by state
TW87103944A TW385441B (en) 1997-11-07 1998-03-17 Synchronous semiconductor memory device with less power consumed in a standby mode
JP10227132A JPH11144461A (en) 1997-11-07 1998-08-11 Synchronous semiconductor device
US09/187,544 US6058063A (en) 1997-11-07 1998-11-06 Integrated circuit memory devices having reduced power consumption requirements during standby mode operation

Publications (2)

Publication Number Publication Date
KR19990038916A KR19990038916A (en) 1999-06-05
KR100269313B1 true KR100269313B1 (en) 2000-12-01

Family

ID=19524382

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970058797A KR100269313B1 (en) 1997-11-07 1997-11-07 Semiconductor memory device for consuming small current at stand-by state

Country Status (4)

Country Link
US (1) US6058063A (en)
JP (1) JPH11144461A (en)
KR (1) KR100269313B1 (en)
TW (1) TW385441B (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7515487B2 (en) 2005-12-30 2009-04-07 Samsung Electronics Co., Ltd. Internal reference voltage generating circuit for reducing standby current and semiconductor memory device including the same
US10366732B2 (en) 2017-03-27 2019-07-30 SK Hynix Inc. Semiconductor device
US10559340B2 (en) 2017-03-27 2020-02-11 SK Hynix Inc. Semiconductor device

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6347346B1 (en) 1999-06-30 2002-02-12 Chameleon Systems, Inc. Local memory unit system with global access for use on reconfigurable chips
JP4216415B2 (en) 1999-08-31 2009-01-28 株式会社ルネサステクノロジ Semiconductor device
JP4704389B2 (en) * 1999-11-09 2011-06-15 富士通セミコンダクター株式会社 Semiconductor memory device and control method thereof
JP4064618B2 (en) * 1999-11-09 2008-03-19 富士通株式会社 Semiconductor memory device, operation method thereof, control method thereof, memory system and memory control method
US6249473B1 (en) * 2000-02-21 2001-06-19 Vanguard International Semiconductor Corporation Power down system for regulated internal voltage supply in DRAM
JP3835968B2 (en) 2000-03-06 2006-10-18 松下電器産業株式会社 Semiconductor integrated circuit
JP2001338489A (en) * 2000-05-24 2001-12-07 Mitsubishi Electric Corp Semiconductor device
US6968469B1 (en) 2000-06-16 2005-11-22 Transmeta Corporation System and method for preserving internal processor context when the processor is powered down and restoring the internal processor context when processor is restored
JP3878431B2 (en) * 2000-06-16 2007-02-07 株式会社ルネサステクノロジ Semiconductor integrated circuit device
US6628142B1 (en) * 2000-08-30 2003-09-30 Micron Technology, Inc. Enhanced protection for input buffers of low-voltage flash memories
JP4817510B2 (en) * 2001-02-23 2011-11-16 キヤノン株式会社 Memory controller and memory control device
US6510096B2 (en) * 2001-04-27 2003-01-21 Samsung Electronics Co., Ltd. Power down voltage control method and apparatus
US6552596B2 (en) 2001-08-10 2003-04-22 Micron Technology, Inc. Current saving mode for input buffers
KR100506929B1 (en) * 2002-08-08 2005-08-09 삼성전자주식회사 Input buffer of a synchronous semiconductor memory device
JP3724464B2 (en) * 2002-08-19 2005-12-07 株式会社デンソー Semiconductor pressure sensor
US6765433B1 (en) * 2003-03-20 2004-07-20 Atmel Corporation Low power implementation for input signals of integrated circuits
US7023755B2 (en) * 2003-12-02 2006-04-04 Micron Technology, Inc. Low power control circuit and method for a memory device
DE102004015318B3 (en) * 2004-03-30 2005-09-01 Infineon Technologies Ag Input stage for electronic circuit for receiving, evaluating input signal, passing to subsequent stage has control circuit that activates one or other receiving stage depending on current drains of both stages for respective input signal
US20060227626A1 (en) * 2005-04-11 2006-10-12 Hynix Semiconductor Inc. Input buffer circuit of semiconductor memory device
KR100837268B1 (en) * 2005-02-03 2008-06-11 삼성전자주식회사 Apparatus and method for controlling the power down mode in memory card
US7167401B2 (en) * 2005-02-10 2007-01-23 Micron Technology, Inc. Low power chip select (CS) latency option
KR100674994B1 (en) * 2005-09-10 2007-01-29 삼성전자주식회사 Input buffer for memory device, memory controller and memory system using thereof
KR100788980B1 (en) * 2006-02-03 2007-12-27 (주)피델릭스 Portable device and Method for controlling deep power down mode of shared memory
KR100748461B1 (en) 2006-09-13 2007-08-13 주식회사 하이닉스반도체 Circuit and method for inputting data in semiconductor memory apparatus
KR100856130B1 (en) * 2007-01-08 2008-09-03 삼성전자주식회사 Semiconductor memory device capable of synchronous/ asynchronous operation and data input/ output method thereof
KR100892640B1 (en) 2007-05-10 2009-04-09 주식회사 하이닉스반도체 Semiconductor Integrated Circuit
KR100837825B1 (en) 2007-05-14 2008-06-13 주식회사 하이닉스반도체 Circuit and method for inputting data in semiconductor memory apparatus
KR100911865B1 (en) 2007-06-27 2009-08-11 주식회사 하이닉스반도체 Semiconductor memory device having input device
WO2009023024A1 (en) * 2007-08-13 2009-02-19 Agere Systems Inc. Memory device with reduced buffer current during power-down mode
US7560953B1 (en) 2008-04-23 2009-07-14 Lattice Semiconductor Corporation Power management systems and methods for programmable logic devices
US8412870B2 (en) 2010-05-25 2013-04-02 Lsi Corporation Optimized arbiter using multi-level arbitration
US8339891B2 (en) * 2010-05-25 2012-12-25 Lsi Corporation Power savings and/or dynamic power management in a memory
EP2580657B1 (en) 2010-06-11 2018-10-31 NXP USA, Inc. Information processing device and method
WO2011154775A1 (en) * 2010-06-11 2011-12-15 Freescale Semiconductor, Inc. Memory unit, information processing device, and method
KR101092999B1 (en) * 2010-07-30 2011-12-12 주식회사 하이닉스반도체 Semiconductor memory device and operating method thereof
US20130016559A1 (en) * 2011-07-12 2013-01-17 Samsung Electronics Co., Ltd. Nand flash memory system and method providing reduced power consumption
US8605489B2 (en) 2011-11-30 2013-12-10 International Business Machines Corporation Enhanced data retention mode for dynamic memories
US9240229B1 (en) * 2012-03-15 2016-01-19 Gsi Technology, Inc. Systems and methods involving control-I/O buffer enable circuits and/or features of saving power in standby mode
US10074417B2 (en) 2014-11-20 2018-09-11 Rambus Inc. Memory systems and methods for improved power management
JP6214520B2 (en) * 2014-12-26 2017-10-18 キヤノン株式会社 Semiconductor circuit device
US10770133B1 (en) 2016-12-06 2020-09-08 Gsi Technology, Inc. Read and write data processing circuits and methods associated with computational memory cells that provides write inhibits and read bit line pre-charge inhibits
US10854284B1 (en) 2016-12-06 2020-12-01 Gsi Technology, Inc. Computational memory cell and processing array device with ratioless write port
US10847213B1 (en) 2016-12-06 2020-11-24 Gsi Technology, Inc. Write data processing circuits and methods associated with computational memory cells
US10860318B2 (en) 2016-12-06 2020-12-08 Gsi Technology, Inc. Computational memory cell and processing array device using memory cells
US10847212B1 (en) 2016-12-06 2020-11-24 Gsi Technology, Inc. Read and write data processing circuits and methods associated with computational memory cells using two read multiplexers
US10777262B1 (en) 2016-12-06 2020-09-15 Gsi Technology, Inc. Read data processing circuits and methods associated memory cells
US10860320B1 (en) 2016-12-06 2020-12-08 Gsi Technology, Inc. Orthogonal data transposition system and method during data transfers to/from a processing array

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950020966A (en) * 1993-12-17 1995-07-26 가네꼬 히사시 Power Management Circuit for Synchronous Semiconductor Devices
KR960024820A (en) * 1994-12-31 1996-07-20 김주용 Signal input buffer with reduced current consumption

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5526506A (en) * 1970-12-28 1996-06-11 Hyatt; Gilbert P. Computer system having an improved memory architecture
JPS6243280B2 (en) * 1979-11-08 1987-09-12 Nippon Electric Co
JPS61105795A (en) * 1984-10-29 1986-05-23 Nec Corp Memory circuit
US5459846A (en) * 1988-12-02 1995-10-17 Hyatt; Gilbert P. Computer architecture system having an imporved memory
DE69129401T2 (en) * 1990-12-25 1998-10-29 Mitsubishi Electric Corp A semiconductor memory device with a large memory and a high speed memory
US5614847A (en) * 1992-04-14 1997-03-25 Hitachi, Ltd. Semiconductor integrated circuit device having power reduction mechanism
US5583457A (en) * 1992-04-14 1996-12-10 Hitachi, Ltd. Semiconductor integrated circuit device having power reduction mechanism
JPH07130166A (en) * 1993-09-13 1995-05-19 Mitsubishi Electric Corp Semiconductor storage device and synchronization type semiconductor storage device
US5721860A (en) * 1994-05-24 1998-02-24 Intel Corporation Memory controller for independently supporting synchronous and asynchronous DRAM memories
KR0141933B1 (en) * 1994-10-20 1998-07-15 문정환 Sram of low power consumption
JP3272914B2 (en) * 1995-08-31 2002-04-08 富士通株式会社 Synchronous semiconductor device
US5663919A (en) * 1996-02-28 1997-09-02 Micron Technology, Inc. Memory device with regulated power supply control
KR100231605B1 (en) * 1996-12-31 1999-11-15 김영환 Apparatus of reduced power consumption for semiconductor memory device
JPH1116349A (en) * 1997-06-26 1999-01-22 Mitsubishi Electric Corp Synchronous semiconductor memory device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950020966A (en) * 1993-12-17 1995-07-26 가네꼬 히사시 Power Management Circuit for Synchronous Semiconductor Devices
KR960024820A (en) * 1994-12-31 1996-07-20 김주용 Signal input buffer with reduced current consumption

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7515487B2 (en) 2005-12-30 2009-04-07 Samsung Electronics Co., Ltd. Internal reference voltage generating circuit for reducing standby current and semiconductor memory device including the same
US10366732B2 (en) 2017-03-27 2019-07-30 SK Hynix Inc. Semiconductor device
US10497411B2 (en) 2017-03-27 2019-12-03 SK Hynix Inc. Semiconductor device
US10559340B2 (en) 2017-03-27 2020-02-11 SK Hynix Inc. Semiconductor device
US10706899B2 (en) 2017-03-27 2020-07-07 SK Hynix Inc. Semiconductor device

Also Published As

Publication number Publication date
JPH11144461A (en) 1999-05-28
US6058063A (en) 2000-05-02
TW385441B (en) 2000-03-21
KR19990038916A (en) 1999-06-05

Similar Documents

Publication Publication Date Title
TW556215B (en) Power down voltage control method and apparatus
TW567506B (en) Power-up signal generator for semiconductor memory devices
US5708608A (en) High-speed and low-noise output buffer
US6038189A (en) Semiconductor device allowing external setting of internal power supply voltage generated by a voltage down converter at the time of testing
US6768354B2 (en) Multi-power semiconductor integrated circuit device
US7200054B2 (en) Semiconductor integrated circuit device
JP4578054B2 (en) Deep power down control circuit
JP5191260B2 (en) Input buffer and method for voltage level detection
US6313695B1 (en) Semiconductor circuit device having hierarchical power supply structure
KR0166402B1 (en) Semiconductor integrated circuit
US7675331B2 (en) Power-up signal generating circuit and method for driving the same
US6594770B1 (en) Semiconductor integrated circuit device
JP4386619B2 (en) Semiconductor device
US7019417B2 (en) Power-on reset circuit with current detection
US5612642A (en) Power-on reset circuit with hysteresis
KR100648537B1 (en) Semiconductor integrated circuit and method for generating internal supply voltage in semiconductor integrated circuit
US5615162A (en) Selective power to memory
US6570367B2 (en) Voltage generator with standby operating mode
KR960009394B1 (en) Power supply start-up circuit for dynamic random access memory
JP2550480Y2 (en) Internal power supply voltage generation circuit for semiconductor memory device
KR101056737B1 (en) Device that generates internal power voltage
US6522193B2 (en) Internal voltage generator for semiconductor memory device
US6943585B2 (en) Input buffer circuit
EP1253596A2 (en) Power down voltage control method and apparatus
KR20030035853A (en) Output circuit

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120706

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20130701

Year of fee payment: 14

LAPS Lapse due to unpaid annual fee