KR100269313B1 - Semiconductor memory device for consuming small current at stand-by state - Google Patents
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Abstract
Description
본 발명은 동기식 반도체 장치에 관한 것으로서, 특히 동작 대기시 흐르는 전류의 소모가 적은 반도체 메모리 장치에 관한 것이다.BACKGROUND OF THE
시스템의 성능이 향상됨에 따라 메모리 용량의 증대가 요구되어왔다. 그래서 근래에는 용량이 큰 디램(DRAM;Dynamic Random Access Memory) 반도체 장치가 많이 사용되고 있다. 이러한 디램 반도체 장치는 점차 동기식 디램(Synchronous DRAM;SDRAM) 반도체 장치로 대체되고 있다. 동기식 디램 반도체 장치는 디램 반도체 장치에 비해 대역폭이 넓고 제어가 용이한 반면 대기시 전류 소모가 많다는 것이 시스템(System) 설계자들에 의해 지적되어왔다. 대기시 전류 소모가 많을 경우 전원 공급 장치로서 바테리(Battery)를 사용하는 시스템에서는 시스템의 동작 시간이 단축되는 문제점이 있다. 이와 같이 동작 대기시 소모되는 전류를 감소시키기 위하여 클럭 인에이블 신호(CKE)에 의한 파워 다운 모드를 이용하고 있으나 이것 또한 메모리 억세스(memory access)시 1클럭의 지연 시간이 발생하고 동기식 디램 반도체 장치를 제어하는 메모리 콘트롤러(memory controller)의 핀(pin) 수가 증가하는 등 여러 가지 부정적인 요소가 있어서 일부 시스템 설계자들은 동기식 디램 반도체 장치의 사용을 회피하고 있다. 시스템 설계자들이 동기식 디램 반도체 장치를 많이 사용하도록 하기 위해서는 효율적으로 대기 전류 소모를 감소시킬 수 있는 동기식 디램 반도체 장치가 개발되어야 한다.As the performance of a system improves, an increase in memory capacity has been required. Recently, a large amount of DRAM (Dynamic Random Access Memory) semiconductor devices have been used. Such DRAM semiconductor devices are gradually being replaced by synchronous DRAM (SDRAM) semiconductor devices. System designers point out that synchronous DRAM semiconductor devices have wider bandwidth and easier control than DRAM semiconductor devices, while consuming more standby current. In the case of a large current consumption during standby, a system using a battery as a power supply device has a problem of shortening the operating time of the system. In order to reduce the current consumed during the operation standby, the power down mode by the clock enable signal CKE is used. However, this also causes a delay of 1 clock during memory access and generates a synchronous DRAM semiconductor device. There are a number of negative factors, such as an increase in the number of pins in the controlling memory controller, and some system designers are avoiding the use of synchronous DRAM semiconductor devices. In order for system designers to use a lot of synchronous DRAM semiconductor devices, a synchronous DRAM semiconductor device that can efficiently reduce standby current consumption must be developed.
따라서 본 발명이 이루고자하는 기술적 과제는 클럭 인에이블 신호에 의한 파워 다운 모드를 이용하지 않고서도 대기시 전류 소모가 적은 반도체 메모리 장치를 제공하는데 있다.Accordingly, an aspect of the present invention is to provide a semiconductor memory device with low current consumption in standby without using a power down mode by a clock enable signal.
본 발명이 이루고자하는 다른 기술적 과제는 클럭 인에이블 신호에 의한 파워 다운 모드 기능을 가지며 외부 제어 신호에 의해 대기시 전류 소모가 감소되는 반도체 메모리 장치를 제공하는데 있다.Another object of the present invention is to provide a semiconductor memory device having a power down mode function by a clock enable signal and reducing current consumption during standby by an external control signal.
도 1은 본 발명의 일 실시예에 따른 동기식 디램 반도체 장치의 개략적인 블록도.1 is a schematic block diagram of a synchronous DRAM semiconductor device according to an embodiment of the present invention.
도 2는 본 발명의 다른 실시예에 따른 동기식 디램 반도체 장치의 개략적인 블록도.2 is a schematic block diagram of a synchronous DRAM semiconductor device according to another embodiment of the present invention.
도 3은 상기 도 2에 도시된 신호 감지기의 회로도.3 is a circuit diagram of the signal detector shown in FIG.
도 4는 상기 도 2에 도시된 입력 버퍼의 회로도.4 is a circuit diagram of the input buffer shown in FIG.
상기 기술적 과제를 이루기 위하여 본 발명은 신호 감지기 및 입력 버퍼를 구비한다.In order to achieve the above technical problem, the present invention includes a signal detector and an input buffer.
신호 감지기는 외부로부터 입력되는 칩 선택 신호에 응답하여 파워 다운 제어 신호를 발생한다. 신호 감지기는 칩 선택 신호를 입력하는 차동 증폭기, 및 차동 증폭기의 출력 신호의 구동 능력을 증가시키는 드라이버를 구비한다.The signal detector generates a power down control signal in response to the chip select signal input from the outside. The signal detector includes a differential amplifier for inputting a chip select signal, and a driver for increasing the driving capability of the output signal of the differential amplifier.
입력 버퍼는 파워 다운 제어 신호가 액티브되면 입력 데이터를 출력하는 정상 동작을 수행하고 파워 다운 제어 신호가 인액티브되면 대기 상태로 진입한다. 입력 버퍼는 입력 데이터를 입력하는 차동 증폭부, 및 차동 증폭부와 전원 전압 사이에 연결되며 파워 다운 제어 신호에 응답하여 차동 증폭부를 활성화시키는 풀업 트랜지스터를 구비한다. 파워 다운 제어 신호는 풀업 트랜지스터의 게이트로 입력된다.The input buffer performs a normal operation of outputting input data when the power down control signal is activated, and enters a standby state when the power down control signal is inactive. The input buffer includes a differential amplifier for inputting input data, and a pull-up transistor connected between the differential amplifier and a power supply voltage and activating the differential amplifier in response to a power down control signal. The power down control signal is input to the gate of the pull up transistor.
상기 다른 기술적 과제를 이루기 위하여 본 발명은 신호 감지기, 파워 다운 모드 제어기, 논리 회로 및 입력 버퍼를 구비한다.In order to achieve the above technical problem, the present invention includes a signal detector, a power down mode controller, a logic circuit, and an input buffer.
신호 감지기는 외부로부터 입력되는 제어 신호를 감지하여 파워 다운 신호를 발생한다. 신호 감지기는 제어 신호를 입력하는 차동 증폭기, 및 차동 증폭기로부터 출력되는 신호의 구동 능력을 증가시키는 드라이버를 구비한다.The signal detector detects a control signal input from the outside and generates a power down signal. The signal detector has a differential amplifier for inputting a control signal and a driver for increasing the driving capability of the signal output from the differential amplifier.
파워 다운 모드 제어기는 클럭 인에이블 신호에 응답하여 파워 다운 모드 신호를 발생한다.The power down mode controller generates a power down mode signal in response to the clock enable signal.
논리 회로는 파워 다운 신호와 파워 다운 모드 신호를 조합하여 파워 다운 제어 신호를 발생한다. 논리 회로는 파워 다운 신호와 파워 다운 모드 신호를 입력하고 파워 다운 제어 신호를 발생하는 낸드 게이트를 구비한다.The logic circuit combines the power down signal and the power down mode signal to generate a power down control signal. The logic circuit has a NAND gate for inputting a power down signal and a power down mode signal and generating a power down control signal.
입력 버퍼는 파워 다운 제어 신호가 액티브화되면 입력 데이터를 출력하는 정상 동작을 수행하고 파워 다운 제어 신호가 인액티브되면 대기 상태로 진입한다. 입력 버퍼는 입력 데이터를 입력하는 차동 증폭부, 및 차동 증폭부와 전원 전압 사이에 연결되며 파워 다운 제어 신호에 응답하여 차동 증폭부를 활성화시키는 풀업 트랜지스터를 구비한다. 파워 다운 제어 신호는 풀업 트랜지스터의 게이트로 입력된다. 제어 신호는 다수개의 동기식 반도체 장치들 중 하나를 선택하는 칩 선택 신호이다.The input buffer performs a normal operation of outputting input data when the power down control signal is activated, and enters a standby state when the power down control signal is inactive. The input buffer includes a differential amplifier for inputting input data, and a pull-up transistor connected between the differential amplifier and a power supply voltage and activating the differential amplifier in response to a power down control signal. The power down control signal is input to the gate of the pull up transistor. The control signal is a chip select signal that selects one of a plurality of synchronous semiconductor devices.
상기 본 발명에 의하여 동기식 반도체 장치의 대기시 전류 소모가 적다.According to the present invention, the standby current consumption of the synchronous semiconductor device is low.
이하, 첨부된 도면들을 통하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1은 본 발명의 일 실시예에 따른 동기식 디램 반도체 장치의 개략적인 블록도이다. 도 1을 참조하면, 본 발명의 일 실시예에 따른 동기식 디램 반도체 장치(1)는 신호 감지기(11), 입력 버퍼(21) 및 인버터(31)를 구비한다.1 is a schematic block diagram of a synchronous DRAM semiconductor device according to an embodiment of the present invention. Referring to FIG. 1, a synchronous
신호 감지기(11)는 외부로부터 인가되는 제어 신호(CS)를 입력하고 파워 다운 신호(PPD)를 발생한다. 제어 신호(CS)는 외부로부터 입력되는 신호로서 다수개의 동기식 디램 반도체 장치들 중 하나를 선택하기 위한 칩 선택(chip select) 신호이다. 다수개의 동기식 디램 반도체 장치들 중 액티브(active)된 칩 선택 신호(CS)를 수신하는 동기식 디램 반도체 장치만 동작을 개시하고, 인액티브(inactive)된 칩 선택 신호(CS)를 수신하는 동기식 디램 반도체 장치들은 대기 상태를 유지한다. 칩 선택 신호(CS)는 대기시에는 인액티브 상태로 유지된다.The signal detector 11 inputs a control signal CS applied from the outside and generates a power down signal PPD. The control signal CS is a signal input from the outside and is a chip select signal for selecting one of a plurality of synchronous DRAM semiconductor devices. Among the plurality of synchronous DRAM semiconductor devices, only the synchronous DRAM semiconductor device receiving the active chip selection signal CS starts operation and the synchronous DRAM semiconductor receiving the inactive chip selection signal CS. The devices remain in standby. The chip select signal CS is held in an inactive state during standby.
신호 감지기(11)는 제어 신호(CS)가 액티브되는지 또는 인액티브되는지를 감지한다. 예컨대, 제어 신호(CS)는 논리 '0'이면 액티브 상태이고, 제어 신호(CS)가 논리 '1'이면 인액티브 상태이다. 제어 신호(CS)가 액티브되면 신호 감지기(21)의 출력 신호(PPD)는 인액티브되고, 제어 신호(CS)가 인액티브되면 파워 다운 신호(PPD)는 액티브된다. 제어 신호(CS)가 액티브되면 동기식 디램 반도체 장치(101)는 정상 동작 예컨대 독출(read) 및 기입(write) 동작을 수행하고, 제어 신호(CS)가 인액티브되면 동기식 디램 반도체 장치(101)는 대기 상태로 된다.The signal detector 11 detects whether the control signal CS is active or inactive. For example, the control signal CS is in an active state when the logic '0' and the control signal CS is in an inactive state when the control signal CS is the logic '1'. When the control signal CS is activated, the output signal PPD of the
파워 다운 신호(PPD)는 인버터(31)에 의하여 반전되어 파워 다운 제어 신호(PBPUB)로써 출력된다. 파워 다운 제어 신호(PBPUB)는 입력 버퍼(21)로 입력된다.The power down signal PPD is inverted by the
파워 다운 신호(PPD)가 액티브되면 입력 버퍼(21)는 비활성화되어 동작하지 않게 되고, 파워 다운 신호(PPD)가 인액티브되면 입력 버퍼(21)는 활성화되어 동작한다. 즉, 제어 신호(CS)가 인액티브될 경우, 파워 다운 신호(PPD)는 액티브되고 그로 인하여 입력 버퍼(21)는 비활성화되어 동작하지 않게 되므로 입력 버퍼(21)에서 소모되는 전류는 매우 적다. 제어 신호(CS)가 인액티브되면 동기식 디램 반도체 장치(1)는 대기 상태로 된다. 따라서 동기식 디램 반도체 장치(1)가 대기 상태일 경우, 입력 버퍼(21)는 동작하지 않게 됨으로써 동기식 디램 반도체 장치(1)의 전류 소모는 적어진다.When the power down signal PPD is activated, the
입력 버퍼(21)는 다수개로 구성될 수가 있다. 입력 버퍼(21)의 수가 많으면 많을수록, 동기식 디램 반도체 장치(1)의 대기시 감소되는 전류의 양은 증가한다.The
이와 같이, 칩 선택 신호(CS)를 이용하여 입력 버퍼(21)의 동작을 제어할 수가 있다. 즉, 칩 선택 신호(CS)를 이용하여 동기식 디램 반도체 장치(1)의 대기 전류를 감소시킬 수가 있다. 클럭 인에이블 신호(CKE)를 이용할 경우, 동기식 디램 반도체 장치(101)를 제어하는 메모리 콘트롤러의 핀 수가 증가하고 첫 번째 액세스 타임(access time)에서 1클럭의 지연 시간이 추가로 발생하는 문제점이 있다. 그런데 칩 선택 신호(CS)를 이용함으로써 이와 같은 문제점이 발생하지 않게 된다.In this manner, the operation of the
도 2는 본 발명의 다른 실시예에 따른 동기식 디램 반도체 장치의 개략적인 블록도이다. 도 2를 참조하면, 본 발명의 다른 실시예에 따른 동기식 디램 반도체 장치(101)는 파워 다운 모드 제어기(111), 신호 감지기(121), 논리 게이트(131) 및 입력 버퍼(141)를 구비한다.2 is a schematic block diagram of a synchronous DRAM semiconductor device according to another embodiment of the present invention. 2, a synchronous
파워 다운 모드 제어기(111)는 외부로부터 클럭 인에이블 신호(CKE)를 입력하고 파워 다운 모드 신호(PCKE)를 발생하여 논리 게이트(131)로 전달한다. 파워 다운 모드 제어기(111)는 클럭 인에이블 신호(CKE)가 액티브될 때 동기식 디램 반도체 장치(101)의 대기 전류를 감소시킨다. 파워 다운 모드 신호(PCKE)가 액티브되면 논리 게이트(131)의 출력 신호는 인액티브되고, 그로 인하여 입력 버퍼(131)는 동작하지 않게 된다.The power down
신호 감지기(121)는 외부로부터 인가되는 제어 신호(CS)를 입력하고 파워 다운 신호(PPD)를 발생하여 논리 게이트(131)로 전달한다. 제어 신호(CS)는 외부로부터 입력되는 신호로서 다수개의 동기식 디램 반도체 장치들 중 하나를 선택하기 위한 칩 선택(chip select) 신호이다. 다수개의 동기식 디램 반도체 장치들 중 액티브된 칩 선택 신호(CS)를 수신하는 동기식 디램 반도체 장치만 동작을 개시하고, 인액티브된 칩 선택 신호(CS)를 수신하는 동기식 디램 반도체 장치들은 대기 상태를 유지한다. 칩 선택 신호(CS)는 대기 상태에서는 인액티브 상태로 유지되고 정상 동작시에는 액티브 상태로 유지된다.The
신호 감지기(121)는 제어 신호(CS)가 액티브되는지 또는 인액티브되는지를 감지한다. 예컨대, 제어 신호(CS)는 논리 '0'이면 액티브 상태이고, 제어 신호(CS)가 논리 '1'이면 인액티브 상태이다. 제어 신호(CS)가 논리 '0'이면 신호 감지기(121)의 출력 신호(PPD)는 논리 '1'로서 액티브되고, 제어 신호(CS)가 논리 '1'이면 파워 다운 신호(PPD)는 논리 '0'으로서 인액티브된다. 제어 신호(CS)가 액티브되면 동기식 디램 반도체 장치(101)는 정상적으로 동작하고, 제어 신호(CS)가 인액티브되면 동기식 디램 반도체 장치(101)는 대기 상태로 된다.The
논리 게이트(131)는 파워 다운 모드 신호(PCKE)와 파워 다운 신호(PPD)를 입력하는 낸드 게이트로 구성된다. 논리 게이트(131)는 여러 가지 형태의 논리 회로로 구성될 수 있다. 논리 게이트(131)는 파워 다운 모드 신호(PCKE)와 파워 다운 신호(PPD) 중 어느 하나라도 논리 '0'이면 논리 '1'을 출력한다. 즉, 논리 게이트(131)의 출력 신호(PBPUB)는 액티브된다. 만일 파워 다운 모드 신호(PCKE)와 파워 다운 신호(PPD)가 모두 논리 '1'이면 논리 게이트(131)는 논리 '0'을 출력한다. 즉, 논리 게이트(131)의 출력 신호(PBPUB)는 인액티브된다.The
논리 게이트(131)의 출력 신호(PBPUB)가 논리 '1'이면 입력 버퍼(141)는 비활성화되어 동작하지 않게 되고, 논리 게이트(131)의 출력 신호(PBPUB)가 논리 '0'이면 입력 버퍼(141)는 활성화되어 동작한다. 즉, 제어 신호(CS)가 인액티브될 경우, 논리 게이트(131)의 출력 신호(PBPUB)는 논리 '1'이 되고, 그로 인하여 입력 버퍼(141)는 파워 다운 모드 제어기(111)에 상관없이 비활성화되어 동작하지 않게 되므로 입력 버퍼(141)에서 소모되는 전류는 매우 적다.When the output signal PBPUB of the
동기식 디램 반도체 장치(101)는 다수개의 입력 버퍼(141)들을 구비할 수도 있다. 이럴 경우 다수개의 입력 버퍼(141)들마다 논리 게이트(131)의 출력 신호가 공통으로 입력된다. 따라서, 동기식 디램 반도체 장치(101)의 대기시 동기식 디램 반도체 장치(101)에서 소모되는 전류는 입력 버퍼(141)들의 수가 많으면 많을수록 종래에 비해 훨씬 많이 감소된다.The synchronous
이와 같이 본 발명의 다른 실시예에 따르면, 클럭 인에이블 신호(CKE) 또는 칩 선택 신호(CS)를 이용하여 동기식 디램 반도체 장치(101)의 대기 전류를 감소시킬 수가 있다.As described above, according to another exemplary embodiment, the standby current of the synchronous
도 3은 도 2에 도시된 신호 감지기(121)의 회로도이다. 도 1에 도시된 신호 감지기(11)와 도 2에 도시된 신호 감지기(121)는 그 구성이 동일하다. 도 3을 참조하면, 신호 감지기(121)는 차동 증폭기(201)와 드라이버(203)로 구성된다.3 is a circuit diagram of the
차동 증폭기(201)는 제어 신호(CS)를 소정의 기준 전압(Vref)에 비교하고 그 결과를 증폭한다. 차동 증폭기(101)는 제어 신호(CS)가 게이트에 인가되는 제1 NMOS 트랜지스터(211)와, 기준 전압(Vref)이 게이트에 인가되는 제2 NMOS 트랜지스터(212)와, 제1 및 제2 NMOS 트랜지스터들(211,212)의 소오스들과 접지단(GND) 사이에 연결되는 저항(221)과, 제1 NMOS 트랜지스터(211)의 드레인에 드레인이 연결되고 전원 전압(Vcc)이 소오스에 인가되는 제1 PMOS 트랜지스터(231), 및 제2 NMOS 트랜지스터(212)의 드레인 및 제1 PMOS 트랜지스터(231)의 게이트에 공통으로 게이트와 드레인이 연결되고 전원 전압(Vcc)이 소오스에 인가되는 제2 PMOS 트랜지스터(232)로 구성된다.The
차동 증폭기(201)에서 제어 신호(CS)가 기준 전압(Vref)보다 높으면 제1 NMOS 트랜지스터(211)가 제2 NMOS 트랜지스터(212)보다 많이 턴온(turn-on)되므로 차동 증폭기(201)의 출력 신호(DA)는 접지단(GND) 레벨로 낮아진다. 즉, 논리 '0'이 된다. 만일 제어 신호(CS)가 기준 전압(Vref)보다 낮으면 제2 NMOS 트랜지스터(212)가 제1 NMOS 트랜지스터(211)보다 많이 턴온된다. 그러면 제2 NMOS 트랜지스터(212)의 드레인에 걸리는 전압은 접지단(GND) 레벨로 낮아지게 되므로, 제1 및 제2 PMOS 트랜지스터들(231,232)은 모두 턴온된다. 제1 및 제2 PMOS 트랜지스터들(231,232)이 모두 턴온되면 전원 전압(Vcc)이 제1 NMOS 트랜지스터(211)의 드레인에 인가되므로 차동 증폭기(201)의 출력 신호(DA)는 전원 전압(Vcc) 레벨로 높아진다. 즉, 논리 '1'이 된다.In the
드라이버(203)는 차동 증폭기(201)로부터 출력되는 신호의 구동 능력을 증가시킨다. 드라이버(203)는 차동 증폭기(201)로부터 출력되는 신호가 논리 '1'이면 논리 '1'을 출력하고 차동 증폭기(201)로부터 출력되는 신호가 논리 '0'이면 논리 '0'을 출력하는 전달 장치이다. 드라이버(203)는 차동 증폭기(201)로부터 출력되는 신호가 게이트에 인가되고 소오스는 접지되는 NMOS 트랜지스터(213)와, NMOS 트랜지스터(213)의 드레인에 드레인이 연결되고 전원 전압(Vcc)이 소오스에 인가되며 게이트는 접지되는 PMOS 트랜지스터(233), 및 PMOS 트랜지스터(233)의 드레인에 걸리는 전압을 반전시키는 인버터(241)로 구성된다.The
차동 증폭기(201)의 출력 신호(DA)가 논리 '1'이면 NMOS 트랜지스터(213)는 턴온된다. NMOS 트랜지스터(213)가 턴온되면 인버터(241)의 입력단은 접지단(GND) 레벨로 낮아지게 되므로 드라이버(203)의 출력은 논리 '1'로 된다. PMOS 트랜지스터의 구동 능력은 NMOS 트랜지스터(213)의 구동 능력보다 매우 작다. 차동 증폭기(201)의 출력 신호(DA)가 논리 '0'이면 NMOS 트랜지스터(213)는 턴오프(turn-off)된다. PMOS 트랜지스터(233)는 항상 턴온되어 있으므로 NMOS 트랜지스터(213)가 턴오프되면 인버터(241)의 입력단은 전원 전압(Vcc) 레벨로 높아지게 되므로 드라이버(203)의 출력은 논리 '0'으로 된다.When the output signal DA of the
도 4는 도 2에 도시된 입력 버퍼(141)의 회로도이다. 도 1에 도시된 입력 버퍼(21)와 도 2에 도시된 입력 버퍼(141)는 그 구성이 동일하다. 도 4를 참조하면, 입력 버퍼(141)는 차동 증폭부(301)와 버퍼부(303)로 구성된다. 차동 증폭부(301)는 차동 증폭기와 풀업 트랜지스터(333)로 구성된다.4 is a circuit diagram of the
차동 증폭기는 외부로부터 입력되는 신호(PX)가 게이트에 인가되는 제1 NMOS 트랜지스터(311)와, 기준 전압(Vref)이 게이트에 인가되는 제2 NMOS 트랜지스터(312)와, 제1 및 제2 NMOS 트랜지스터들(311,312)의 소오스들과 접지단(GND) 사이에 연결되는 저항(321)과, 제1 NMOS 트랜지스터(311)의 드레인에 드레인이 연결되는 제1 PMOS 트랜지스터(331), 및 제2 NMOS 트랜지스터(312)의 드레인 및 제1 PMOS 트랜지스터(331)의 게이트에 공통으로 게이트와 드레인이 연결되는 제2 PMOS 트랜지스터(332)로 구성된다. 풀업 트랜지스터(333)는 제1 및 제2 PMOS 트랜지스터들(331,332)의 소오스들에 공통으로 드레인이 연결되고 도 1에 도시된 논리 게이트(131)의 출력 신호(PBPUB)가 게이트에 인가되며 전원 전압(Vcc)이 소오스에 인가되는 제3 PMOS 트랜지스터(333)로 구성된다. 풀업 트랜지스터(333)는 노드(N1)의 전압을 풀업(pull-up)시킨다.The differential amplifier includes a
차동 증폭부(301)에서 논리 게이트(131)의 출력 신호(PBPUB)가 논리 '0'이면 제3 PMOS 트랜지스터(333)는 턴온되므로 차동 증폭부(301)는 동작한다. 하지만, 논리 게이트(131)의 출력 신호(PBPUB)가 논리 '1'이면 제3 PMOS 트랜지스터(333)는 턴오프되므로 차동 증폭부(301)는 동작하지 않는다.When the output signal PBPUB of the
논리 게이트(131)의 출력 신호(PBPUB) 즉, 파워 다운 제어 신호가 논리 '0'일 때 차동 증폭부(301)의 동작을 설명한다. 외부로부터 입력되는 데이터(PX)가 기준 전압(Vref)보다 높으면 제1 NMOS 트랜지스터(311)가 제2 NMOS 트랜지스터(312)보다 많이 턴온되므로 차동 증폭부(301)의 출력 신호는 접지단(GND) 레벨로 낮아진다. 즉, 논리 '0'이 된다. 만일 외부로부터 입력되는 신호(PX)가 기준 전압(Vref)보다 낮으면 제2 NMOS 트랜지스터(312)가 제1 NMOS 트랜지스터(311)보다 많이 턴온된다. 그러면 제2 NMOS 트랜지스터(312)의 드레인에 걸리는 전압은 접지단(GND) 레벨로 낮아지게 되므로, 제1 및 제2 PMOS 트랜지스터들(331,332)은 모두 턴온된다. 제1 및 제2 PMOS 트랜지스터들(331,332)은 모두 턴온되면 전원 전압(Vcc)이 제1 NMOS 트랜지스터(311)의 드레인에 인가되므로 차동 증폭부(301)의 출력 신호는 전원 전압(Vcc) 레벨로 높아진다. 즉, 논리 '1'이 된다.An operation of the
버퍼부(303)는 NMOS 트랜지스터(313)와 제1 및 제2 인버터들(341,342)로 구성된다. 버퍼부(303)에서 논리 게이트(131)의 출력 신호(PBPUB)가 논리 '1'이면 NMOS 트랜지스터(313)는 턴온된다. NMOS 트랜지스터(313)가 턴온되면 제1 인버터(341)의 입력단은 접지단(GND) 레벨로 낮아지게 되므로 입력 버퍼(141)의 출력은 차동 증폭부(301)의 출력에 관계없이 항상 논리 '0'이 된다. 이와 같이, NMOS 트랜지스터(313)는 차동 증폭부(301)가 동작하지 않을 때 인버터(341)의 출력을 확실히 '0'으로 만들어 인버터(341)에서 누설 전류가 발생하는 것을 방지하기 위한 것이다.The
파워 다운 제어 신호(PBPUB)가 논리 '0'이면 NMOS 트랜지스터(313)는 턴오프되므로 버퍼부(303)는 차동 증폭부(301)의 출력 신호에 따라 동작한다. 즉, 차동 증폭부(301)의 출력 신호가 논리 '1'이면 버퍼부(303)의 출력은 논리 '1'이 되고, 차동 증폭부(301)의 출력 신호가 논리 '0'이면 버퍼부(303)의 출력은 논리 '0'이 된다.When the power down control signal PBPUB is logic '0', the
외부 입력 데이터(PX)는 일반적으로 TTL(Transistor Transistor Logic) 레벨의 전압 신호이다. 하지만 제2 인버터(342)로부터 출력되는 신호는 CMOS(Complementary Metal Oxide Semiconductor) 레벨의 전압 신호이다. 이와 같이 입력 버퍼(141)는 TTL 레벨의 입력 신호를 CMOS 레벨의 신호로 변환시켜준다.External input data (PX) is typically a voltage signal at the TTL (Transistor Transistor Logic) level. However, the signal output from the
도 4에서 알 수 있듯이 논리 게이트(131)의 출력 신호(PBPUB)가 논리 '1'이면 입력 버퍼(141)의 출력은 논리 '0'이 되어 동작하지 않으므로 입력 버퍼(141)에서 소모되는 전류는 매우 적어지게 된다.As shown in FIG. 4, when the output signal PBPUB of the
본 발명은 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.The present invention is not limited to the embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical spirit of the present invention.
상술한 바와 같이 본 발명에 따르면, 클럭 인에이블 신호(CKE)를 이용하지 않고 칩 선택 신호(CS)를 이용하여 동기식 디램 반도체 장치(101)의 대기 전류를 감소시킬 수 있다. 클럭 인에이블 신호(CKE)를 이용하지 않음으로 인하여 동기식 디램 반도체 장치(101)를 제어하는 메모리 콘트롤러의 핀 수가 증가되지도 않으며, 첫 번째 액세스 타임(access time)에 1클럭의 지연 시간이 추가로 발생하는 문제점도 발생하지 않게된다.As described above, according to the present invention, the standby current of the synchronous
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