KR100230372B1 - Internal voltage converter for semiconductor memory device - Google Patents
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Abstract
본 발명은 반도체 메모리 장치의 내부 전압 변환기에 관한 것으로서, 내부 전압을 발생하는 반도체 메모리 장치의 내부 전압 변환기에 있어서, 제1 제어 신호와 제2 제어 신호의 반전 신호를 논리곱하는 논리 게이트, 기준 전압을 입력하여 대기 전압을 발생하는 대기 전압 발생부, 및 상기 기준 전압과 상기 제1 제어 신호 및 상기 논리 게이트의 출력을 입력하고 상기 제1 제어 신호와 상기 논리 게이트의 출력에 응답하여 제1 활성 전압 및 제2 활성 전압을 발생하는 활성 전압 발생부를 구비하고, 상기 반도체 메모리 장치가 대기 상태일 때는 상기 내부 전압으로써 상기 대기 전압 발생부로부터 상기 대기 전압이 발생되고, 상기 반도체 메모리 장치가 셀프 리프레쉬 모드일 때는 상기 제2 제어 신호가 디세이블되어 논리 게이트의 출력이 디세이블되고 그에 따라 제2 활성 전압의 발생이 중지되어 상기 내부 전압으로써 제1 활성 전압만 발생됨으로써 반도체 메모리 장치의 전력 소모가 감소된다.The present invention relates to an internal voltage converter of a semiconductor memory device, wherein the internal voltage converter of the semiconductor memory device which generates the internal voltage includes a logic gate and a reference voltage which logically multiply the inversion signal of the first control signal and the second control signal. A standby voltage generator configured to input a standby voltage, and a first active voltage in response to an output of the reference voltage, the first control signal and the logic gate, and an output of the first control signal and the logic gate; An active voltage generator configured to generate a second active voltage, wherein the standby voltage is generated from the standby voltage generator as the internal voltage when the semiconductor memory device is in the standby state, and the semiconductor memory device is in the self-refresh mode. The second control signal is disabled so that the output of the logic gate is disabled The first stop the generation of the second active voltage being generated in accordance with only the first active voltage as the internal voltage is reduced, power consumption of the semiconductor memory device.
Description
본 발명은 반도체 메모리 장치의 내부 전압 변환기에 관한 것으로서, 특히 셀프 리프레쉬 모드(self refresh mode)시 전력 소모가 감소되는 반도체 메모리 장치의 내부 전압 변환기에 관한 것이다.The present invention relates to an internal voltage converter of a semiconductor memory device, and more particularly, to an internal voltage converter of a semiconductor memory device in which power consumption is reduced in a self refresh mode.
메모리 용량이 증가하면서 반도체 메모리 장치의 내부 소자들의 내압이 계속 저하되어왔다. 따라서 저용량의 반도체 메모리 장치에서 사용하던 5볼트 전원을 사용할 수가 없게 되었다. 왜냐하면 내부 소자들의 내압이 낮아서 5볼트를 견딜 수가 없기 때문이다. 이와같은 문제를 해결하기 위해서는 전원을 낮추는 수밖에 없었다. 디램(DRAM) 생산자의 입장에서는 트랜지스터의 미세화 진척에 따라 세대별로 외부 전원을 변화시키는 편이 소비 전력을 저감시킬 수 있고, 신뢰성을 확보해 갈 수 있으면서도 미세 트랜지스터의 성능을 이용할 수 있는 길이었다. 그러나 사용자의 입장에서 보면 이는 현실적인 대안이 아니며 적어도 2~3세대 동안은 외부 전원을 일정하게 가져가고 싶어하는 것은 당연한 요구일 것이다. 특히 LSI(Large Scale Integrated Circuit)에서는 그러한 요구가 무척 강하리라는 것을 쉽게 예상할 수 있다. 이것을 해결하는 방법이 바로 내부 전압 변환기를 사용하는 것이다. 내부 전압 변환기란 일정한 외부 전원을 입력하여 트랜지스터의 내압에 알맞도록 강압시키는 회로를 말한다. 그러나 메모리 용량이 계속 증가하고 집적도가 높아지면서 안정된 내부 전압을 공급할 수 있는 내부 전압 변환기가 요구되고 있다.As the memory capacity increases, the breakdown voltages of the internal devices of the semiconductor memory device continue to decrease. As a result, the 5-volt power supply used in the low-capacity semiconductor memory device cannot be used. This is because the internal voltages of the internal devices are low to withstand 5 volts. In order to solve this problem, the only option was to lower the power. For DRAM producers, changing the external power supply for each generation according to the progress of transistor miniaturization can reduce power consumption and ensure reliability while still utilizing the performance of microtransistors. From the user's point of view, however, this is not a realistic alternative and it would be natural to want to take external power constantly for at least two or three generations. In large scale integrated circuits (LSIs), one can easily anticipate that demand will be very strong. The solution is to use an internal voltage converter. The internal voltage converter refers to a circuit that inputs a constant external power supply to step down the transistor to suit the breakdown voltage. However, as memory capacities continue to increase and density increases, there is a need for an internal voltage converter capable of supplying a stable internal voltage.
도 1은 종래의 반도체 메모리 장치의 내부 전압 변환기의 회로도이다. 도 1에 도시된 회로의 구조를 살펴보기로 한다. 기준 전압(VCC_REF)을 반전 입력으로 하는 제1 비교기(11), 제2 비교기(13), 제3 비교기(15), 제4 비교기(17) 및 제5 비교기(19)가 있고, 상기 다섯 개의 비교기들(11,13,15,17,19)의 각 출력단에 제1 PMOS트랜지스터(21), 제2 PMOS트랜지스터(23), 제3 PMOS트랜지스터(25), 제4 PMOS트랜지스터(27), 및 제5 PMOS트랜지스터(29)가 각각 연결되어있다. 상기 제1 PMOS트랜지스터(21)의 드레인에는 반도체 메모리 장치의 대기 상태(stand-by)시 제공되는 대기 전압(STB_IVC)이 인가되고, 상기 제2 PMOS트랜지스터(23)의 드레인에는 반도체 메모리 장치가 활성화될 때 제공되는 제1 활성 전압(ACT_IVC1)이, 제3 PMOS트랜지스터(25)의 드레인에는 제2 활성 전압(ACT_IVC2)이, 제4 PMOS트랜지스터(27)의 드레인에는 제3 활성 전압(ACT_IVC3)이, 제5 PMOS트랜지스터(29)의 드레인에는 제4 활성 전압(ACT_IVC4)이 각각 연결되어있다.1 is a circuit diagram of an internal voltage converter of a conventional semiconductor memory device. The structure of the circuit shown in FIG. 1 will be described. There are a first comparator 11, a second comparator 13, a third comparator 15, a fourth comparator 17, and a fifth comparator 19 having the reference voltage VCC_REF as an inverting input. At each output terminal of the comparators 11, 13, 15, 17, and 19, a first PMOS transistor 21, a second PMOS transistor 23, a third PMOS transistor 25, a fourth PMOS transistor 27, and The fifth PMOS transistors 29 are connected to each other. The standby voltage STB_IVC provided during the standby state of the semiconductor memory device is applied to the drain of the first PMOS transistor 21, and the semiconductor memory device is activated to the drain of the second PMOS transistor 23. When the first active voltage ACT_IVC1 is provided, the second active voltage ACT_IVC2 is at the drain of the third PMOS transistor 25, and the third active voltage ACT_IVC3 is at the drain of the fourth PMOS transistor 27. The fourth active voltage ACT_IVC4 is connected to the drain of the fifth PMOS transistor 29, respectively.
그리고 상기 제2 비교기(13), 제3 비교기(15), 제4 비교기(17), 및 제5 비교기(19)의 제어단에는 제어 신호(PIACT)가 연결되어있어서 상기 4개의 비교기들(13,15,17,19)의 동작 상태를 제어한다. 즉, 제어 신호(PIACT)가 논리 하이 레벨(logic high level)이면 제2 비교기(13), 제3 비교기(15), 제4 비교기(17), 및 제5 비교기(19)는 각각의 비반전 입력단에 인가되는 전압에 의해 동작하고, 제어 신호(PIACT)가 논리 로우 레벨(logic low level)이면 제2 비교기(13), 제3 비교기(15), 제4 비교기(17), 및 제5 비교기(19)는 각 입력단에 인가되는 전압에 관계없이 동작하지 않게된다.In addition, a control signal PIACT is connected to the control terminals of the second comparator 13, the third comparator 15, the fourth comparator 17, and the fifth comparator 19, so that the four comparators 13 are connected. Control the operating states of .15,17,19. That is, when the control signal PIACT is at a logic high level, the second comparator 13, the third comparator 15, the fourth comparator 17, and the fifth comparator 19 are each non-inverted. The second comparator 13, the third comparator 15, the fourth comparator 17, and the fifth comparator are operated by a voltage applied to the input terminal and the control signal PIACT is at a logic low level. 19 becomes inoperative regardless of the voltage applied to each input terminal.
도 1에 도시된 회로의 동작을 설명하기로 한다. 먼저, 반도체 메모리 장치의 대기 상태에서는 제1 비교기(11)에 연결된 대기 전압(STB_IVC)이 내부 전압 변환기(10)의 출력이 된다. 대기 전압(STB_IVC)이 기준 전압(VCC_REF)보다 높으면 제1 비교기(11)의 출력이 높아지게되어 제1 PMOS트랜지스터(21)는 불통된다. 제1 PMOS트랜지스터(21)가 불통됨으로 인하여 외부 전원(VCCext)이 공급되지 않게 되어 대기 전압(STB_IVC)은 강압된다. 그러다가 대기 전압(STB_IVC)이 기준 전압(VCC_REF)보다 낮아지면 제1 비교기(11)의 출력은 낮아지게되므로 제1 PMOS트랜지스터(21)는 도통한다. 그러면 외부 전원 전압(VCCext)이 공급되어 대기 전압(STB_IVC)은 다시 승압된다. 이와 같은 강압과 승압을 반복하면서 대기 전압(STB_IVC)은 일정한 전압으로서 출력된다. 여기서 대기 상태에서는 전력 소모를 감소시켜야 하므로 대기 전압(STB_IVC)은 낮은 전력으로 출력되도록 설정한다.The operation of the circuit shown in FIG. 1 will be described. First, in the standby state of the semiconductor memory device, the standby voltage STB_IVC connected to the first comparator 11 becomes the output of the internal voltage converter 10. When the standby voltage STB_IVC is higher than the reference voltage VCC_REF, the output of the first comparator 11 becomes high, and the first PMOS transistor 21 is turned off. As the first PMOS transistor 21 is turned off, the external power supply VCCext is not supplied and the standby voltage STB_IVC is stepped down. When the standby voltage STB_IVC is lower than the reference voltage VCC_REF, the output of the first comparator 11 is lowered, so that the first PMOS transistor 21 is conductive. Then, the external power supply voltage VCCext is supplied, and the standby voltage STB_IVC is boosted again. The standby voltage STB_IVC is output as a constant voltage while repeating such step-down and step-up. In this case, since the power consumption must be reduced in the standby state, the standby voltage STB_IVC is set to output at a low power.
그러다가 반도체 메모리 장치가 활성화 모드로 진입하면 제어 신호(PIACT)가 인에이블(enable)되어 제2 비교기(13), 제3 비교기(15), 제4 비교기(17), 및 제5 비교기(19)를 동작 대기 상태로 만든다. 따라서 제1 내지 제4 활성 전압들(ACT_IVC1, ACT_IVC2, ACT_IVC3, ACT_IVC4)이 내부 전압 변환기(10)의 출력이 된다. 만일 제1 활성 전압(ACT_IVC1)이 기준 전압(VCC_REF)보다 높아지면 제2 비교기(13)의 출력이 높아지게되어 제2 PMOS트랜지스터(23)는 불통된다. 제2 PMOS트랜지스터(23)가 불통됨으로 인하여 외부 전원인 외부 전원 전압(VCCext)이 공급되지 않게 되어 제1 활성 전압(ACT_IVC1)은 강압된다.When the semiconductor memory device enters the activation mode, the control signal PIACT is enabled to enable the second comparator 13, the third comparator 15, the fourth comparator 17, and the fifth comparator 19. Puts the unit into a standby state. Accordingly, the first to fourth active voltages ACT_IVC1, ACT_IVC2, ACT_IVC3, and ACT_IVC4 become the output of the internal voltage converter 10. If the first active voltage ACT_IVC1 is higher than the reference voltage VCC_REF, the output of the second comparator 13 becomes high, and the second PMOS transistor 23 is turned off. Since the second PMOS transistor 23 is unsuccessful, the external power supply voltage VCCext, which is an external power supply, is not supplied, and the first active voltage ACT_IVC1 is stepped down.
그러다가 제1 활성 전압(ACT_IVC1)이 기준 전압(VCC_REF)보다 낮아지면 제2 비교기(13)의 출력은 낮아지게되므로 제2 PMOS트랜지스터(23)는 도통한다. 그래서 외부 전원 전압(VCCext)이 공급되어 제1 활성 전압(ACT_IVC1)은 다시 승압된다. 이와 같이 강압과 승압을 반복함에 따라 제1 활성 전압(ACT_IVC1)은 일정한 전압을 유지하게 된다. 제2 내지 제4 활성 전압들(ACT_IVC2, ACT_IVC3, ACT_IVC)도 제1 활성 전압(ACT_IVC1)과 동일하게 동작한다. 상기 제1 내지 제4 활성 전압들(ACT_IVC1, ACT_IVC2, ACT_IVC3, ACT_IVC4)은 내부 전압 변환기(10)에 연결되는 반도체 소자들을 구동시키기에 충분한 전압이 되도록 설정해야 한다.When the first active voltage ACT_IVC1 is lower than the reference voltage VCC_REF, the output of the second comparator 13 is lowered, so that the second PMOS transistor 23 is conductive. Thus, the external power supply voltage VCCext is supplied to boost the first active voltage ACT_IVC1 again. As the step-down and step-up are repeated, the first active voltage ACT_IVC1 maintains a constant voltage. The second to fourth activation voltages ACT_IVC2, ACT_IVC3, and ACT_IVC also operate in the same manner as the first activation voltage ACT_IVC1. The first to fourth active voltages ACT_IVC1, ACT_IVC2, ACT_IVC3, and ACT_IVC4 should be set to a voltage sufficient to drive semiconductor devices connected to the internal voltage converter 10.
여기서, 상기 활성화 모드시 제2 비교기(13), 제3 비교기(15), 제4 비교기(17) 및 제5 비교기(19)는 항상 동작 상태가 되어 내부 전압 변환기(10)에 연결되는 회로의 동작 상태에 관계없이 일정한 전력을 소모하게 된다. 그런데 활성화 모드 중에서 전력 소모를 감소시키기 위한 셀프 리프레쉬 모드가 있다. 이것은 전력 소모를 감소시키기 위한 모드이지만 셀프 리프레쉬 모드에서도 상기 제2 비교기(13), 제3 비교기(15), 제4 비교기(17) 및 제5 비교기(19)와 제2 PMOS트랜지스터(23), 제3 PMOS트랜지스터(25), 제4 PMOS트랜지스터(27), 및 제5 PMOS트랜지스터(29)는 계속 동작 상태이므로 이로 인하여 전력이 불필요하게 소모된다.Here, in the activation mode, the second comparator 13, the third comparator 15, the fourth comparator 17 and the fifth comparator 19 are always in an operating state and are connected to the internal voltage converter 10. It consumes a certain amount of power regardless of the operating state. However, there is a self refresh mode to reduce power consumption among the activation modes. This mode is for reducing power consumption, but also in the self refresh mode, the second comparator 13, the third comparator 15, the fourth comparator 17, the fifth comparator 19 and the second PMOS transistor 23, Since the third PMOS transistor 25, the fourth PMOS transistor 27, and the fifth PMOS transistor 29 continue to operate, power is unnecessarily consumed.
상술한 바와 같이 종래 기술에 따르면, 전력 소모를 감소시키기 위한 셀프 리프레쉬 모드에서도 제2 비교기(13), 제3 비교기(15), 제4 비교기(17), 및 제5 비교기(19)와 제2 PMOS트랜지스터(23), 제3 PMOS트랜지스터(25), 제4 PMOS트랜지스터(27), 및 제5 PMOS트랜지스터(29)가 계속 동작함으로 인하여 불필요한 전력 소모가 발생하여 저전력용 반도체 메모리 장치를 설계하는데 있어서 장애 요소가 된다.As described above, according to the related art, the second comparator 13, the third comparator 15, the fourth comparator 17, and the fifth comparator 19 and the second comparator in the self-refresh mode to reduce power consumption. Since the PMOS transistor 23, the third PMOS transistor 25, the fourth PMOS transistor 27, and the fifth PMOS transistor 29 continue to operate, unnecessary power consumption is generated, and therefore, in designing a low power semiconductor memory device. It becomes an obstacle.
따라서, 본 발명이 이루고자 하는 기술적 과제는 셀프 리프레쉬 모드시 전력 소모가 감소되는 반도체 메모리 장치의 내부 전압 변환기를 제공하는데 있다.Accordingly, an object of the present invention is to provide an internal voltage converter of a semiconductor memory device in which power consumption is reduced in the self refresh mode.
도 1은 종래의 반도체 메모리 장치의 내부 전압 변환기의 회로도.1 is a circuit diagram of an internal voltage converter of a conventional semiconductor memory device.
도 2는 본 발명에 따른 반도체 메모리 장치의 내부 전압 변환기의 회로도.2 is a circuit diagram of an internal voltage converter of a semiconductor memory device according to the present invention.
도 3은 상기 도 2에 도시된 비교기의 회로도.3 is a circuit diagram of the comparator shown in FIG.
도 4는 상기 도 2에 도시된 신호들의 타이밍도.4 is a timing diagram of the signals shown in FIG. 2;
상기 과제를 해결하기 위하여 본 발명은,The present invention to solve the above problems,
내부 전압을 발생하는 반도체 메모리 장치의 내부 전압 변환기에 있어서, 제1 제어 신호와 제2 제어 신호의 반전 신호를 논리곱하는 논리 게이트, 기준 전압을 입력하여 대기 전압을 발생하는 대기 전압 발생부, 및 상기 기준 전압과 상기 제1 제어 신호 및 상기 논리 게이트의 출력을 입력하고 상기 제1 제어 신호와 상기 논리 게이트의 출력에 응답하여 제1 활성 전압 및 제2 활성 전압을 발생하는 활성 전압 발생부를 구비하고, 상기 반도체 메모리 장치가 대기 상태일 때는 상기 내부 전압으로써 상기 대기 전압 발생부로부터 상기 대기 전압이 발생되고, 상기 반도체 메모리 장치가 셀프 리프레쉬 모드일 때는 상기 제2 제어 신호가 디세이블되어 논리 게이트의 출력이 디세이블되고 그에 따라 제2 활성 전압의 발생이 중지되어 상기 내부 전압으로써 제1 활성 전압만 발생되는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 변환기를 제공한다.An internal voltage converter of a semiconductor memory device generating an internal voltage, the internal voltage converter comprising: a logic gate for performing an AND operation on an inverted signal of a first control signal and a second control signal, a standby voltage generator configured to generate a standby voltage by inputting a reference voltage; An active voltage generator configured to input a reference voltage, an output of the first control signal and the logic gate, and generate a first active voltage and a second active voltage in response to the output of the first control signal and the logic gate; When the semiconductor memory device is in the standby state, the standby voltage is generated from the standby voltage generator as the internal voltage. When the semiconductor memory device is in the self-refresh mode, the second control signal is disabled so that the output of the logic gate is disabled. Disabled so that generation of a second active voltage is stopped to allow the first voltage to It provides an internal voltage converter of a semiconductor memory device characterized in that the generated voltage chronic.
바람직하기는, 상기 활성 전압 발생부는 각각 제1 및 제2 입력들을 입력하고 상기 제1 제어 신호에 응답하여 상기 제1 및 제2 입력들을 차동증폭하며 상기 기준 전압을 상기 제1 입력으로 하는 제1 내지 제2 비교기들, 상기 제1 내지 제2 비교기들의 출력들 중 하나에 의해 게이팅되며 각 소오스에 외부 전원 전압이 인가되며 각 드레인은 상기 제1 및 제2 비교기들 중 하나의 제2 입력으로 되며 동시에 상기 제1 활성 전압으로써 발생되는 제1 및 제2 PMOS 트랜지스터들, 각각 제3 및 제4 입력들을 입력하고 상기 논리 게이트의 출력에 응답하여 상기 제3 및 제4 입력들을 차동증폭하며 상기 기준 전압을 상기 제3 입력으로 하는 제3 내지 제4 비교기들, 및 상기 제3 내지 제4 비교기들의 출력들 중 하나에 의해 게이팅되며 각 소오스에 외부 전원 전압이 인가되며 각 드레인은 상기 제3 및 제4 비교기들 중 하나의 제4 입력으로 되며 동시에 상기 제2 활성 전압으로써 발생되는 제3 및 제4 PMOS 트랜지스터들을 구비한다.Preferably, the active voltage generator inputs first and second inputs respectively, differentially amplifies the first and second inputs in response to the first control signal, and uses the reference voltage as the first input. Gated by one of the second to second comparators, the outputs of the first to second comparators, an external power supply voltage is applied to each source, and each drain is a second input of one of the first and second comparators Simultaneously inputting first and second PMOS transistors, respectively, as the first active voltage, third and fourth inputs and differentially amplifying the third and fourth inputs in response to an output of the logic gate and Is gated by one of the third to fourth comparators, and one of the outputs of the third to fourth comparators, and an external power supply voltage is applied to each source. The lane is provided with a fourth input of one of the third and fourth comparators and simultaneously has third and fourth PMOS transistors generated as the second active voltage.
바람직하기는 또한, 상기 논리 게이트는 상기 제2 제어 신호를 입력하는 인버터, 및 상기 인버터의 출력과 상기 제1 제어 신호를 입력하는 앤드 게이트로 구성한다.Preferably, the logic gate includes an inverter for inputting the second control signal, and an end gate for inputting the output of the inverter and the first control signal.
상기 본 발명에 의하여 반도체 메모리 장치의 전력 소모가 감소된다.According to the present invention, power consumption of the semiconductor memory device is reduced.
이하, 실시예를 통하여 본 발명을 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail through examples.
도 2는 본 발명에 따른 내부 전압 변환기의 회로도이다. 도 2에 도시된 회로의 구조를 설명하기로 한다. 도 2를 참조하면, 반도체 메모리 장치의 내부 전압 변환기(30)는 대기 상태시 필요한 대기 전압을 발생하는 대기 전압 발생부(31)와, 노말(normal) 동작시 즉, 데이터의 독출 또는 기입시 필요한 활성 전압을 발생시키는 다수개의 활성 전압 발생부(33) 및 논리 게이트(35)로 구성된다. 활성 전압 발생부(33)는 기준 전압(VCC_REF)이 각 반전 입력단에 인가되는 제1 내지 제4 비교기들(43, 45, 47, 49)과 제1 내지 제4 비교기들(43, 35, 37, 49, 41)의 출력단들에 각각의 게이트들이 연결된 제1 내지 제4 PMOS트랜지스터들(51, 53, 55, 57)로 구성된다. 상기 제1 내지 제4 PMOS트랜지스터들(51, 53, 55, 57)의 소오스들에 외부 전원(VCCext)이 인가되고, 그 드레인들은 각각 제1 내지 제4 비교기들(43, 45, 47, 49)의 비반전 입력단에 연결된다. 제3 비교기(47)와 제4 비교기(49)의 제어단들에 논리 게이트(35)의 출력이 인가된다. 활성 전압 발생부(33)는 제1 활성 전압(ACT_IVC1)과 제2 활성 전압인 제2 활성 전압(ACT_IVC2)을 발생한다.2 is a circuit diagram of an internal voltage converter according to the present invention. The structure of the circuit shown in FIG. 2 will be described. Referring to FIG. 2, an internal voltage converter 30 of a semiconductor memory device may include a standby voltage generator 31 that generates a standby voltage required in a standby state, and a normal voltage, that is, when reading or writing data. It is composed of a plurality of active voltage generator 33 and logic gate 35 for generating an active voltage. The active voltage generator 33 includes first to fourth comparators 43, 45, 47, and 49 and first to fourth comparators 43, 35, and 37 to which the reference voltage VCC_REF is applied to each inverting input terminal. And first to fourth PMOS transistors 51, 53, 55, and 57 connected to gates of the output terminals of the first and fourth output terminals 49 and 41. An external power supply VCCext is applied to the sources of the first to fourth PMOS transistors 51, 53, 55, and 57, and the drains thereof are the first to fourth comparators 43, 45, 47, and 49, respectively. Connected to the non-inverting input terminal. The output of the logic gate 35 is applied to the control terminals of the third comparator 47 and the fourth comparator 49. The active voltage generator 33 generates a first active voltage ACT_IVC1 and a second active voltage ACT_IVC2 which is a second active voltage.
대기 전압 발생부(31)는 비교기(41)와 PMOS 트랜지스터(51)로 구성되며, 기준 전압(VCC_REF)을 입력하고 대기 전압(STB_IVC)을 출력한다. 논리 게이트(35)는 앤드 게이트(63)와 인버터(61)를 구비한다. 인버터(61)는 제2 제어 신호(PIACT2)를 반전시키고, 앤드 게이트(63)는 제1 제어 신호(PIACT1)와 인버터(61)의 출력을 논리곱하여 제2 제어 신호(PIACT2)를 출력하여 제3 및 제4 비교기들(47, 49)의 동작을 제어한다. 즉, 제1 제어 신호(PIACT1)와 논리 게이트(35)의 출력 신호(PIACT2P)가 논리 하이 레벨이면 제1 내지 제4 비교기들(43, 45, 47, 49)은 활성화되어 입력되는 신호들을 비교 및 증폭하고 제1 제어 신호(PIACT1)와 논리 게이트(35)의 출력 신호(PIACT2P)가 논리 로우 레벨이면 제1 내지 제4 비교기들(43, 45, 47, 49)은 비활성화되어 입력되는 신호들에 관계없이 동작하지 않게된다.The standby voltage generator 31 includes a comparator 41 and a PMOS transistor 51, and inputs a reference voltage VCC_REF and outputs a standby voltage STB_IVC. The logic gate 35 includes an AND gate 63 and an inverter 61. The inverter 61 inverts the second control signal PIACT2, and the AND gate 63 outputs the second control signal PIACT2 by performing an AND operation on the output of the first control signal PIACT1 and the inverter 61. Control the operation of the third and fourth comparators 47, 49. That is, when the first control signal PIACT1 and the output signal PIACT2P of the logic gate 35 are at a logic high level, the first to fourth comparators 43, 45, 47, and 49 are activated to compare the input signals. And when the first control signal PIACT1 and the output signal PIACT2P of the logic gate 35 are at a logic low level, the first to fourth comparators 43, 45, 47, and 49 are deactivated and input signals. It will not work regardless.
도 3은 상기 도 2에 도시된 비교기들 중 하나의 회로도이다. 도 3에 도시된 비교기(60)는 일반적인 차동 증폭기 구조로 되어있다. 상기 차동 증폭기(61) 하단에 NMOS트랜지스터(63)가 연결되어있으며 게이트에 인가되는 신호(A)가 논리 하이이면 도통되어서 전류 소오스의 역할을 한다. 상기 NMOS트랜지스터(63)의 게이트에 기준 전압(VCC_REF), 제1 제어 신호(PIACT1), 논리 게이트(35)의 출력 신호(PIACT2P)들 중 하나가 연결되어 상기 차동 증폭기(61)의 동작을 제어하게 된다. 즉, 상기 NMOS트랜지스터(63)의 게이트에 연결된 신호(A)가 NMOS트랜지스터(63)의 문턱 전압(threshold voltage)보다 높으면 상기 NMOS트랜지스터(63)는 도통하여 상기 차동 증폭기(61)를 동작 상태로 만들고, 상기 NMOS트랜지스터(63)의 게이트에 연결된 신호(A)가 NMOS트랜지스터(63)의 문턱 전압보다 낮으면 상기 NMOS트랜지스터(63)는 불통하여 상기 차동 증폭기(61)는 정지 상태가 된다.3 is a circuit diagram of one of the comparators shown in FIG. 2. The comparator 60 shown in FIG. 3 has a general differential amplifier structure. The NMOS transistor 63 is connected to the lower end of the differential amplifier 61, and when the signal A applied to the gate is logic high, the NMOS transistor 63 is electrically connected to serve as a current source. One of a reference voltage VCC_REF, a first control signal PIACT1, and an output signal PIACT2P of the logic gate 35 is connected to a gate of the NMOS transistor 63 to control the operation of the differential amplifier 61. Done. That is, when the signal A connected to the gate of the NMOS transistor 63 is higher than the threshold voltage of the NMOS transistor 63, the NMOS transistor 63 conducts the differential amplifier 61 to an operating state. If the signal A connected to the gate of the NMOS transistor 63 is lower than the threshold voltage of the NMOS transistor 63, the NMOS transistor 63 is turned off and the differential amplifier 61 is stopped.
도 4는 상기 도 2에 이용되는 신호들의 타이밍도이다. 상기 도 3과 도 4를 참조하여 도 2의 동작을 설명하기로 한다. 먼저, 반도체 메모리 장치의 대기 상태에서는 제5 비교기(41)에서 발생되는 대기 전압(STB_IVC)이 내부 전압 변환기(30)의 출력 전압이 된다. 대기 전압(STB_IVC)이 기준 전압(VCC_REF)보다 높으면 제5 비교기(41)의 출력이 높아지게되어 제1 PMOS트랜지스터(51)는 불통된다. 제1 PMOS트랜지스터(51)가 불통됨으로 인하여 외부 전원 전압(VCCext)이 공급되지 않게 되어 대기 전압(STB_IVC)은 강압된다. 그러다가 대기 전압(STB_IVC)이 기준 전압(VCC_REF)보다 낮아지면 제1 비교기(41)의 출력은 낮아지게되므로 제1 PMOS트랜지스터(51)는 도통한다. 그러면 외부 전원 전압(VCCext)이 공급되어 대기 전압(STB_IVC)은 다시 승압된다. 이와 같이 강압과 승압을 반복하면서 대기 전압(STB_IVC)은 일정한 전압으로써 출력된다. 여기서, 대기 상태에서는 전력 소모가 적어야 하므로 대기 전압(STB_IVC)은 제1 활성 전압(ACT_IVC1)과 제2 활성 전압(ACT_IVC2)보다 낮은 전압 구동 능력으로 출력되도록 설정한다.4 is a timing diagram of signals used in FIG. 2. An operation of FIG. 2 will be described with reference to FIGS. 3 and 4. First, in the standby state of the semiconductor memory device, the standby voltage STB_IVC generated by the fifth comparator 41 becomes the output voltage of the internal voltage converter 30. If the standby voltage STB_IVC is higher than the reference voltage VCC_REF, the output of the fifth comparator 41 becomes high, and the first PMOS transistor 51 is turned off. Since the first PMOS transistor 51 is unsuccessful, the external power supply voltage VCCext is not supplied and the standby voltage STB_IVC is stepped down. When the standby voltage STB_IVC is lower than the reference voltage VCC_REF, the output of the first comparator 41 is lowered, so that the first PMOS transistor 51 is turned on. Then, the external power supply voltage VCCext is supplied, and the standby voltage STB_IVC is boosted again. As described above, the standby voltage STB_IVC is output as a constant voltage while repeating the step-down and step-up. In this case, since the power consumption is low in the standby state, the standby voltage STB_IVC is set to be output with a lower voltage driving capability than the first active voltage ACT_IVC1 and the second active voltage ACT_IVC2.
반도체 메모리 장치가 셀프 리프레쉬(self-refresh) 모드 예컨대, CBR(CASB Before RASB) 모드로 되면 칼럼 어드레스 스트로브 신호(CASB)가 먼저 인에이블되고 잠시 후에 로우 어드레스 스트로브 신호(RASB)가 인에이블된다. 로우 어드레스 스트로브 신호(RASB)가 인에이블되면 신호(PIRAS)가 인에이블되고 그에 따라 제1 제어 신호(PIACT1)가 인에이블된다. 제1 제어 신호(PIACT1)가 인에이블되면 제2 제어 신호(PIACT2)도 인에이블되고 그로 인하여 제1 활성 전압(ACT_IVC1)과 제2 제어 신호(PIACT2)가 발생되어 내부 전압 변환기(30)의 출력전압으로써 출력된다. 소정 시간 후에 신호(PISELF)가 인에이블되고 그로 인하여 제2 제어 신호(PIACT2)가 인에이블된다. 제2 제어 신호(PIACT2)가 인에이블됨에 따라 인버터(61)의 출력은 논리 로우 레벨이 되어 앤드 게이트(63)의 출력을 논리 로우 레벨로 만든다. 즉, 논리 게이트(35)의 출력 신호(PIACT2P)가 논리 로우 레벨이 된다. 논리 게이트(35)의 출력 신호(PIACT2P)가 논리 로우 레벨이 되면 제3 비교기(47)와 제4 비교기(49)의 전류 소오스가 불통되어 제3 비교기(47)와 제4 비교기(49)는 동작을 중지하므로 제2 활성 전압(ACT_IVC2)은 오프(off)되어 내부 전압 변환기(30)의 출력으로써 제1 제어 신호(PIACT1)만 발생하게 된다. 이와 같이, 셀프 리프레쉬 모드가 되면 제3 비교기(47)와 제4 비교기(49)가 동작하지 않게 되고 제1 제어 신호(PIACT1)만 발생함으로써 반도체 메모리 장치의 전력 소모가 감소된다.When the semiconductor memory device enters a self-refresh mode, for example, a CBR (CASB Before RASB) mode, the column address strobe signal CASB is enabled first, and a short time later, the row address strobe signal RASB is enabled. When the row address strobe signal RASB is enabled, the signal PIRAS is enabled and thus the first control signal PIACT1 is enabled. When the first control signal PIACT1 is enabled, the second control signal PIACT2 is also enabled, thereby generating a first active voltage ACT_IVC1 and a second control signal PIACT2 to output the internal voltage converter 30. It is output as a voltage. After a predetermined time, the signal PISELF is enabled and thereby the second control signal PIACT2 is enabled. As the second control signal PIACT2 is enabled, the output of the inverter 61 becomes a logic low level, thereby making the output of the AND gate 63 a logic low level. That is, the output signal PIACT2P of the logic gate 35 is at a logic low level. When the output signal PIACT2P of the logic gate 35 is at the logic low level, the current sources of the third comparator 47 and the fourth comparator 49 are turned off so that the third comparator 47 and the fourth comparator 49 Since the operation is stopped, the second active voltage ACT_IVC2 is turned off to generate only the first control signal PIACT1 as an output of the internal voltage converter 30. As such, when the self refresh mode is set, the third comparator 47 and the fourth comparator 49 do not operate, and only the first control signal PIACT1 is generated, thereby reducing power consumption of the semiconductor memory device.
도 2에서 만일 제1 활성 전압(ACT_IVC1)이 기준 전압(VCC_REF)보다 높아지면 제1 비교기(43)와 제2 비교기(45)의 출력이 높아지게되어 제2 PMOS트랜지스터(53)와 제3 PMOS트랜지스터(55)는 불통된다. 제2 PMOS트랜지스터(53)와 제3 PMOS트랜지스터(55)가 불통됨으로 인하여 외부 전원 전압(VCCext)이 공급되지 않게 되어 제1 활성 전압(ACT_IVC1)은 강압된다. 그러다가 제1 활성 전압(ACT_IVC1)이 기준 전압(VCC_REF)보다 낮아지면 제2 비교기(43)와 제3 비교기(45)의 출력이 낮아지게되므로 제2 PMOS트랜지스터(53)와 제3 PMOS트랜지스터(55)는 도통한다. 그래서 외부 전원 전압(VCCext)이 공급되어 제1 활성 전압(ACT_IVC1)은 다시 승압된다. 따라서, 제1 활성 전압(ACT_IVC1)은 일정하게된다. 제2 활성 전압(ACT_IVC2)도 동일한 방법으로 일정하게 된다.In FIG. 2, if the first active voltage ACT_IVC1 is higher than the reference voltage VCC_REF, the outputs of the first comparator 43 and the second comparator 45 are increased, so that the second PMOS transistor 53 and the third PMOS transistor are increased. 55 is unsuccessful. Since the second PMOS transistor 53 and the third PMOS transistor 55 are not communicated with each other, the external power supply voltage VCCext is not supplied and the first active voltage ACT_IVC1 is stepped down. When the first active voltage ACT_IVC1 is lower than the reference voltage VCC_REF, the outputs of the second comparator 43 and the third comparator 45 are lowered, so the second PMOS transistor 53 and the third PMOS transistor 55 are reduced. ) Conducts. Thus, the external power supply voltage VCCext is supplied to boost the first active voltage ACT_IVC1 again. Therefore, the first active voltage ACT_IVC1 is made constant. The second activation voltage ACT_IVC2 is also constant in the same manner.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical spirit of the present invention.
상술한 바와 같이 본 발명에 따르면, 셀프 리프레쉬 모드에서 내부 전압 변환기의 제1 활성 전압(ACT_IVC1)만 동작하기 때문에 전력 소모는 감소된다. 따라서 저전력용 반도체 메모리 장치에 적합하다.As described above, according to the present invention, power consumption is reduced because only the first active voltage ACT_IVC1 of the internal voltage converter operates in the self refresh mode. Therefore, it is suitable for low power semiconductor memory devices.
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