JP3633996B2

JP3633996B2 - Semiconductor device

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Publication number: JP3633996B2
Application number: JP09668595A
Authority: JP
Inventors: 幹雄朝倉
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 1995-04-21
Filing date: 1995-04-21
Publication date: 2005-03-30
Anticipated expiration: 2020-03-30
Also published as: JPH08293193A; US5966045A

Description

【０００１】
【産業上の利用分野】
この発明は内部降圧電源を有する半導体装置、特にＤＲＡＭ（DYNAMICRANDOM ACCESS MEMORY）の入力初段回路に関するものである。
【０００２】
【従来の技術】
従来の外部単一電源で動作する半導体装置として、例えば特開平５−１８９９６７号公報の半導体装置が挙げられる。ここで例として挙げる半導体装置はＤＲＡＭであり、このＤＲＡＭの電源系統図を図４に示す。図４において、１は外部電源電位（ＶＣＣ）を供給する外部電源、２は比較的小さな電流供給能力を有し、外部電源１から降圧電位を作り出して供給する、定常的に動作状態となっている降圧回路、３は比較的大きい電流供給能力を有し、ＤＲＡＭが選択状態にあるときに（内部／ＲＡＳ（ROW ADDRESS STROBE）信号がロウレベルのとき）外部電源１から内部電源電位（降圧電位）を供給する降圧回路、４はデータを外部に出力するデータ出力バッファ回路の最終段回路であるデータ出力バッファ最終段回路、６は入力バッファ回路であり、この回路はデータ入力バッファと／ＲＡＳ信
号、／ＣＡＳ（COLUMN ADDRESS STROBE ）信号、／ＷＥ（WRITE ENABLE）信号、／ＯＥ（OUT PUTENABLE）等の制御信号の入力バッファの入力初段回路５ａ及びそれらの入初段回路以降の後段回路５ｂとを含んでいる。また、７はメモリセルアレイ、８は内部制御信号発生回路８ａと、この内部制御信号発生回路８ａ以外の周辺回路８ｂを含む周辺回路をそれぞれ示している。
【０００３】
また、入力初段回路５ａには外部電源１から電源電位が供給され、後段回路５ｂにはスタンバイ時には降圧回路２から、動作時には降圧回路３から内部で発生させた内部電源電位が供給され、同様に、メモリセルアレイ７にはスタンバイ時には降圧回路２から、動作時には降圧回路３から、それぞれ降圧回路内部で発生させた内部電源電位が供給され、周辺回路８には待機時には降圧回路２から、動作時には降圧回路３から、それぞれ降圧回路内部で発生させた内部電源電位（降圧電位）が供給される構造となっている。
この半導体装置では外部信号を受け付ける入力バッファ回路６の入力初段回路５ａには外部電源（ＶＣＣ）１のみが供給されているが、他の例としては、入力バッファ初段回路５ａに供給される電位が内部電源のみというものも見られる。
このように、従来の半導体技術において、入力初段回路に供給する電位として内部電源電位か外部電源電位のいずれかの単一電位を用いることが一般的とされていた。
【０００４】
また、一般的に、外部電源（ＶＣＣ）から供給される電位はスペック上、所定電位に対し１割程度の大きさの変動が許されており、例えば外部電源が５Ｖ系の半導体装置の場合、この外部電源が４．５Ｖから５．５Ｖの範囲内で変動が許容されている。しかし、外部電源に変動があり、４．５Ｖから５．５Ｖの範囲の不安定な電位であっても、理想的には全く同じ電位情報を出力することが要求されている。さらに、入力信号の“Ｌ”、“Ｈ”の判定レベルのしきい値は電源電位の大きさに係わらず一定であり、汎用の標準ＤＲＡＭの場合、標準化がされており、そのしきい値は０．８Ｖ、２．４Ｖの間になければならない。
【０００５】
次に、ＤＲＡＭの簡単なブロック図を図５に示し、この図５について説明する。図において９は外部から入力または外部へ出力される外部入出力信号であり、また１０ないし１４は外部からの入力される外部入力信号である。このうち、１０ないし１３はいずれも制御信号であり、１０は／ＲＡＳ信号、１１は／ＣＡＳ信号、１２は書き込み／読み出し動作を制御する／ＷＥ信号、１３はデータの出力を制御する／ＯＥ（データ出力）信号であり、また１４はアドレスを指定するＹ（行）アドレス信号、Ｘ（列）アドレス信号を含むアドレス信号をそれぞれ示している。
さらに、１６ａは、データの入力を行うデータ入力信号９を入力し、メモリセルアレイ１７にデータを入力するデータ入力バッファ回路、１６ｂはメモリセルアレイ１７から得たデータをデータ出力信号１０に出力するデータ出力バッファ回路、同様に１５ａは行（Ｘ）アドレスの取り込みを制御する／ＲＡＳ信号が入力される入力バッファ回路、１５ｂは列（Ｙ）アドレスの取り込みを制御する／ＣＡＳ信号が入力される入力バッファ回路、１５ｃはデータの書き込み／読み出しを制御する／ＷＥ信号が入力される入力バッファ回路、また、１５ｄはデータの出力を抑制する／ＯＥ信号が入力される入力バッファ回路、１８はそれぞれの入力バッファ回路（１５ａ、１５ｂ、１５ｃ、１５ｄ）から出力される信号を受ける内部制御信号発生回路、１９はアドレス信号１４の内のＹアドレス信号ＹＬが入力され、Ｙアドレスデコーダ２１にＹアドレス信号ＹＬに基づく信号を出力するＹアドレスバッファ、２０は同様にＸアドレス信号ＸＬを入力し、Ｘアドレスデコーダ２２にＸアドレス信号ＸＬに基づく信号を出力するＸアドレスバッファ、２３は指定された座標に位置するメモリセルが保持している情報の感知を行うセンスアンプであり、このセンスアンプ２３において読み取られた情報はデータ出力バッファ回路１６ｂを介してデータが入出力されるＤＱピンに出力されることを示している。
【０００６】
このＤＲＡＭにおいて、外部から入力される外部入力信号は、メモリセルアレイ１７の座標の指定を制御するアドレス信号１４と、データ入出力信号９と、／ＲＡＳ信号１０と、／ＣＡＳ信号１１と、／ＷＥ信号１２と、／ＯＥ信号１３とに分けられる。／ＲＡＳ信号１０と、／ＣＡＳ信号１１と、／ＷＥ信号１２と、／ＯＥ信号１３等の制御信号は全て、“Ｈ”から“Ｌ”の状態に遷移することで活性化されるが、アドレス信号やデータ入力信号は“Ｈ”から“Ｌ”、“Ｌ”から“Ｈ”のいずれの遷移によっても後段回路を活性化させる。また、内部の後段回路や周辺回路等の動作中に信号を受け付けなくてはならず、この内部動作による電源電位の変動も受けることになり、その入力初段回路には、より安定に動作することが要求されている。
【０００７】
先述のように、入力初段回路の電源としては外部電源が用いられる場合と、内部電源が用いられる場合の２通りがあると記述したが、図４に例示した、入力バッファ初段回路５ａの電源として外部電源１だけが供給されている場合においては、アドレス信号とデータ入力信号は、外部電源のスペックの許容範囲内での変動に加えて、例えば入力バッファ回路内部の後段回路や周辺回路等の動作中に信号を受け付けなくてはならない等、回路動作や出力情報が不安定となる要因が多いため、安定に動作をする回路を得ることが難しいという問題があった。
一方、入力バッファ初段回路５ａの電源として内部電源だけが供給されている場合を考える。内部電源電位を発生させる降圧回路は、通常、図４に示されているように、電源供給能力の少なくてもよい待機時には、比較的小容量の降圧回路だけを動作させ、ここで消費する電流を抑制している。しかしながら、この入力バッファ初段回路は、２．４Ｖや０．８Ｖといった入力信号が中間レベルを取ることを許されており、そのとき流れる貫通電流のために、リークした分の電流を補充し、内部電源電位を保つために必要とされる分以上の電源供給能力が称揚量の降圧回路に必要となり、小容量の降圧回路の消費電力を十分に減らせることができず、これにより待機時の消費電流が大きくなるという問題が生じていた。
【０００８】
【発明が解決しようとする課題】
従来の半導体装置は以上のように構成されていたので、アドレス信号、データ入力信号、制御信号の電源を外部電源１からそのままの電位として供給していた場合においては、外部電源１の電位のスペックの許容範囲内の変動に対する後段回路への影響を抑制する必要があった。
【０００９】
さらに、従来の半導体装置はアドレス信号、データ入力信号、制御信号の電源を外部電位から作り出した内部電源のみによって供給していた場合においては、待機時における内部降圧電位発生回路を動作させるための消費電力の抑制ができないという問題があった。
この発明は上記のような問題点を解消するためになされたものであり、入力初段回路の出力情報を安定させるとともに、低消費電力化できる半導体装置を得ることを目的としている。
【００１０】
【課題を解決するための手段】
この発明に係る半導体装置は、半導体装置外の外部電源から給電される第一の入力初段回路と、半導体装置内に設けられた内部電源から給電される第二の入力初段回路を備え、上記第一の入力初段回路と第二の入力初段回路とによって入力バッファ回路の入力初段回路を構成したものとし、この第一の入力初段回路に入力される外部信号はロウアドレスストローブ信号とカラムアドレスストローブ信号とライトイネーブル信号とアウトプットイネーブル信号等の制御信号の少なくともいずれか一つを含むものとする。
【００１１】
この発明に係る半導体装置は、半導体装置外の外部電源から給電される第一の入力初段回路と、半導体装置内に設けられた内部電源から給電される第二の入力初段回路を備え、上記第一の入力初段回路と第二の入力初段回路とによって入力バッファ回路の入力初段回路を構成したものとし、この第二の入力初段回路に入力される外部信号はアドレス信号、データ入力信号の少なくともいずれか一つを含むものとする。
【００１２】
【作用】
また、この発明における半導体装置は、入力バッファ回路に入力される入力信号の特性によって入力初段回路内に供給する電源電位を選択的に外部電位若しくは内部電位とし、ロウアドレスストローブ信号、カラムアドレスストローブ信号、ライトイネーブル信号、アウトプットイネーブル信号等、入力信号の電位の特定の遷移によって後段が活性化する信号が入力される入力初段回路においては、内部電位ではなく外部電位を供給することで内部電位を発生させるために消費していた降圧回路の駆動電流の消費を抑制する。
【００１３】
さらに、この発明における半導体装置は、入力バッファ回路に入力される入力信号の特性によって入力初段回路内に供給する電源電位を選択的に外部電位若しくは内部電位とし、アドレス信号、データ入力信号等の電位の多様な遷移によって後段が活性化する信号が入力され、かつ待機時には非活性にしておくことのできる入力初段回路においては、外部電位ではなく内部電位を供給することで降圧回路の駆動電流の消費を増やすことなく、安定かつ正確な情報を出力する。
【００１４】
【実施例】
実施例１．
この発明の一実施例について図１、２を用いて説明する。図１はこの発明の一実施例を示すブロック図であり、ＤＲＡＭの電源系統図を示している。同図において２４は／ＲＡＳ信号、／ＣＡＳ信号、／ＷＥ信号、／ＯＥ信号等の制御信号の入力バッファ初段回路、２５は制御信号の入力初段回路２４以外の入力信号の入力バッファ初段回路を示しており、２６は入力バッファ初段回路（２４、２５）と入力バッファ降段回路（５ｂ）を含む入力バッファ回路をそれぞれ示しており、その他、従来の技術に用いた符号と同一符号は同一、若しくは相当部分を示している。この電源系統図において降圧回路は従来と同様に、大容量、小容量の２つの回路からなる構成としているが、共通の降圧回路を用いて電位を供給する、または別の大きさの電位を必要とする回路を構成する場合は降圧回路の数をさらに増やすことも考えられる。
【００１５】
図１に示すように、この発明では、“Ｈ”から“Ｌ”に遷移することで活性化される／ＲＡＳ信号、／ＣＡＳ信号、／ＷＥ信号、／ＯＥ信号等の制御信号が入力される入力バッファ初段回路２４には電源として外部電源（ＶＣＣ）１から電位を供給し、また、待機時にはこれらの制御信号から作られるＭＯＳ（METALOXIDE SEMICONDUCTOR ）レベルの内部制御信号によって入力バッファ初段回路を非活性にしておくことができる。データ入力信号、Ｙアドレス信号、Ｘアドレス信号が入力される入力バッファ初段回路は外部電源（ＶＣＣ）を降圧回路２若しくは３によって降圧させて作り出す降圧電位（内部電位）としており、従来のようにすべての入力バッファ初段回路に供給する電源を単一の大きさの電源としていない。
【００１６】
また制御信号の入力バッファ初段回路２４に入力される制御信号のひとつである／ＲＡＳ信号の入力バッファ初段回路を図２（ａ）に示す。この図において２７は入力バッファ初段回路に入力される／ＲＡＳ信号、２８、２９はそれぞれが互いに直列に接続されたＰチャネルＭＯＳＦＥＴ（METALOXIDE SEMICONDUCTORFIELD EFFECT TRANSISTOR ）であり、また３０、３１はそれぞれが互いに並列に接続されたＮチャネルＭＯＳＦＥＴである。３２はこの入力バッファ初段回路の出力であり、この出力情報は／ＲＡＳバッファの後段回路に入力される。その他、従来の技術及び先述の実施例の説明において示した符号と同一符号は同一若しくは相当部分を示している。
【００１７】
同様に、図２（ｂ）にＸ（行）アドレス信号が入力される入力バッファ初段回路を示す。図において、３３は降圧回路によって降圧された電位を供給する内部電源、３４はＸ（列）アドレス信号、３５、３６は互いに直列に接続されたＰチャネルＭＯＳＦＥＴ、３７、３８はそれぞれが互いに並列に接続されたＮチャネルＭＯＳＦＥＴ、３９はこのアドレスバッファ回路の入力初段回路の出力であり、さらに３２はＰチャネルＭＯＳＦＥＴ３６、ＮチャネルＭＯＳＦＥＴ３８のゲート電極に入力される信号であり、これは／ＲＡＳ信号が入力されるバッファ回路により生成されたＶｃｃレベルとＶｓｓレベルを遷移し、／ＲＡＳ信号と同相の信号である。
【００１８】
一般的にＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴでは同一サイズのトランジスタを形成し、それぞれのトランジスタの各ゲート電極に同じ電位を供給した場合にＮチャネルＭＯＳＦＥＴのチャネル領域を流れる電流の方が大きいということが知られており、この特性のために、図２に示したように、ＮチャネルＭＯＳＦＥＴ３０と３１、または３７と３８が二つ並列に接続されているＮＯＲゲートを含む回路では、しきい値を低く設定し易いと言える。つまり電源電圧が５Ｖで“Ｈ”、“Ｌ”判定のしきい値をＴＴＬ（TRANSISTORTRANSISTOR LOGIC ）レベルの“Ｈ”２．４Ｖと“Ｌ”０．８Ｖの中間の１．６Ｖという電源電圧の２分の１より低いしきい値が求められる入力初段回路にはＮＯＲゲートを用いることが適当とされている。
【００１９】
また、／ＲＡＳ信号、／ＣＡＳ信号等の制御信号の電位の状態が“Ｌ”に遷移した場合に、入力バッファ初段回路２４は“Ｈ”を出力し、入力バッファ後段回路５ｂを活性化させるという特性を持っており、これに対し、制御信号以外の信号が入力される入力バッファ初段回路２５では入力される信号の電位の状態が“Ｈ”、“Ｌ”のいずれの状態に遷移した場合においても入力バッファ後段回路５ｂを活性化し得るという特性を持っている。また、アドレス信号等は入力バッファ初段回路以外の回路の動作中にも入力信号を受け付けなくてはならず、出力情報は不安定になりがちである。このため、特にデータ入力信号、アドレス信号（Ｙアドレス信号、Ｘアドレス信号）が入力される入力バッファ初段回路２５においては、供給する電源電位を正確な電位にすることによって出力を正確な電位状態とすることが必要となっている。また、これらの信号は、制御信号が活性化して初めて受け付ければよい信号であって、待機時にはＭＯＳレベルの内部制御信号によって非活性にしておくことができる、すなわち待機時における貫通電流をほとんど抑制することができるものである。
【００２０】
そこで、この発明では図２に示すように、／ＲＡＳ信号に代表される制御信号が入力される入力初段回路と、制御信号以外の信号が入力される入力バッファ初段回路について、供給する電位を外部、若しくは安定な内部電位と区別し、特にアドレス信号（Ｙアドレス、Ｘアドレス信号）及びデータ入力信号発生回路等には内部電位を供給し、安定した電位情報を後段に出力することを可能としている。
また、／ＲＡＳ信号、／ＣＡＳ信号、／ＷＥ信号、／ＯＥ信号等が入力される入力バッファ初段回路には、外部電源電位をそのままの大きさで供給することで待機時における内部電源からの貫通電流を抑制し、待機時の消費電力の低減を行う。
また、この実施例１では、一例として入力バッファ初段回路の論理回路構成をＮＯＲゲートとしているが、同様の機能がある回路で代用することも可能である。
【００２１】
実施例２．
次に別の発明について図３ないし図５を用いて説明する。
このうち、図３（ａ）は実施例１の説明図として用いた図２（ａ）において示した入力初段回路と全く同様の回路を示す図であり、入力信号は／ＲＡＳ信号、電源は外部電源電位（ＶＣＣ）１、構造はＮＯＲゲートである入力初段回路である。また、図３（ｂ）においては、４０、４１は互いに並列に接続されたＰチャネルＭＯＳＦＥＴ、また４２、４３は互いに直列に接続されたＮチャネルＭＯＳＦＥＴ、４４はこのアドレスバッファ入力初段回路の出力信号であることを示している。（３２に入力される信号は、図２（ｂ）の場合の逆相になる。）その他、同一符号は同一、若しくは相当部分を示している。
【００２２】
この図３（ａ）に示した／ＲＡＳ信号が入力される入力バッファ初段回路は、電位を供給する電源に外部電源（ＶＣＣ）を用い、さらにその論理回路構造はＮＯＲゲートを構成している。一方、アドレス信号が入力される入力バッファ初段回路は、半導体装置内部に設置した降圧回路によって外部電源を降圧させ、安定化させた内部降圧電位を用いており、その論理回路構造はＮＡＮＤゲートを構成している。
実施例１と比較するとそれぞれの入力バッファ初段回路に供給される電源の外部電源、内部降圧電源の別については同じであり、入力バッファ初段回路を構成する論理回路がＮＡＮＤゲートかＮＯＲゲートかという違いがある。
一般的に、入力初段回路の構造はＮＯＲゲートを用いたものであるということについては既に実施例１において述べたが、この実施例２では、外部入力信号の特性に応じて、従来はＮＯＲゲートで構成していた入力初段回路をＮＡＮＤゲートによって構成した例について説明する。
【００２３】
ＤＲＡＭでは／ＲＡＳ信号等の制御信号が“Ｈ”の電位の時に待機状態となり、“Ｌ”の電位の時に次段の回路を活性化させる動作状態となるために、／ＲＡＳ信号が入力される入力バッファ初段回路は外部電源と出力との間にＰチャネルＭＯＳＦＥＴが直列に接続されている構成とすることが望ましく、また、一般に“Ｌ”、“Ｈ”の判定のしきい値レベルが外部電源電位の１／２よりも小さくなり、この観点からもＮＯＲゲートによって構成することが妥当だと考えられる。
一方、アドレス信号、データ入力信号等は“Ｈ”から“Ｌ”に遷移したときに次段を活性化させる場合では、“Ｌ”から“Ｈ”に遷移したときに次段を活性化させる場合の２種類の遷移による後段回路の活性化が考えられので、ＮＯＲゲートである必要はない。また、内部電源電位を３．３Ｖとしたとき、しきい値レベルは電源電位の２分の１程度になり、ＰチャネルＭＯＳＦＥＴよりＮチャネルＭＯＳＦＥＴの方が同じサイズの場合、電流駆動能力が大きいことを考えると、入力初段回路は従来のＮＯＲゲートよりも、ＮＡＮＤゲートによって構成することが望ましいと考えられる。
【００２４】
また、入力バッファ初段回路の内部電位を供給し、その論理回路の構成をＮＡＮＤ型構成としているものについて、一例としてアドレス信号の入力初段回路を挙げたが、その他、データ入力信号の入力バッファ初段回路など、“Ｌ”、“Ｈ”のいずれの入力信号によっても後段が活性化する可能性のある信号の入力初段回路として同様の構成をとることによって、同様の効果を奏する。
さらに、後段回路の活性化が外部入力信号の“Ｌ”への遷移によってのみ起こるか、“Ｌ”、“Ｈ”のいずれの遷移によっても起こり得るかによって外部入力信号を区別した場合に、外部入力信号の同一種類に含まれる信号が入力される入力バッファ初段回路の論理回路構成は同じものとすることによって、動作速度を統一するという観点からも望ましい。
また、ここでは、後段回路の活性化が外部入力信号が“Ｌ”への遷移することによってのみ起こる信号の入力初段回路の論理回路構成をＮＯＲゲート、“Ｌ”、“Ｈ”のいずれの遷移によっても活性化し得る外部入力信号の論理回路構成をＮＡＮＤゲートとしたが、インバータ回路にスイッチング素子を付加した構成など、同様の機能を持つ回路で置き換えることも可能である。
【００２５】
【発明の効果】
この発明によれば、外部電源電位を供給される入力初段回路に入力される外部信号はロウアドレスストローブ信号、カラムアドレス信号、ライトイネーブル信号、アウトプットイネーブル信号等の制御信号のうち、少なくともいずれか一つを含むものとすることによって、待機時における消費電流の削減できるものである。
【００２６】
この発明によれば、内部電源電位を供給される入力初段回路に入力される外部信号はアドレス信号、データ入力信号のいずれか一つ若しくは両方を含むことによって、後段回路に供給する電位を安定なものとすることが可能である。
【００２７】
【図面の簡単な説明】
【図１】この発明の一実施例による半導体装置の電源系統図を示すブロック図。
【図２】この発明の一実施例による半導体装置を示す回路図である。
【図３】この発明の他の実施例による半導体装置を示す回路図である。
【図４】従来の技術による半導体装置の電源系統図を示すブロック図。
【図５】従来の技術による半導体装置を示すブロック図。
【符号の説明】
１．外部電源、２．降圧回路、３．降圧回路、
４．データ入出力バッファ最終段回路、５ａ．入力バッファ初段回路
５ｂ．入力バッファ後段回路、６．後段回路、７．メモリセルアレイ
８．周辺回路、９．データ入出力信号、１０．／ＲＡＳ信号
１１．／ＣＡＳ信号１２．／ＷＥ信号１３．／ＯＥ信号
１４．アドレス信号、１５ａ、１５ｂ、１５ｃ、１５ｄ．バッファ回路
１６ａ．データ出力バッファ回路、１６ｂ．データ入力バッファ回路
１７．メモリセルアレイ、１８．内部制御信号発生回路、
１９．Ｙアドレスバッファ回路、２０．Ｘアドレスバッファ回路、
２１．Ｙアドレスデコーダ、２２．Ｘアドレスデコーダ、
２３．センスアンプ、２４．制御信号入力バッファ初段回路、
２５．入力バッファ初段回路、２６．入力バッファ回路、
２７．／ＲＡＳ信号、２８、２９、３５、３６．ＰチャネルＭＯＳＦＥＴ、
３０、３１、３７、３８．ＮチャネルＭＯＳＦＥＴ、
３２、３９．入力初段回路出力、３３．内部電源、
３４．アドレス信号、４０、４１．ＰチャネルＭＯＳＦＥＴ、
４２、４３．ＮチャネルＭＯＳＦＥＴ、４４．入力初段回路出力信号[0001]
[Industrial application fields]
The present invention relates to a semiconductor device having an internal step-down power supply, and more particularly to an input first stage circuit of a DRAM (DYNAMICRANDOM ACCESS MEMORY).
[0002]
[Prior art]
As a conventional semiconductor device that operates with an external single power source, for example, a semiconductor device disclosed in Japanese Patent Laid-Open No. 5-189967 is cited. Here, the semiconductor device given as an example is a DRAM, and FIG. 4 shows a power supply system diagram of the DRAM. In FIG. 4, 1 is an external power supply for supplying an external power supply potential (VCC), 2 has a relatively small current supply capability, and generates and supplies a step-down potential from the external power supply 1 in a steady operation state. The step-down circuit 3 has a relatively large current supply capability, and when the DRAM is in a selected state (when the internal / RAS (ROW ADDRESS STROBE) signal is at a low level), the internal power supply potential (step-down potential) is supplied from the external power supply 1. 4 is a data output buffer final stage circuit which is a final stage circuit of a data output buffer circuit for outputting data to the outside, and 6 is an input buffer circuit. This circuit includes a data input buffer and a / RAS signal, Input initial stage circuit 5a of the input buffer for control signals such as / CAS (COLUMN ADDRESS STROBE) signal, / WE (WRITE ENABLE) signal, / OE (OUT PUTENABLE), and their input initial stage circuit And a subsequent circuit 5b in later. Reference numeral 7 denotes a memory cell array, and 8 denotes an internal control signal generation circuit 8a and a peripheral circuit including a peripheral circuit 8b other than the internal control signal generation circuit 8a.
[0003]
Also, the input initial stage circuit 5a is supplied with a power supply potential from the external power supply 1, and the subsequent stage circuit 5b is supplied with the internal power supply potential generated internally from the step-down circuit 2 during standby and from the step-down circuit 3 during operation. The memory cell array 7 is supplied with the internal power supply potential generated in the step-down circuit 2 from the step-down circuit 2 at the time of standby and from the step-down circuit 3 at the time of operation, and to the peripheral circuit 8 from the step-down circuit 2 at the time of stand-by. An internal power supply potential (step-down potential) generated inside the step-down circuit is supplied from the circuit 3.
In this semiconductor device, only the external power supply (VCC) 1 is supplied to the input first stage circuit 5a of the input buffer circuit 6 that accepts external signals. As another example, the potential supplied to the input buffer first stage circuit 5a is as follows. There is also an internal power supply only.
As described above, in the conventional semiconductor technology, it is common to use a single potential of either the internal power supply potential or the external power supply potential as the potential supplied to the input first stage circuit.
[0004]
In general, the potential supplied from the external power supply (VCC) is allowed to vary by about 10% of the predetermined potential according to the specifications. For example, when the external power supply is a 5V semiconductor device, The external power supply is allowed to fluctuate within the range of 4.5V to 5.5V. However, there is a fluctuation in the external power supply, and even if the potential is unstable in the range of 4.5V to 5.5V, ideally the same potential information is required to be output. Furthermore, the thresholds of the input signal “L” and “H” determination levels are constant regardless of the magnitude of the power supply potential. In the case of a general-purpose standard DRAM, the threshold is standardized. Must be between 0.8V and 2.4V.
[0005]
Next, FIG. 5 shows a simple block diagram of the DRAM, and FIG. 5 will be described. In the figure, 9 is an external input / output signal that is input from or output to the outside, and 10 to 14 are external input signals that are input from the outside. Of these, 10 to 13 are all control signals, 10 is a / RAS signal, 11 is a / CAS signal, 12 is a / WE signal for controlling a write / read operation, and 13 is a data for controlling the output of / OE ( (Data output) signal, and 14 indicates an address signal including an Y (row) address signal and an X (column) address signal for designating an address.
Further, 16a is a data input buffer circuit for inputting a data input signal 9 for inputting data and inputting data to the memory cell array 17, and 16b is a data output for outputting data obtained from the memory cell array 17 to the data output signal 10. Similarly, a buffer circuit 15a controls input of a row (X) address / input buffer circuit to which a RAS signal is input, and 15b controls input of a column (Y) address / input buffer circuit to which a CAS signal is input. , 15c is an input buffer circuit for controlling writing / reading of data / input of a WE signal, 15d is an input buffer circuit for suppressing output of data / input of an OE signal, and 18 is an input buffer circuit for each. Internal control signal generation that receives signals output from (15a, 15b, 15c, 15d) A Y-address buffer 19 receives a Y-address signal YL of the address signal 14 and outputs a signal based on the Y-address signal YL to a Y-address decoder 21. An X address buffer for outputting a signal based on the X address signal XL to the address decoder 22, and 23 is a sense amplifier for sensing information held in a memory cell located at a specified coordinate. This information indicates that data is output to the DQ pin through which data is input / output via the data output buffer circuit 16b.
[0006]
In this DRAM, external input signals input from the outside are an address signal 14, data input / output signal 9, / RAS signal 10, / CAS signal 11, and / WE that control designation of coordinates of the memory cell array 17. It is divided into a signal 12 and a / OE signal 13. Control signals such as / RAS signal 10, / CAS signal 11, / WE signal 12, and / OE signal 13 are all activated by transition from "H" to "L". The signal and the data input signal activate the subsequent circuit by any transition from “H” to “L” and “L” to “H”. In addition, the signal must be received during the operation of the internal post-stage circuit and peripheral circuit, etc., and the power supply potential will be affected by this internal operation, and the input initial stage circuit will operate more stably. Is required.
[0007]
As described above, it has been described that there are two types of power supply for the input first stage circuit: an external power supply and an internal power supply. However, as the power supply for the input buffer first stage circuit 5a illustrated in FIG. In the case where only the external power supply 1 is supplied, the address signal and the data input signal are operated within the allowable range of the specifications of the external power supply, for example, the operation of a subsequent circuit or peripheral circuit in the input buffer circuit, for example. There are many factors that cause unstable circuit operation and output information, such as having to accept a signal, and there is a problem that it is difficult to obtain a circuit that operates stably.
On the other hand, consider the case where only the internal power supply is supplied as the power supply for the input buffer first stage circuit 5a. As shown in FIG. 4, the step-down circuit for generating the internal power supply potential normally operates only a comparatively small capacity step-down circuit during standby, which may have a small power supply capability, and the current consumed here. Is suppressed. However, this input buffer first stage circuit is allowed to take an intermediate level of an input signal such as 2.4V or 0.8V, and because of the through current flowing at that time, it supplements the leaked current, The power supply capacity more than that required to maintain the power supply potential is required for the booster circuit of the famous amount, and the power consumption of the small-capacity buck circuit cannot be reduced sufficiently. There was a problem that the current increased.
[0008]
[Problems to be solved by the invention]
Since the conventional semiconductor device is configured as described above, when the power of the address signal, the data input signal, and the control signal is supplied from the external power source 1 as it is, the specification of the potential of the external power source 1 is used. Therefore, it is necessary to suppress the influence on the subsequent circuit with respect to the fluctuation within the allowable range.
[0009]
Furthermore, when the conventional semiconductor device supplies the power of the address signal, the data input signal, and the control signal only by the internal power generated from the external potential, the consumption for operating the internal step-down potential generation circuit during standby There was a problem that power could not be suppressed.
This invention has been made to solve the above problems, along with stabilizing the output information of the input first stage circuit, that aims to obtain a semiconductor device capable of low power consumption.
[0010]
[Means for Solving the Problems]
The semiconductor device according to this invention includes a first input first stage circuit is powered from an external power supply outside the semiconductor device, the second input first stage circuit which is powered from the internal power supply provided in the semiconductor device, the The first input first stage circuit and the second input first stage circuit constitute the input first stage circuit of the input buffer circuit. The external signal input to the first input first stage circuit is the row address strobe signal and the column address strobe signal. It is assumed to include at least one of a signal, a write enable signal, and an output enable signal.
[0011]
A semiconductor device according to the present invention includes a first input first stage circuit fed from an external power source outside the semiconductor device, and a second input first stage circuit fed from an internal power source provided in the semiconductor device. The input first stage circuit of the input buffer circuit is configured by one input first stage circuit and the second input first stage circuit, and an external signal input to the second input first stage circuit is at least one of an address signal and a data input signal. whether it intended to include one.
[0012]
[Action]
Also, the semiconductor device in the present invention, an input buffer circuit selectively external potential or internal potential power supply potential supplied to the input first stage circuit according to the characteristics of the input signal input to the row address strobe signal, a column address strobe In an input first stage circuit to which a signal activated by a specific transition of an input signal potential, such as a signal, a write enable signal, an output enable signal, etc. is input, an internal potential is supplied by supplying an external potential instead of an internal potential. The consumption of the drive current of the step-down circuit that was consumed to generate the voltage is suppressed.
[0013]
Furthermore, in the semiconductor device according to the present invention, the power supply potential supplied to the input first stage circuit is selectively set to the external potential or the internal potential depending on the characteristics of the input signal input to the input buffer circuit, and the potential of the address signal, data input signal, etc. In the input first stage circuit that receives a signal that activates the subsequent stage due to various transitions of the input and can be deactivated during standby, it consumes the drive current of the step-down circuit by supplying the internal potential instead of the external potential. without increasing, you output a stable and accurate information.
[0014]
【Example】
Real Example 1.
An embodiment of the present invention will be described with reference to FIGS. FIG. 1 is a block diagram showing an embodiment of the present invention, and shows a power supply system diagram of a DRAM. In the figure, reference numeral 24 denotes an input buffer initial stage circuit for control signals such as a / RAS signal, / CAS signal, / WE signal, and / OE signal, and 25 denotes an input buffer initial stage circuit for input signals other than the control signal input initial stage circuit 24. 26 denotes an input buffer circuit including an input buffer first stage circuit (24, 25) and an input buffer descending circuit (5b), respectively, and the same reference numerals as those used in the prior art are the same, or The corresponding part is shown. In this power supply system diagram, the step-down circuit is composed of two circuits of a large capacity and a small capacity as in the prior art. However, a potential is supplied using a common step-down circuit or a different potential is required. It is also possible to further increase the number of step-down circuits.
[0015]
As shown in FIG. 1, in the present invention, control signals such as a / RAS signal, a / CAS signal, a / WE signal, and a / OE signal that are activated by transition from "H" to "L" are input. The input buffer first stage circuit 24 is supplied with a potential from an external power supply (VCC) 1 as a power source, and in standby, the input buffer first stage circuit is deactivated by an internal control signal of MOS (METALOXIDE SEMICONDUCTOR) level generated from these control signals. Can be kept. The input buffer first-stage circuit to which the data input signal, Y address signal, and X address signal are input has a step-down potential (internal potential) generated by stepping down the external power supply (VCC) by the step-down circuit 2 or 3, and as in the conventional case. The power supplied to the input buffer first stage circuit is not a single power source.
[0016]
FIG. 2A shows an input buffer first stage circuit for the / RAS signal, which is one of the control signals input to the control signal input buffer first stage circuit 24. In this figure, 27 is a / RAS signal input to the input buffer first stage circuit, 28 and 29 are P-channel MOSFETs (METALOXIDE SEMICONDUCTORFIELD EFFECT TRANSISTOR) connected in series with each other, and 30 and 31 are in parallel with each other. N-channel MOSFET connected to. Reference numeral 32 denotes an output of the first stage circuit of the input buffer, and this output information is input to a subsequent stage circuit of the / RAS buffer. In addition, the same reference numerals as those used in the description of the prior art and the above-described embodiments indicate the same or corresponding parts.
[0017]
Similarly, FIG. 2B shows an input buffer first stage circuit to which an X (row) address signal is inputted. In the figure, 33 is an internal power supply for supplying a voltage stepped down by a step-down circuit, 34 is an X (column) address signal, 35 and 36 are P-channel MOSFETs connected in series with each other, and 37 and 38 are in parallel with each other. The connected N-channel MOSFET 39 is the output of the input first stage circuit of this address buffer circuit, and 32 is a signal input to the gate electrodes of the P-channel MOSFET 36 and N-channel MOSFET 38. The Vcc level and the Vss level generated by the buffer circuit to be shifted are the signals in phase with the / RAS signal.
[0018]
In general, an N-channel MOSFET and a P-channel MOSFET form transistors of the same size, and when the same potential is supplied to each gate electrode of each transistor, the current flowing through the channel region of the N-channel MOSFET is larger. Because of this characteristic, as shown in FIG. 2, in a circuit including a NOR gate in which two N-channel MOSFETs 30 and 31 or two 37 and 38 are connected in parallel, the threshold is lowered. It can be said that it is easy to set. In other words, when the power supply voltage is 5V, the threshold value for the determination of “H” and “L” is TTL (TRANSISTORTRANSISTOR LOGIC) level of “H” 2.4V and “L” 0.8V, which is 1.6V between the power supply voltage 2 It is appropriate to use a NOR gate for an input first stage circuit that requires a threshold value lower than 1 / min.
[0019]
In addition, when the potential state of the control signal such as the / RAS signal or the / CAS signal transits to “L”, the input buffer first stage circuit 24 outputs “H” and activates the input buffer subsequent stage circuit 5b. On the other hand, in the input buffer first stage circuit 25 to which a signal other than the control signal is input, when the potential state of the input signal transitions to either “H” or “L” state. Has the characteristic that the input buffer latter stage circuit 5b can be activated. In addition, an address signal or the like must be received even during the operation of a circuit other than the input buffer first stage circuit, and output information tends to be unstable. For this reason, in particular, in the input buffer first stage circuit 25 to which the data input signal and the address signal (Y address signal, X address signal) are input, the power supply potential to be supplied is set to an accurate potential so that the output is in an accurate potential state. It is necessary to do. These signals should be accepted only after the control signal is activated, and can be deactivated by the MOS level internal control signal during standby, that is, through current during standby is substantially suppressed. Is something that can be done.
[0020]
Therefore, in the present invention, as shown in FIG. 2, the potential to be supplied is externally applied to the input first stage circuit to which a control signal typified by the / RAS signal is input and the input buffer first stage circuit to which a signal other than the control signal is input. Or, it can be distinguished from a stable internal potential, and in particular, an internal potential can be supplied to an address signal (Y address, X address signal), a data input signal generation circuit, etc., and stable potential information can be output to the subsequent stage. .
In addition, the input buffer first stage circuit to which the / RAS signal, / CAS signal, / WE signal, / OE signal, etc. are input is supplied with the external power supply potential as it is, thereby penetrating from the internal power supply during standby. Suppresses current and reduces power consumption during standby.
In the first embodiment, as an example, the logic circuit configuration of the input buffer first stage circuit is a NOR gate, but a circuit having a similar function may be used instead.
[0021]
Example 2
Next, another invention will be described with reference to FIGS.
3A is a diagram showing a circuit that is exactly the same as the input first stage circuit shown in FIG. 2A used as an explanatory diagram of the first embodiment. The input signal is a / RAS signal, and the power source is an external circuit. The power supply potential (VCC) 1 is an input first stage circuit that is a NOR gate. In FIG. 3B, reference numerals 40 and 41 denote P-channel MOSFETs connected in parallel to each other, reference numerals 42 and 43 denote N-channel MOSFETs connected in series to each other, and reference numeral 44 denotes an output signal of the address buffer input first stage circuit. It is shown that. (The signal input to 32 is in the opposite phase to that in FIG. 2B.) In addition, the same reference numerals indicate the same or corresponding parts.
[0022]
The input buffer first stage circuit to which the / RAS signal is input shown in FIG. 3A uses an external power supply (VCC) as a power supply for supplying a potential, and its logic circuit structure forms a NOR gate. On the other hand, the input buffer first stage circuit to which the address signal is input uses the internal step-down potential stabilized by stepping down the external power supply by the step-down circuit installed inside the semiconductor device, and its logic circuit structure forms a NAND gate. doing.
Compared with the first embodiment, the external power supply and the internal step-down power supply supplied to each input buffer first stage circuit are the same, and the difference is whether the logic circuit constituting the input buffer first stage circuit is a NAND gate or a NOR gate. There is.
In general, the structure of the input first stage circuit using a NOR gate has already been described in the first embodiment. However, in the second embodiment, according to the characteristics of the external input signal, a conventional NOR gate is used. An example in which the input first stage circuit configured as described above is configured by a NAND gate will be described.
[0023]
In the DRAM, when the control signal such as the / RAS signal is at the “H” potential, the DRAM enters a standby state, and when it is at the “L” potential, the DRAM enters an operation state in which the next stage circuit is activated. The input buffer first stage circuit preferably has a configuration in which a P-channel MOSFET is connected in series between an external power supply and an output. In general, the threshold level for determining “L” or “H” is set to an external power supply. From this point of view, it is considered appropriate to use a NOR gate.
On the other hand, when the next stage is activated when the address signal, data input signal, etc. transition from “H” to “L”, the next stage is activated when transition from “L” to “H” Since the activation of the subsequent circuit by the two types of transitions can be considered, it is not necessary to be a NOR gate. When the internal power supply potential is 3.3 V, the threshold level is about one half of the power supply potential. When the N-channel MOSFET is the same size as the P-channel MOSFET, the current drive capability is large. Therefore, it is considered that the input first stage circuit is preferably composed of a NAND gate rather than a conventional NOR gate.
[0024]
In addition, the input signal first stage circuit for supplying the internal potential of the input buffer and the logic circuit configuration of the NAND type configuration is exemplified as the address signal input first stage circuit. For example, the same effect can be obtained by adopting the same configuration as the input first stage circuit of the signal that can be activated in the subsequent stage by any of the input signals of “L” and “H”.
Further, when the external input signal is distinguished depending on whether the activation of the subsequent circuit is caused only by the transition of the external input signal to “L” or can be caused by the transition of either “L” or “H”, It is also desirable from the viewpoint of unifying the operation speed by making the logic circuit configuration of the input buffer first stage circuit to which signals included in the same type of input signal are input the same.
Further, here, the logic circuit configuration of the input first stage circuit of the signal that occurs only when the external input signal transitions to “L” is the transition of the NOR gate, “L”, or “H”. although the logic circuitry of the external input signal capable of activating the NAND gate by, such as configuration obtained by adding a switching element in the inverter circuit, Ru possible der be replaced by a circuit having the same function.
[0025]
【The invention's effect】
According to this invention, the external signal is a row address strobe signal input to the input first stage circuit which is supplied with the external power supply potential, the column address signal, a write enable signal, among the control signals such as an output enable signal, at least one By including one of them, current consumption during standby can be reduced.
[0026]
According to the present invention, the external signal input to the input first stage circuit to which the internal power supply potential is supplied includes one or both of the address signal and the data input signal, so that the potential supplied to the subsequent stage circuit can be stabilized. Ru can der be a thing.
[0027]
[Brief description of the drawings]
FIG. 1 is a block diagram showing a power system diagram of a semiconductor device according to an embodiment of the present invention.
FIG. 2 is a circuit diagram showing a semiconductor device according to an embodiment of the present invention.
FIG. 3 is a circuit diagram showing a semiconductor device according to another embodiment of the present invention.
FIG. 4 is a block diagram showing a power supply system diagram of a semiconductor device according to a conventional technique.
FIG. 5 is a block diagram showing a conventional semiconductor device.
[Explanation of symbols]
1. 1. External power source 2. a step-down circuit; Step-down circuit,
4). Data input / output buffer final stage circuit, 5a. Input buffer first stage circuit 5b. 5. Input buffer latter stage circuit. 6. Back circuit, Memory cell array8. Peripheral circuit, 9. 10. Data input / output signal / RAS signal 11. / CAS signal 12. / WE signal 13. / OE signal14. Address signals 15a, 15b, 15c, 15d. Buffer circuit 16a. Data output buffer circuit, 16b. Data input buffer circuit 17. Memory cell array, 18. Internal control signal generation circuit,
19. Y address buffer circuit, 20. X address buffer circuit,
21. Y address decoder, 22. X address decoder,
23. Sense amplifier, 24. Control signal input buffer first stage circuit,
25. Input buffer first stage circuit, 26. Input buffer circuit,
27. / RAS signal, 28, 29, 35, 36. P-channel MOSFET,
30, 31, 37, 38. N-channel MOSFET,
32, 39. Input first stage circuit output, 33. Internal power supply,
34. Address signal 40, 41. P-channel MOSFET,
42, 43. N-channel MOSFET, 44. Input first stage circuit output signal

Claims

A first input first stage circuit fed from an external power source outside the semiconductor device and a second input first stage circuit fed from an internal power source provided in the semiconductor device, the first input first stage circuit and the second input circuit The input initial stage circuit of the input buffer circuit is configured by the input initial stage circuit of the first input circuit, and the external signal input to the first input initial stage circuit is at least one of the signals for controlling the internal operation of the semiconductor device. A semiconductor device comprising:

A first input first stage circuit fed from an external power source outside the semiconductor device and a second input first stage circuit fed from an internal power source provided in the semiconductor device, the first input first stage circuit and the second input circuit The first input circuit of the input buffer circuit is constituted by the first input circuit of the input circuit, and the external signal input to the second input first circuit includes at least one of an address signal and a data input signal. Semiconductor device.

External signals are address signals inputted to the second input first stage circuit, the semiconductor device according to claim 1 Symbol mounting, characterized in that it comprises at least one of the data input signal.

2. The semiconductor device according to claim 1, wherein the semiconductor device is a dynamic random access memory, and the external signal includes any one of a row address strobe signal, a column address signal, a write enable signal, and an output enable signal. The semiconductor device according to claim 3 .