KR0142972B1 - Semiconductor memory apparatus - Google Patents
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Abstract
1.청구범위에 기재된 발명이 속한 기술분야1. Technical field to which the invention described in the claims belongs
반도체 메모리장치Semiconductor memory device
2. 발명이 해결하려고 하는 기술적 과제2. The technical problem to be solved by the invention
반도체 메모리 장치에 서로 다른 전압레벨을 갖는 두 종류의 접지전압을 공급하여 반도체 메모리장치의 동작을 안정화시키고 전력소모를 감소시킴.By supplying two types of ground voltages having different voltage levels to the semiconductor memory device, the operation of the semiconductor memory device is stabilized and power consumption is reduced.
3. 발명의 해결 방법의 요지3. Summary of the Solution of the Invention
내부접지전압을 동작전원으로 입력하는 제1회로들과 외부접지전압을 동작전원으로 입력하는 제2회로들로 구성되며, 상기 회로들이 메모리코어 및 주변회로들인 반도체 메모리장치가, 제1전압레벨을 갖는 외부전원전압과, 제4 전압레벨을 갖는 외부접지전압과, 제2전압레벨의 내부전원전압을 발생하는 수단과, 제3전압레벨의 내부접지전압을 발생하는 수단들을 구비하여, 내부접지전압을 칩내부의 접지전압으로 공급하고 외부접지전압을 칩 내부의 특정 회로에 공급하여 전압 스윙폭을 작게 유지하므로써 전력 소모를 감소시킴.And a first circuit for inputting an internal ground voltage as an operating power source and a second circuit for inputting an external ground voltage as an operating power source, wherein the semiconductor memory device, wherein the circuits are memory cores and peripheral circuits, sets the first voltage level. An internal ground voltage comprising means for generating an external power supply voltage, an external ground voltage having a fourth voltage level, means for generating an internal power supply voltage of a second voltage level, and means for generating an internal ground voltage of a third voltage level. Supply power to the ground voltage inside the chip and supply the external ground voltage to a specific circuit inside the chip to keep the voltage swing width small to reduce power consumption.
4. 발명의 중요한 용도4. Important uses of the invention
반도체 메모리장치에서 서로 다른 레벨의 접지전압을 공급하여, 별도의 백바이어스전원발생기를 사용하지 않으며, 승압전압을 효율적으로 발생하고, 메모리셀의 누설전류를 감소시키는 동시에 센스앰프의 감지속도를 향상시킴.Provides ground voltages of different levels in semiconductor memory devices, eliminating the need for a separate back bias power generator, efficiently generating boosted voltages, reducing leakage current in memory cells, and improving the detection speed of sense amplifiers. .
Description
제1도는 본 발명에 따른 반도체 메모리장치의 블럭 구성을 도시하는 도면1 is a block diagram of a semiconductor memory device according to the present invention.
제2도는 제1도 중 액티브 모드에서 내부 전원전압을 발생하는 회로의 구성을 도시하는 도면FIG. 2 is a diagram showing the configuration of a circuit for generating an internal power supply voltage in an active mode of FIG.
제3도는 제1도 중 대기모드에서 내부 전원전압을 발생하는 회로의 구성을 도시하는 도면3 is a diagram showing the configuration of a circuit for generating an internal power supply voltage in the standby mode of FIG.
제4a도는 본 발명에 따라 제1도에서 내부 접지전압과 외부접지전압EVss의 레벨을 쉬프트하는 회로의 구성을 도시하는 도면이고, 제4b도는 상기 제4a 도의 각 부 동작 특성을 도시하는 파형도FIG. 4A is a diagram showing the configuration of a circuit for shifting the levels of the internal ground voltage and the external ground voltage EVss in FIG. 1 according to the present invention, and FIG. 4B is a waveform diagram showing respective sub-operation characteristics of FIG. 4A.
제5도는 종래의 반도체 메모리장치에서 인버터회로의 구성을 도시하는 도면5 is a diagram showing the configuration of an inverter circuit in a conventional semiconductor memory device.
제6도는 본 발명에 따른 반도체 메모리장치에서 인버터회로의 구성을 도시하는 도면6 is a diagram showing the configuration of an inverter circuit in a semiconductor memory device according to the present invention.
제7a도는 본 발명에 따른 반도체 메모리장치에서 메모리셀과 엔센스앰프의 구성을 도시하는 도면이고, 제7b도는 상기 제7a도의 각 부 동작 특성을 도시하는 파형도FIG. 7A is a diagram showing the configuration of the memory cell and the sense amplifier in the semiconductor memory device according to the present invention. FIG. 7B is a waveform diagram showing the respective sub-operation characteristics of FIG. 7A.
제8a도는 종래의 반도체 메모리장치에서 펌핑회로의 구성을 도시하는 도면이고, 제 8b도는 제8a도의 각 부 동작 특성을 도시하는 도면FIG. 8A is a diagram showing the configuration of a pumping circuit in a conventional semiconductor memory device, and FIG. 8B is a diagram showing the respective operation characteristics of FIG. 8A.
제9a도는 본 발명에 따른 반도체 메모리장치에서 펌핑회로의 구성을 도시하는 도면이고, 제9b도는 제9a도의 각 부 동작 특성을 도시하는 도면FIG. 9A is a diagram showing the configuration of a pumping circuit in the semiconductor memory device according to the present invention, and FIG. 9B is a diagram showing the respective operation characteristics of FIG. 9A.
제10도는 종래의 반도체 메모리장치에서 메모리셀의 구성을 도시하는 도면10 is a diagram showing the configuration of a memory cell in a conventional semiconductor memory device.
제11도는 본 발명에 따른 반도체 메모리장치에서 메모리셀의 구성을 도시하는 도면11 is a diagram showing the configuration of a memory cell in a semiconductor memory device according to the present invention.
본 발명의 반도체 메모리장치에 관한 것으로, 특히 접지전원이 칩 내부에서 별도의 레벨을 갖는 반도체 메모리장치에 관한 것이다.The present invention relates to a semiconductor memory device of the present invention, and more particularly, to a semiconductor memory device in which a ground power source has a separate level inside a chip.
일반적으로 반도체 메모리장치는 외부에서 전원전압VCC와 접지전압VSS가 공급되며, 메모리 소자의 집적도가 증가함에 따라 동작전류 감소, 핫캐리어(hot carrier)효과 등의 신뢰성 측면을 고려하여 내부 동작전압을 감소시킨다. 따라서 반도체 메모리장치의 내부에서 사용하기 위한 전압은 외부전원전압EVcc(External VCC)를 낮은 전압으로 변환한 내부전원전압IVcc(Internal VCC)를 사용한다. 이때 상기 반도체 메모리장치에서 접지전압VSS는 그대로 사용한다.In general, a semiconductor memory device is supplied with a power supply voltage VCC and a ground voltage VSS from an external source. As the integration degree of a memory device increases, an internal operating voltage is reduced in consideration of reliability aspects such as a decrease in operating current and a hot carrier effect. Let's do it. Therefore, the voltage for internal use of the semiconductor memory device uses an internal power supply voltage IVcc (Internal VCC) obtained by converting an external power supply voltage EVcc (External VCC) to a low voltage. In this case, the ground voltage VSS is used as it is in the semiconductor memory device.
또한 반도체 메모리장치에서 워드라인으로 인가되는 전압 등은 상기 외부전원전압EVcc 보다 높은 승압전압Vpp를 필요로 한다. 따라서 상기 반도체 메모리장치의 내부에는 상기 승압전압Vpp를 발생시키기 위한 수단이 필요하게 된다. 그리고 엔모오스 트랜지스터의 백바이어스(back-bias)를 위한 전압VBB를 발생시키기 위한 수단도 필요하게 된다.In addition, the voltage applied to the word line in the semiconductor memory device requires a boost voltage Vpp higher than the external power supply voltage EVcc. Therefore, a means for generating the boosted voltage Vpp is required inside the semiconductor memory device. There is also a need for means for generating a voltage VBB for the back-bias of the NMOS transistor.
상기 내부전원전압IVcc가 낮아짐에 따라 칩의 동작속도가 저하된다.As the internal power supply voltage IVcc decreases, the operating speed of the chip decreases.
특히 교차접속(cross coupled)형태의 감지증폭기에서 트랜지스터의 구동전압이 낮아짐에 따라 비트라인 쌍 BL 및 BLB를 감지하는데 많은 시간이 소요된다. 그리고 승압전압Vpp를 발생시키는 회로에서, 저전압으로 인하여 모오스 펌핑 캐패시터를 구동하는 인버터의 전압 스윙(voltage swing)이 작으므로 펌핑되는 전압이 낮다. 워드라인을 부우스팅하는데 충분한 승압전압Vpp 레벨을 갖기 위해서는 부우스팅한 레벨을 다시 부우스팅하는 방법이 필요한데, 이 경우 모오스 펌핑 캐패시터 사이즈가 크므로 레이 아웃 면적이 크게 증가하며, 모오스 캐피시터를 충전 및 방전하는 전류도 크기 때문에 전류 소모도 증가한다.In particular, in a cross coupled sense amplifier, as the driving voltage of the transistor is lowered, it takes much time to detect the bit line pairs BL and BLB. In the circuit for generating the boosted voltage Vpp, the voltage being pumped is low because the voltage swing of the inverter driving the MOS pumping capacitor is small due to the low voltage. In order to have a boost voltage Vpp level sufficient to boost the word line, a method of boosting the boosted level is needed again. In this case, since the size of the MOS pumping capacitor is large, the layout area is greatly increased, and the MOS capacitor is charged and discharged. The current consumption increases because of the large current.
단일의 접지전압Vss를 사용하는 종래의 반도체 메모리장치에서 각 부분의 동작을 살펴본다.The operation of each part in a conventional semiconductor memory device using a single ground voltage Vss will be described.
먼저 제5도는 반도체 메모리장치에서 사용되는 인버터(inver)회로의 일반적인 형태를 도시하고 있다. 제5도와 같은 구성을 갖는 인버터회로의 구성을 살펴보면, 피모오스트랜지스터51은 내부전원전압IVcc과 출력노드사이에 연결되며, 게이트전극이 입력노드에 연결된다. 엔모오스 트랜지스터52는 출력노드와 접지전압Vss 사이에 연결되며, 게이트전극이 입력노드에 연결되고 백게이트전극에 백바이어스전압가 인가된다. 여기서 상기 엔모오스 트랜지스터52의 소오스전극에 인가되는 풀다운 전압은 OV의 접지전압Vss가 되며,백게이트전극으로 인가되는 백바이어스전압는 -1V의 음전압이 된다. 따라서 종래의 인버터회로는 풀다운 트랜지스터인 엔모오스 트랜지스터52의 백게이트로 음전압을 공급하기 위한 백바이어스전압 발생기를 구비하여야 한다.First, FIG. 5 shows a general form of an inverter circuit used in a semiconductor memory device. Referring to the configuration of the inverter circuit having the configuration as shown in FIG. 5, the PIO transistor 51 is connected between the internal power supply voltage IVcc and the output node, and the gate electrode is connected to the input node. The NMOS transistor 52 is connected between the output node and the ground voltage Vss, a gate electrode is connected to the input node, and a back bias voltage is applied to the back gate electrode. Here, the pull-down voltage applied to the source electrode of the NMOS transistor 52 becomes the ground voltage Vss of OV, and the back bias voltage applied to the back gate electrode becomes a negative voltage of -1V. Therefore, the conventional inverter circuit must include a back bias voltage generator for supplying a negative voltage to the back gate of the enMOS transistor 52, which is a pull-down transistor.
두번째로 종래의 반도체 메모리장치에서 비트라인의 전압을 감지하는 엔센스앰프(N channel Sense Amp)의 접지 구조를 살펴본다. 반도체 메모리장치에서 내부전원전압IVcc가 1.5V인 경우, 비트라인 쌍 BL 및 BLB의 중간전압(half Vcc Voltage)은 0.75V로써, 엔센스앰프를 구성하는 엔모오스 트랜지스터의 드레시홀드전압에 근접하게 되어 초기에 비트라인의 전압을 감지하는 속도가 매우 느리게 된다. 이를 개선하기 위하여 엔센스앰프의 엔모오스 트랜지스터 드레시홀드전압을 다른 엔모오스 트랜지스터의 드레시홀드 전압에 비해 낮게 하기도 한다. 그러나 이런 경우 별도의 제조공정을 필요로 하게 되며, 또한 엔모오스 트랜지스터의 드레시홀드 전압을 낮추는 데도 한계가 있어 저전압에서 감지속도를 충분하게 개선할 수 없다.Second, the ground structure of an N-channel Sense Amp for detecting a voltage of a bit line in a conventional semiconductor memory device will be described. In the semiconductor memory device, when the internal power supply voltage IVcc is 1.5 V, the half Vcc voltage of the bit line pair BL and BLB is 0.75 V, which is close to the threshold voltage of the NMOS transistor constituting the sense amplifier. Initially, the voltage on the bit line is very slow. In order to improve this, the EnMOS transistor threshold voltage of the sense amplifier may be lower than that of other EnMOS transistors. However, in this case, a separate manufacturing process is required, and there is a limit to lowering the threshold voltage of the NMOS transistor so that the detection speed cannot be sufficiently improved at low voltage.
이런 문제점을 해소하는 기술이 미쯔비시 사의 M.Asakura 등에 의해 제안된 A 34ns 256Mb DRAM with Boosted Sense Ground Scheme(ISSCC94, 1994.2.14, pp140-141)에 개시되어 있다. 상기와 같은 엔센스앰프의 구조는 Figl에 도시되어 있다. 상기와 같은 센스앰프의 동작은 비트라인 쌍 BL 및 BLB의 로우 레벨을 OV 보다 높게 하여 메모리셀 트랜지스터의 누설전류(leckage current)를 감소시키므로서, 센싱 초기에 접지 전원 레벨을 센싱 접지전원으로 사용하므로써 감지속도를 향상시키는 방법을 사용하고 있다. 그러나 상기와 같은 방법에서도 칩 전체가 OV에서 내부전원전압IVcc 1.5V의 스윙을 하며 동작하고 BL 및 BLB의 로우 레벨을 증가시켜 메모리셀 트랜지스터의 누설전류를 줄이는 것이므로, 전력 소모가 크다. 또한 엔센스앰프의 구성에 있어서, 엔센스앰프를 활성화시키는 LANG신호와 초기 감지시 센스접지(sense ground)를 OV로 하기 위한 신호 SE를 별도로 제어하므로, 제어 동작이 복잡한 문제가 있다.A technique to solve this problem is disclosed in A 34ns 256Mb DRAM with Boosted Sense Ground Scheme (ISSCC94, 1994.2.14, pp140-141) proposed by Mitsubishi Corporation M. Asakura et al. The structure of the sense amplifier as described above is shown in Fig. As described above, the operation of the sense amplifier reduces the leakage current of the memory cell transistors by lowering the low level of the bit line pairs BL and BLB above OV, thereby using the ground power level as the sensing ground power supply at the beginning of sensing. The method of improving the detection speed is used. However, even in the above method, the entire chip operates with a swing of the internal power supply voltage IVcc 1.5V at OV and increases the low levels of BL and BLB to reduce the leakage current of the memory cell transistors, thereby increasing power consumption. In addition, in the configuration of the sense amplifier, since the LANG signal for activating the sense amplifier and the signal SE for setting the sense ground to OV at the initial detection are separately controlled, the control operation is complicated.
세번째로 반도체 메모리장치 내에서 워드라인을 부우스팅하기 위해 사용하는 전압은 외부전원전압EVcc 보다 높은 전압인 승압전압Vpp를 사용한다. 그리고 이런 승압전압Vpp를 발생하기 위하여 모오스 펌핑 캐패시터를 사용하는 것이 일반적이다. 제8a도는 승압전압Vpp를 발생하는 종래의 펌핑회로 구성을 도시하고 있으며, 제8b 도는 상기 제8a도의 동작 특성을 도시하는 파형도이다. 상기 제8a도와 같은 펌핑회로의 구성을 살펴보면, 인버터회로의 구성인 피모오스트랜지스터81 및 엔모오스 트랜지스터82는 외부전원전압EVcc와 접지전압Vss 사이에 직렬 연결되며, 두 트랜지스터들의 게이트전극이 펌핑입력신호에 공통 연결된다. 그리고 인버터회로의 구성인 피모오스트랜지스터83 및 엔모오스 트랜지스터84는 외부전원전압EVcc와 접지전압Vss 사이에 직렬 연결되며, 두 트랜지스터의 게이트전극이 상기 피모오스트랜지스터81의 소오스전극에 공통 연결된다. 또한 상기 피모오스트랜지스터83의 소오스전극과 출력노드 사이에 펌핑 캐패시터85가 연결되며, 외부전원전압EVcc와 출력노드 사이에 다이오드 구성의 엔모오스 트랜지스터86이 연결된다.Third, the voltage used to boost the word line in the semiconductor memory device uses a boosted voltage Vpp that is higher than the external power supply voltage EVcc. In addition, it is common to use a MOS pumping capacitor to generate the boosted voltage Vpp. FIG. 8A shows a conventional pumping circuit configuration for generating a boosted voltage Vpp, and FIG. 8B is a waveform diagram showing the operating characteristics of FIG. 8A. Referring to the configuration of the pumping circuit as shown in FIG. 8A, PIO transistors 81 and NMOS transistors 82, which are the components of the inverter circuit, are connected in series between the external power supply voltage EVcc and the ground voltage Vss, and the gate electrodes of the two transistors are pumped input signals. Is connected in common. The PMOS transistor 83 and the NMOS transistor 84, which are the inverter circuits, are connected in series between the external power supply voltage EVcc and the ground voltage Vss, and the gate electrodes of the two transistors are commonly connected to the source electrode of the PMO transistor 81. In addition, a pumping capacitor 85 is connected between the source electrode and the output node of the PMOS transistor 83, and an NMOS transistor 86 having a diode configuration is connected between the external power voltage EVcc and the output node.
그러나 상기와 같은 구성을 갖는 종래의 펌핑회로에서 인버터회로들이 외부전원전압EVcc와 접지전압Vss 사이에 연결되므로, 8b1과 같은 펌핑입력신호를 입력하는 인버터회로의 스윙전압이 작아지게 된다. 상기 인버터회로의 스윙전압이 작아지면 펌핑 캐패시터85에 펌핑되어 출력되는 8b2와 같은 펌핑출력신호의 전압이 낮아진다. 그러므로 워드라인을 활성화시키는데 충분한 레벨의 승압전압Vpp를 발생하기 위하여, 또 다른 펌핑회로를 연결하여 펌핑된 출력신호를 다시 부우스팅하여 전압을 더 높게하여야 한다. 이런 경우 모오스 펌핑 캐패시터의 사이즈가 커지게 되므로 레이아웃(lay out)면적이 증가되며, 모오스 펌핑 캐패시터를 충방전하는데 많은 전류가 소모되는 문제점이 있었다.However, since the inverter circuits are connected between the external power supply voltage EVcc and the ground voltage Vss in the conventional pumping circuit having the above configuration, the swing voltage of the inverter circuit for inputting the pumping input signal such as 8b1 becomes small. When the swing voltage of the inverter circuit decreases, the voltage of the pumping output signal such as 8b2 that is pumped and output to the pumping capacitor 85 is lowered. Therefore, in order to generate a boosted voltage Vpp at a level sufficient to activate the word line, another pumping circuit must be connected to boost the pumped output signal again to make the voltage higher. In this case, since the size of the MOS pumping capacitor is increased, the layout area is increased, and a large current is consumed to charge and discharge the MOS pumping capacitor.
네번째로 반도체 메모리장치에서 워드라인을 활성화시키는 워드라인 구동전압을 승압전압Vpp를 사용하며, 메모리셀의 스토리지노드(Storgae node) 플레이트 노드 (Plate node)의 필드(field)를 감소시키기 위하여 기판전압 Vp를 사용한다. 제10도는 종래의 메모리셀 구조도로서, DRAM의 경우 메모리셀은 1 트랜지스터 및 1캐패시터 구조를 갖는다. 상기 제10도의 구성을 살펴보면, 엔모오스 트랜지스터101은 메모리셀 트랜지스터로서 비트라인에 드레인전극이 연결되고 워드라인에 게이트전극이 연결된다. 캐패시터102는 상기 엔모오스 트랜지스터의 소오스전극과 기판전압Vp사이에 연결된다.Fourth, the word line driving voltage for activating the word line in the semiconductor memory device uses the boost voltage Vpp, and the substrate voltage Vp in order to reduce the field of the storage node plate node of the memory cell. Use FIG. 10 is a structure diagram of a conventional memory cell. In the case of DRAM, the memory cell has one transistor and one capacitor structure. Referring to the configuration of FIG. 10, the NMOS transistor 101 is a memory cell transistor having a drain electrode connected to a bit line and a gate electrode connected to a word line. The capacitor 102 is connected between the source electrode of the NMOS transistor and the substrate voltage Vp.
상기와 같은 구성을 갖는 메모리셀에서 접지전압Vss가 OV, 내부전원전압IVcc가 1.5V, 그리고 비트라인 쌍 BL 및 BLB가 내부전원전압IVcc의 중간전압인 0.75V로 프리차지된다고 가정한다. 이때 상기 워드라인 구동전압은 오프시 OV이고 온시 승압전압Vpp가 된다. 이때 메모리셀에 저장된 데이타가 로우 레벨일 때 스토리지노드(storage node)SN의 전압은 OV가 되며, 메모리셀에 저장돤 데이타가 하이 레벨일 때 스토리지노드SN의 전압은 1.5V가 된다. 여기서 워드라인이 비활성화되고 메모리셀에 저장된 데이타가 로우 레벨인 경우, 메모리셀 트랜지스터인 엔모오스 트랜지스터101의 Vgs 차는 OV가 된다. 이 경우 메모리셀 트랜지스터101에서의 누설전류에 의한 데이타 손실을 최소화하기 위하여 메모리셀 트랜지스터101의 드레시홀드 전압을 다른 엔모오스 트랜지스터들에 비하여 높게 만들어야 하므로 Vtn을 증가시키기 위해 별도의 마스크 스텝을 필요로 한다.Assume that the ground voltage Vss is OV, the internal power supply voltage IVcc is 1.5V, and the bit line pairs BL and BLB are precharged to 0.75V, which is the intermediate voltage of the internal power supply voltage IVcc, in the memory cell having the above configuration. At this time, the word line driving voltage is OV when off and a boost voltage Vpp when on. At this time, the voltage of the storage node SN becomes OV when the data stored in the memory cell is low level, and the voltage of the storage node SN becomes 1.5V when the data stored in the memory cell is high level. When the word line is inactivated and the data stored in the memory cell is at the low level, the Vgs difference between the NMOS transistor 101 which is the memory cell transistor becomes OV. In this case, in order to minimize data loss due to leakage current in the memory cell transistor 101, the threshold voltage of the memory cell transistor 101 should be made higher than that of other NMOS transistors, so a separate mask step is required to increase Vtn. .
위해서 살펴본 바와 같이 종래의 반도체 메모리장치는 접지전압이 외부에서 인가되는 전압인 OV를 사용한다. 이로인해 칩내에서 엔모오스 트랜지스터의 백바이어스전원을 공급하기 위한 별도의 백바이어스 전압 발생기를 구비하여야 한다. 또한 엔센스앰프의 접지전압을 외부에서 인가되는 OV를 사용하므로서, 엔센스앰프가 구동 초기 동작에서 비트라인 쌍 BL 및 BLB의 전압을 감지하는 속도가 저하된다. 그리고 승압전압Vpp를 발생하는 펌핑회로에서도 접지전압을 외부에서 인가되는 OV를 사용하므로서, 인버터회로에서 출력되는 전압의 스윙폭이 작아 펌핑 효율이 저하된다. 또한 상기 외부에서 인가되는 접지전압을 사용하므로써, 메모리셀에서 트랜지스터의 누설전류를 감소시키기 위한 별도의 제조 공정을 해야한다.As described above, the conventional semiconductor memory device uses OV, which is a voltage to which the ground voltage is applied from the outside. This requires a separate back bias voltage generator for supplying the back bias power of the NMOS transistors in the chip. In addition, since the ground voltage of the sense amplifier is externally applied, the speed at which the sense amplifier senses the voltages of the bit line pairs BL and BLB in the initial driving operation is reduced. In addition, in the pumping circuit generating the boosted voltage Vpp, the ground voltage is externally applied, so that the swing width of the voltage output from the inverter circuit is small, so that the pumping efficiency is reduced. In addition, by using the ground voltage applied from the outside, a separate manufacturing process for reducing the leakage current of the transistor in the memory cell has to be performed.
따라서 본 발명의 목적은 복수의 접지전압을 사용하여 메모리 성능을 향상시킬 수 있는 반도체 메모리장치를 제공함에 있다.Accordingly, an object of the present invention is to provide a semiconductor memory device capable of improving memory performance using a plurality of ground voltages.
본 발명의 다른 목적은 외부에서 공급되는 접지전압과 상기 외부접지 전압보다 높은 레벨의 내부 접지전압을 사용하며, 상기 내부 접지전압을 칩의 접지전압으로 사용하고 상기 외부 접지전압을 칩의 특정 부위 접지전압으로 사용하여 칩의 성능을 향상시킬 수 있는 반도체 메모리장치를 제공함에 있다.It is another object of the present invention to use an external ground voltage and an internal ground voltage higher than the external ground voltage, use the internal ground voltage as a chip ground voltage, and use the external ground voltage as a specific part of the chip. It is to provide a semiconductor memory device that can be used as a voltage to improve the performance of the chip.
본 발명의 또 다른 목적은 외부 접지전압과 이 보다 높은 레벨을 갖는 내부 접지전압을 사용하는 반도체 메모리장치에서 풀다운 트랜지스터로 사용되는 엔모오스 트랜지스터의 소오스전극에 상기 내부 접지전압을 인가하고 백게이트전극에 상기 외부 접지전압을 인가하여 사용할 수 있는 반도체 메모리장치를 제공함에 있다.It is still another object of the present invention to apply the internal ground voltage to a source electrode of an NMOS transistor used as a pull-down transistor in a semiconductor memory device using an external ground voltage and an internal ground voltage having a higher level. It is to provide a semiconductor memory device that can be used by applying the external ground voltage.
본 발명의 또 다른 목적은 외부 접지전압과 이보다 높은 레벨을 갖는 내부 접지전압을 사용하는 반도체 메모리장치에서 비트라인의 전압을 감지하는 엔센스앰프가 초기에 상기 외부 접지전압을 이용하여 초기 감지동작을 수행하고 이후 상기 내부 접지전압을 이용하여 감지 동작을 수행 하므로서 비트라인 감지 동작을 빠르게 수행할 수 있는 반도체 메모리장치를 제공함에 있다.It is still another object of the present invention to provide an initial sensing operation by using an external ground voltage in a sense amplifier for sensing a voltage of a bit line in a semiconductor memory device using an external ground voltage and an internal ground voltage having a higher level. The present invention provides a semiconductor memory device capable of quickly performing a bit line sensing operation by performing a sensing operation using the internal ground voltage.
본 발명의 또 다른 목적은 외부 접지전압과 이보다 높은 레벨을 갖는 내부 접지전압을 사용하는 반도체 메모리장치에서 승압 전압을 발생하는 펌핑회로가 외부 전원전압과 내부 접지전압의 스윙폭을 갖는 펌핑입력신호를 외부 전원전압과 외부접지전압EVss의 스윙폭을 갖는 신호로 레벨 변환한 후 펌핑 동작을 수행하므로서 펌핑 효율을 향상시킬 수 있는 반도체 메모리장치를 제공함에 있다.It is still another object of the present invention to provide a pumping circuit for generating a boosted voltage in a semiconductor memory device using an external ground voltage and an internal ground voltage having a higher level. The present invention provides a semiconductor memory device capable of improving pumping efficiency by performing a pumping operation after level conversion to a signal having a swing width of an external power supply voltage and an external ground voltage EVss.
본 발명의 또 다른 목적은 외부 접지전압과 이 보다 높은 레벨을 갖는 내부 접지전압을 사용하는 반도체 메모리장치에서 메모리셀의 기판전압을 외부 접지전압 EVSS를 사용하므로써 별도의 음전압발생기를 사용하지 않게 되며, 외부접지전압EVSS를 하여 메모리셀의 신뢰성을 향상시킬 수 있는 반도체 메모리장치를 제공함에 있다.Another object of the present invention is to avoid the use of a separate negative voltage generator by using an external ground voltage EVSS for the substrate voltage of a memory cell in a semiconductor memory device using an external ground voltage and an internal ground voltage having a higher level. In addition, the present invention provides a semiconductor memory device capable of improving the reliability of a memory cell by applying an external ground voltage EVSS.
이러한 본 발명의 목적들을 달성하기 위하여 메모리셀 어레이 및 주변회로들로 구성되는 반도체 메모리장치에 있어서, 제1전압레벨을 갖는 외부 전원전압EVcc을 입력하는 단자와, 제4전압레벨을 갖는 외부 접지전압EVss을 입력하는 단자와, 차동증폭기 구성을 가지며, 제2전압레벨의 기준 전압과 출력전압의 레벨을 비교하여 상기 제2전압레벨을 유지하는 내부전원전압IVcc을 발생하는 수단과, 차동증폭기 구성을 가지며, 제3전압레벨의 기준전압과 출력전압의 레벨을 비교하여 상기 제3전압레벨을 유지하는 내부전원전압IVcc을 발생하는 수단을 구비하여, 상기 내부전원전압IVcc을 칩 내부의 접지전압으로 공급하고 상기 외부전압을 칩 내부의 특정 회로에 공급하여 전압 스윙폭을 작게 유지하므로서 전력 소모를 감소시키는 것을 특징으로 한다.In order to achieve the objects of the present invention, a semiconductor memory device comprising a memory cell array and peripheral circuits, comprising: a terminal for inputting an external power supply voltage EVcc having a first voltage level, and an external ground voltage having a fourth voltage level; A terminal for inputting EVss, a differential amplifier configuration, means for generating an internal power supply voltage IVcc for maintaining the second voltage level by comparing a reference voltage of the second voltage level with an output voltage level, and a differential amplifier configuration. And a means for generating an internal power supply voltage IVcc for maintaining the third voltage level by comparing the reference voltage of the third voltage level with the output voltage level, and supplying the internal power supply voltage IVcc to the ground voltage inside the chip. The power supply is reduced by supplying the external voltage to a specific circuit inside the chip to keep the voltage swing width small.
이하 본 발명의 바람직한 실시예가 첨부된 도면의 참조와 함께 상세히 설명될 것이다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
제1도는 본 발명에 따른 반도체 메모리장치의 구성을 도시하고 있다. 내부전원전압발생회로11은 차동증폭기의 구성을 가지며 제2전압레벨의 전압을 기준전압으로 입력한다. 상기 내부전원전압발생회로11은 상기 외부 전원전압EVcc를 연결되며, 상기 제2전압레벨의 기준전압과 출력되는 전압을 비교하여 상기 외부 전원전압EVcc 보다 낮으며 상기 제2전압레벨을 유지하는 내부전원전압IVcc를 발생한다. 내부접지전압발생회로13은 차동증폭기 구성을 가지며 제3전압레벨의 전압을 기준전압으로 입력한다. 상기 내부접지전압발생회로13은 상기 외부접지전압EVss에 연결되며, 상기 제3전압레벨의 기준전압과 출력되는 전압을 비교하여 상기 외부접지전압EVss보다 높으며 상기 제3전압레벨을 유지하는 내부접지전압IVcc를 발생한다. 승압접압발생회로12는 상부 외부전원전압EVcc과 외부접지전압Evss 사이에 연결되며, 상기 외부전원전압EVcc보다 높은 레벨의 승압전압Vpp를 발생한다. 메모리장치14는 메모리셀 어레이와 주변회로들로 구성되며, 상기 외부전원전압EVcc, 내부전원전압IVcc , 내부접지전압IVss, 외부접지전압EVss 및 승압전압Vpp를 동작전원으로 입력한다. 여기서 상기 메모리장치14의 주 동작전원은 상기 내부전원전압IVcc 및 내부접지전압IVss을 사용하며, 특정 부위의 동작전원으로 상기 외부전원전압EVcc 및 내부전원전압IVcc 그리고 승압전압Vpp를 사용한다.1 shows the structure of a semiconductor memory device according to the present invention. The internal power supply voltage generation circuit 11 has a configuration of a differential amplifier and inputs a voltage of the second voltage level as a reference voltage. The internal power supply voltage generation circuit 11 is connected to the external power supply voltage EVcc, and compares the output voltage with the reference voltage of the second voltage level to be lower than the external power supply voltage EVcc and maintains the second voltage level. Generate voltage IVcc. The internal ground voltage generating circuit 13 has a differential amplifier configuration and inputs a voltage of a third voltage level as a reference voltage. The internal ground voltage generation circuit 13 is connected to the external ground voltage EVss, and compares the output voltage with the reference voltage of the third voltage level to be higher than the external ground voltage EVss and maintains the third voltage level. Occurs IVcc. The boosted voltage generation circuit 12 is connected between the upper external power supply voltage EVcc and the external ground voltage Evss and generates a boosted voltage Vpp having a level higher than the external power supply voltage EVcc. The memory device 14 includes a memory cell array and peripheral circuits and inputs the external power supply voltage EVcc, the internal power supply voltage IVcc, the internal ground voltage IVss, the external ground voltage EVss, and the boosted voltage Vpp as operating power. Here, the main operating power of the memory device 14 uses the internal power supply voltage IVcc and the internal ground voltage IVss, and uses the external power supply voltage EVcc, the internal power supply voltage IVcc and the boosted voltage Vpp as the operation power supply of a specific portion.
여기서 상기 외부전원전압EVcc는 제1전압레벨을 가지며, 내부전원전압IVcc는 제2전압레벨을 가지고, 내부접지전압IVss는 제3전압레벨을 가지며, 외부접지전압EVss는 제4전압레벨을 가진다. 그리고 상기 제2전압레벨은 상기 제1전압레벨 보다 낮고 제3전압레벨 보다 높으며, 상기 제3전압레벨은 상기 제2전압레벨 보다 낮고 제4전압레벨 보다 높게 설정한다.그리고 상기 외부전원전압EVcc은 통상 3.5V의 전압으로 칩의 외부에서 인가되는 전압이며, 상기 외부접지전압EVss은 OV의 전압으로 역시 칩의 외부에 인가되는 전압이다.The external power supply voltage EVcc has a first voltage level, the internal power supply voltage IVcc has a second voltage level, the internal ground voltage IVss has a third voltage level, and the external ground voltage EVss has a fourth voltage level. The second voltage level is lower than the first voltage level and higher than the third voltage level, and the third voltage level is set lower than the second voltage level and higher than the fourth voltage level. Normally, the voltage applied to the outside of the chip at a voltage of 3.5V, and the external ground voltage EVss is the voltage applied to the outside of the chip as the voltage of OV.
따라서 상기와 제1도와 같은 구성을 갖는 반도체 메모리장치는 외부에서 공급되는 외부접지전압EVss 보다 높은 전압 레벨을 갖는 내부접지전압IVss를 발생시켜 칩 전체의 접지전압으로 사용하며, 상기 외부접지전압EVss를 칩에 부분적으로 사용한다. 따라서 상기 내부전원전압IVcc와 내부접지전압IVss의 전압폭이 칩의 주 동작전압이 된다. 즉, 상기 내부접지전압IVss가 1V이고 내부전원전압IVcc가 2.5V라 가정하면, 종래의 반도체 메모리장치에서 사용하던 접지전압Vss가 OV이고 내부전원전압IVcc가 1.5V인 경우와 동일한 상태가 되며, 따라서 전력소모나 신뢰성 향상을 위한 전압감소 효과는 그대로 유지된다.Therefore, the semiconductor memory device having the configuration as shown in FIG. 1 generates an internal ground voltage IVss having a voltage level higher than the external ground voltage EVss supplied from the outside, and uses the ground voltage of the entire chip, and uses the external ground voltage EVss. Partially used on the chip. Therefore, the voltage width of the internal power supply voltage IVcc and the internal ground voltage IVss becomes the main operating voltage of the chip. That is, assuming that the internal ground voltage IVss is 1V and the internal power supply voltage IVcc is 2.5V, the same state as when the ground voltage Vss used in the conventional semiconductor memory device is OV and the internal power supply voltage IVcc is 1.5V, Therefore, the voltage reduction effect for improving power consumption or reliability is maintained.
제2도 및 제3도는 본 발명에 따른 내부접지전압발생회로13의 구성도로서, 제2도는 액티브 모드(active mode)에서 내부접지전압IVss를 발생하는 회로의 구성을 도시하고 있으며, 제3도는 대기모드(standby mode)에서 내부접지전압IVss를 발생하는 회로의 구성을 도시하고 있다.2 and 3 are schematic diagrams of the internal ground voltage generation circuit 13 according to the present invention, and FIG. 2 shows the configuration of a circuit for generating the internal ground voltage IVss in an active mode, and FIG. The configuration of the circuit which generates the internal ground voltage IVss in the standby mode is shown.
상기 제2도를 참조하면, 전원전압Vcc와 외부접지전압EVss 사이에 연결되는 피모오스트랜지스터22-23 및 엔모오스 트랜지스터24-27은 제2전압레벨을 갖는 기준전압과 출력되는 내부접지전압IVss를 비교하는 차동증폭기의 구성을 가지며, 전류제어용 엔모오스 트랜지스터27의 게이트전극이 액티브모드신호에 연결된다. 여기서 전원전압Vcc는 외부전원전압EVcc 또는 내부전원전압IVcc가 될 수 있다. 피모오스트랜지스터21은 상기 피모오스트랜지스터22와 병렬 연결되며 게이트전극이 상기 액티브모드신호에 연결된다. 피모오스트랜지스터24는 엔모오스 트랜지스터25와 26의 드레인전극에 연결되며 게이트전극이 상기 액티브모드신호에 연결된다. 엔모오스 트랜지스터28은 출력노드와 외부접지전압EVss 사이에 연결되며 게이트전극이 상기 엔모오스 트랜지스터25의 드레인전극에 연결된다.Referring to FIG. 2, the PMOS transistors 22-23 and the NMOS transistors 24-27 connected between the power supply voltage Vcc and the external ground voltage EVss have a reference voltage having a second voltage level and an internal ground voltage IVss output. Comparing the differential amplifier configuration, the gate electrode of the current controlling enMOS transistor 27 is connected to the active mode signal. The power supply voltage Vcc may be an external power supply voltage EVcc or an internal power supply voltage IVcc. The PIO transistor 21 is connected in parallel with the PIO transistor 22 and a gate electrode is connected to the active mode signal. PMO transistor 24 is connected to the drain electrodes of NMOS transistors 25 and 26, and a gate electrode is connected to the active mode signal. The NMOS transistor 28 is connected between the output node and the external ground voltage EVss and a gate electrode is connected to the drain electrode of the NMOS transistor 25.
상기 제2도와 같은 액티브모드용 내부전원전압발생회로13은 전류 구동능력을 크게 하기 위하여 트랜지스터들의 사이즈를 크게 설계한다. 이때 액티브모드가 활성화되면, 상기 액티브모드신호가 하이 논리신호로 입력되므로 피모오스트랜지스터21 및 24는 턴오프되며, 전류제어용 엔모오스 트랜지스터27은 턴온된다. 그러면 상기 액티브모드용 내부전원전압IVcc발생회로13이 동작되어 내부접지전압IVss로 유입되는 전류를 외부접지전압EVss로 전달하여 내부접지전압IVss전압을 제3전압 레벨로 일정하게 유지한다. 이때 상기 제2도와 같은 구성을 갖는 차동증폭기는 전류 구동 능력을 크게 설계하므로, 액티브모드에서 상기 칩이 정상적으로 동작할 수 있도록 내부접지전압IVss를 발생하게 된다. 그리고 액티브모드에서 대기모드로 전환되면, 상기 액티브모드신호는 로우 논리신호로 천이된다. 그러면 엔모오스 트랜지스터27이 오프되어 내부접지전압IVss의 발생 동작을 증단되며, 피모오스트랜지스터21 및 24가 턴온되어 액티브모드의 내부접지전압IVss발생회로13에서 플로팅 노드(flating node)가 발생되지 않도록 한다.The internal power supply voltage generation circuit 13 for the active mode as shown in FIG. 2 is designed to increase the size of the transistors in order to increase the current driving capability. At this time, when the active mode is activated, the active mode signal is input as a high logic signal, so PMOS transistors 21 and 24 are turned off, and the current control enMOS transistor 27 is turned on. Then, the internal power supply voltage IVcc generation circuit 13 for the active mode is operated to transfer the current flowing into the internal ground voltage IVss to the external ground voltage EVss to maintain the internal ground voltage IVss voltage at a third voltage level. In this case, since the differential amplifier having the configuration as shown in FIG. 2 has a large current driving capability, an internal ground voltage IVss is generated to allow the chip to operate normally in an active mode. When the active mode is switched to the standby mode, the active mode signal transitions to a low logic signal. Then, the NMOS transistor 27 is turned off to increase the generation operation of the internal ground voltage IVss, and the PMOS transistors 21 and 24 are turned on to prevent the floating node from being generated in the active mode internal ground voltage IVss generation circuit 13. .
상기 제3도를 참조하면, 전원전압Vcc와 외부접지전압EVss사이에 연결되는 피모오스트랜지스터31-32 및 엔모오스 트랜지스터33-35는 제2전압레벨을 갖는 기준전압과 출력되는 내부접지전압IVss를 비교하는 차동증폭기의 구성을 가지며, 전류제어용 엔모오스 트랜지스터35의 게이트전극이 전원전압Vcc에 연결된다. 여기서 전원전압Vcc는 외부전원전압EVcc 또는 내부전원전압IVcc가 될 수 있다. 엔모오스 트랜지스터36은 출력노드와 외부접지전압EVss 사이에 연결되며 게이트전극이 상기 엔모오스 트랜지스터33의 드레인전극에 연결된다.Referring to FIG. 3, PMOS transistors 31-32 and NMOS transistors 33-35 connected between the power supply voltage Vcc and the external ground voltage EVss have a reference voltage having a second voltage level and an internal ground voltage IVss output. Comparing the differential amplifier configuration, the gate electrode of the current control enMOS transistor 35 is connected to the power supply voltage Vcc. The power supply voltage Vcc may be an external power supply voltage EVcc or an internal power supply voltage IVcc. The NMOS transistor 36 is connected between the output node and the external ground voltage EVss and a gate electrode is connected to the drain electrode of the NMOS transistor 33.
상기 제3도와 같은 대기모드용 내부전원전압발생회로13은 전류 구동능력을 작게 하기 위하여 트랜지스터의 사이즈를 작게 설계한다. 상기 대기모드용 내부전원전압발생회로13은 엔모오스 트랜지스터35가 항상 턴온된 상태를 유지한다. 그러므로, 상기 대기모드용 내부전원전압발생회로13는 내부접지전압IVss로 유입되는 전류를 외부접지전압EVss로 전달하여 내부접지전압IVss전압레벨로 일정하게 유지한다. 이때 상기 제3도와 같은 구성을 갖는 차동증폭기는 전류 구동 능력을 작게 하므로, 대기모드에서 상기 칩이 내부접지전압IVss레벨로 일정한 값을 유지할 수 있도록 한다.The internal power supply voltage generation circuit 13 for the standby mode as shown in FIG. 3 is designed to reduce the size of the transistor in order to reduce the current driving capability. The internal power supply voltage generation circuit 13 for the standby mode maintains the state in which the NMOS transistor 35 is always turned on. Therefore, the internal power supply voltage generation circuit 13 for the standby mode transfers the current flowing into the internal ground voltage IVss to the external ground voltage EVss and maintains it constant at the internal ground voltage IVss voltage level. In this case, since the differential amplifier having the configuration as shown in FIG. 3 reduces the current driving capability, the chip can maintain a constant value at the internal ground voltage IVss level in the standby mode.
상기한 바와 같이 본 발명에서 내부접지전압IVss는 액티브모드 및 대기모드에 따라 별도의 발생기를 사용한다. 그리고 상기 내부접지전압IVss를 발생하는 회로의 차동증폭기는 입력을 제3기준전압의 기준전압과 내부접지전압IVss으로 하고, 출력을 외부접지전압EVss로 풀다운하는 트랜지스터28 및 36의 입력으로 하므로서, 출력되는 내부접지전압IVss를 제3전압레벨과 같이 유지시킨다. 상기와 같은 차동증폭기의 구조는 대기모드시에도 전류를 소모하게 되므로, 대기모드에서 전류 소모를 작게하기 위하여 액티브모드와 대기모드의 발생기를 별도로 사용한다. 이때 액티브모드에서 내부접지전압IVss를 발생하는 차동증폭기는 전류 구동 능력을 크게 설계하고, 대기모드에서 내부접지전압IVss를 발생하는 차동증폭기는 전류 구동 능력을 작게 설계하여, 전류 소모를 작게한다.As described above, in the present invention, the internal ground voltage IVss uses separate generators according to the active mode and the standby mode. The differential amplifier of the circuit which generates the internal ground voltage IVss outputs the input as the inputs of the transistors 28 and 36 which pull down the output to the reference voltage and the internal ground voltage IVss of the third reference voltage and pull down the output to the external ground voltage EVss. Maintains the internal ground voltage IVss equal to the third voltage level. Since the structure of the differential amplifier as described above consumes current even in the standby mode, a generator of the active mode and the standby mode is separately used to reduce the current consumption in the standby mode. In this case, the differential amplifier generating the internal ground voltage IVss in the active mode has a large current driving capability, and the differential amplifier generating the internal ground voltage IVss in the standby mode has a small current driving capability, thereby reducing current consumption.
상기 제1도와 같은 구성을 갖는 반도체 메모리장치는 필요에 따라 외부전원전압EVcc 또는 내부전원전압IVcc와 내부접지전압IVss로 스윙하는 신호를 처리하는 회로와 외부전원전압EVcc 또는 내부전원전압IVcc와 외부접지전압EVss로 스윙하는 신호를 처리하는 회로를 연결할 필요가 있게된다. 이럴 경우 제4a도와 같은 레벨쉬프트회로(level shifter)를 사용할 수 있다.The semiconductor memory device having the configuration as shown in FIG. 1 includes a circuit for processing a signal swinging with an external power supply voltage EVcc or an internal power supply voltage IVcc and an internal ground voltage IVss, an external power supply voltage EVcc or an internal power supply voltage IVcc, and an external ground. There is a need to connect circuitry to handle signals swinging at voltage EVss. In this case, a level shifter as shown in FIG. 4A may be used.
상기 제4a도의 구성을 살펴보면, 피모오스트랜지스터41은 소오스전극이 전원전압EVcc 또는 IVcc에 연결되고 게이트전극이 입력신호에 연결된다. 엔모오스 트랜지스터42는 상기 피모오스트랜지스터41의 소오스전극과 내부접지전압IVss 사이에 연결된다. 피모오스트랜지스터44는 전원전압EVcc 또는 IVcc와 출력노드 사이에 연결되고 게이트전극이 인버터43을 통해 반전된 입력신호에 연결된다. 엔모오스 트랜지스터45는 상기 출력노드와 외부접지전압EVss 사이에 연결된다. 그리고 상기 엔모오스 트랜지스터42 및 45의 게이트전극들은 상기 피모오스트랜지스터44의 드레인전극 및 트랜지스터41의 드레인전극에 교차 접속된다.Referring to the configuration of FIG. 4A, the PMOS transistor 41 has a source electrode connected to the power supply voltage EVcc or IVcc and a gate electrode connected to the input signal. The NMOS transistor 42 is connected between the source electrode of the PMOS transistor 41 and the internal ground voltage IVss. PIO transistor 44 is connected between the power supply voltage EVcc or IVcc and the output node, and the gate electrode is connected to the inverted input signal through the inverter 43. The NMOS transistor 45 is connected between the output node and the external ground voltage EVss. The gate electrodes of the NMOS transistors 42 and 45 are cross-connected to the drain electrode of the PMOS transistor 44 and the drain electrode of the transistor 41.
상기와 같은 구성을 갖는 레벨쉬프트회로의 동작을 제4b도와 같은 동작특성도를 이용하여 살펴본다. 여기서 입력되는 신호는 내부전원전압IVcc- 내부접지전압IVss 레벨로 스윙되는 전압폭을 갖고 출력되는 신호는 내부전원전압IVcc- 외부접지전압EVss 레벨로 스윙되는 전압폭을 갖는다고 가정한다. 이런 경우, 먼저 입력신호가 내부전원전압IVcc로 수신되면,상기 피모오스트랜지스터41은 오프되며, 인버터43을 통해 반전된 로우 논리신호가 게이트전극에 입력되는 피모오스트랜지스터44는 온되어 내부전원전압IVcc을 출력노드에 출력한다. 또한 엔모오스 트랜지스터42는 상기 출력노드의 내부전원전압IVcc에 의해 온되고 교차접속되는 엔모오스 트랜지스터45는 오프된다. 두번째로 입력신호가 내부접지전압IVss로 수신되는 경우, 상기 피모오스트랜지스터41은 온되며, 인버터43을 통해 반전된 하이 논리신호를 게이트전극에 입력하는 피모오스트랜지스터44는 오프된다.An operation of the level shift circuit having the above configuration will be described using an operation characteristic diagram as shown in FIG. 4B. Here, it is assumed that the input signal has a voltage width swinging to the internal power supply voltage IVcc- internal ground voltage IVss level, and the output signal has a voltage width swinging to the internal power supply voltage IVcc- external ground voltage EVss level. In this case, when the input signal is first received at the internal power supply voltage IVcc, the PMO transistor 41 is turned off, and the PMOS transistor 44, in which the low logic signal inverted through the inverter 43 is input to the gate electrode, is turned on and the internal power supply voltage IVcc is turned on. To the output node. Also, the NMOS transistor 42 is turned on by the internal power supply voltage IVcc of the output node and the NMOS transistor 45 which is cross-connected is turned off. Secondly, when the input signal is received with the internal ground voltage IVss, the PMOS transistor 41 is turned on and the PMOS transistor 44 which inputs the high logic signal inverted through the inverter 43 to the gate electrode is turned off.
따라서 외부전원전압EVcc과 출력노드의 통로를 차단한다. 또한 엔모오스 트랜지스터42는 상기 출력노드가 로우 논리상태이므로 오프되고 이로인해 교차접속되는 엔모오스 트랜지스터45는 온된다. 상기 엔모오스 트랜지스터45는 상기 출력노드의 전위를 외부접지전압EVss 레벨로 천이시킨다. 따라서 출력노드로 출력되는 신호는 내부접지전압IVss에서 외부접지전압EVss로 레벨 쉬프트된다.Therefore, the path of the external power voltage EVcc and the output node are blocked. In addition, since the output node is in a low logic state, the NMOS transistor 42 is turned off and thus the NMOS transistor 45 which is cross-connected is turned on. The NMOS transistor 45 transitions the potential of the output node to an external ground voltage EVss level. Therefore, the signal output to the output node is level shifted from the internal ground voltage IVss to the external ground voltage EVss.
따라서 제4b도에 도시된 바와 같이, 내부전원전압IVcc- 내부전원전압IVss 레벨로 스윙되는 전압폭을 갖고 입력되는 4B1과 같은 신호가 레벨 쉬프트되어 4B2와 같이 내부전원전압IVcc- 외부접지전압EVss 레벨로 스윙되는 전압폭을 갖는 신호로 출력된다.Therefore, as shown in FIG. 4B, a signal such as 4B1 inputted with a voltage width swinging to the internal power voltage IVcc- internal power voltage IVss level is shifted level so that the internal power voltage IVcc-external ground voltage EVss level as in 4B2. It is output as a signal with a voltage width swinging.
여기서 내부접지전압IVss을 주 접지전압으로 사용하고 외부접지전압EVss을 부분적으로 사용하는 본 발명의 반도체 메모리장치에서 각각의 특징을 구체적으로 살펴본다. 이하 설명되는 구체적 실시예들에서는 상기 외부전원전압EVcc가 3.5V이고, 내부전원전압IVcc가 2.5V이며, 내부접지전압IVss가 1V이고 외부접지전압EVss가 OV라 가정한다.Here, the characteristics of the semiconductor memory device of the present invention using the internal ground voltage IVss as the main ground voltage and partially using the external ground voltage EVss will be described in detail. In the embodiments described below, it is assumed that the external power supply voltage EVcc is 3.5V, the internal power supply voltage IVcc is 2.5V, the internal ground voltage IVss is 1V, and the external ground voltage EVss is OV.
먼저 반도체 메모리장치에서 내부접지전압IVss가 외부접지전압EVss을 사용하면, 백바이어스전압을 발생하는 회로를 사용하지 않아도 된다. 제6도는 인버터회로를 예로들고 있다. 상기 제6를 참조하면, 풀업 트랜지스터인 피모오스트랜지스터61은 내부전원전압IVcc와 출력노드 사이에 연결되며 게이트전극이 입력노드에 연결된다. 풀다운 트랜지스터인 엔모오스 트랜지스터62는 상기 출력노드와 내부접지전압IVss 사이에 연결되며 게이트전극이 입력노드에 연결되고 백게이트전극이 외부접지전압EVss에 연결된다.First, when the internal ground voltage IVss uses the external ground voltage EVss in the semiconductor memory device, a circuit for generating a back bias voltage does not need to be used. 6 exemplifies an inverter circuit. Referring to the sixth, the PIM transistor 61, which is a pull-up transistor, is connected between the internal power supply voltage IVcc and the output node, and a gate electrode is connected to the input node. The pull-down transistor NMOS transistor 62 is connected between the output node and the internal ground voltage IVss, a gate electrode is connected to the input node, and a back gate electrode is connected to the external ground voltage EVss.
상기와 같은 구성을 갖는 인버터회로에서, 풀다운 트랜지스터인 엔모오스 트랜지스터62는 풀다운 소오스 전압으로 내부접지전압IVss가 인가되고, 백게이트에 상기 내부접지전압IVss 보다 낮은 레벨의 외부접지전압EVss가 인가된다. 이때 백바이어스 전원으로 사용되는 외부접지전압EVss가 접지전압으로 사용되는 내부접지전압IVss 보다 낮은 전압레벨을 가지므로, 풀다운 트랜지스터의 백바이어스 전원으로 동작시킬수 있게 된다.In the inverter circuit having the above structure, the internal ground voltage IVss is applied as the pull-down transistor, and the external ground voltage EVss at a level lower than the internal ground voltage IVss is applied to the pull-down transistor. At this time, since the external ground voltage EVss used as the back bias power supply has a lower voltage level than the internal ground voltage IVss used as the ground voltage, the external ground voltage EVss can be operated as the back bias power supply of the pull-down transistor.
따라서 두 종류의 접지전압 레벨을 갖는 반도체 메모리장치에서는 백바이어스를 수행하기 위해 상기 제5도에 도시된 바와 같이 백바이어스전압를 발생하는 회로를 별도로 구비하지 않아도 됨을 알 수 있다.Accordingly, it can be seen that in the semiconductor memory device having two kinds of ground voltage levels, a circuit for generating a back bias voltage does not need to be separately provided as shown in FIG. 5 to perform back bias.
두 번째로 비트라인의 전압레벨을 감지하는 엔센스앰프에서 상기 외부접지전압EVss과 내부접지전압IVss을 사용하면 초기 구동시 감지 속도를 향상시킬 수 있게 된다.Second, when the external ground voltage EVss and the internal ground voltage IVss are used in the sense amplifier detecting the voltage level of the bit line, the sensing speed may be improved during the initial driving.
제7a도는 본 발명에 따른 엔센스앰프의 구동 회로를 도시하는 도면으로, 엔모오스 트랜지스터71은 드레인전극이 비트라인BL에 연결되고 게이트전극이 워드라인WL에 연결된다. 캐패시터72는 상기 엔모오스 트랜지스터71의 소오스전극과 기판전압Vp 사이에 연결된다. 상기 엔모오스 트랜지스터71과 캐패시터72는 메모리셀의 구성이 된다. 엔모오스 트랜지스터73(또는 75)은 비트라인BL과 접속노드 사이에 연결되고 게이트전극이 비트라인BLB에 교차 접속된다. 엔모오스 트랜지스터74(또는 76)는 상기 접속노드와 비트라인BLB 사이에 연결되고 게이트전극이 비트라인BL에 교차접속된다. 상기 엔모오스 트랜지스터73 및 74(또는 75 및 76)은 엔센스앰프의 구성이 된다. 엔모오스 트랜지스터77은 상기 접속노드와 외부접지전압EVss 사이에 연결되며, 게이트전극이 ELANG신호에 연결된다. 상기 엔모오스 트랜지스터77은 엔센스앰프의 초기 구동시 감지 비트라인 BL 및 BLB의 전압감지 속도를 향상시키기 위한 제1풀다운트랜지스터로 동작된다. 엔모오스 트랜지스터78은 상기 접속노드와 내부접지전압IVss 사이에 연결되며 게이트전극이 LANG 신호에 연결된다. 상기 엔모오스 트랜지스터78은 엔센스앰프가 초기 구동된 후 비트라인BL 및 BLB의 전압 감지 동작을 안정된 상태에서 수행시키는 제2풀다운트랜지스터로 동작한다.7A is a diagram showing a driving circuit of the sense amplifier according to the present invention. In the NMOS transistor 71, the drain electrode is connected to the bit line BL and the gate electrode is connected to the word line WL. The capacitor 72 is connected between the source electrode of the NMOS transistor 71 and the substrate voltage Vp. The NMOS transistor 71 and the capacitor 72 form a memory cell. The NMOS transistor 73 (or 75) is connected between the bit line BL and the connection node, and the gate electrode is cross-connected to the bit line BLB. The NMOS transistor 74 (or 76) is connected between the connection node and the bit line BLB and the gate electrode is cross-connected to the bit line BL. The NMOS transistors 73 and 74 (or 75 and 76) form a sense amplifier. The NMOS transistor 77 is connected between the connection node and the external ground voltage EVss, and a gate electrode is connected to the ELANG signal. The NMOS transistor 77 is operated as a first pull-down transistor for improving the voltage sensing speed of the sense bit lines BL and BLB during the initial driving of the sense amplifier. The NMOS transistor 78 is connected between the connection node and the internal ground voltage IVss and a gate electrode is connected to the LANG signal. The NMOS transistor 78 operates as a second pull-down transistor for performing voltage sensing operations of the bit lines BL and BLB in a stable state after the sense amplifier is initially driven.
상기와 같은 구성을 갖는 엔센스앰프의 동작을 제7b도의 동작 특성도를 참조하여 살펴본다. 먼저 상기 비트라인은 상기 워드라인WL이 활성화되기 이전에 내부전원전압IVcc과 내부접지전압IVss의 중간전압인 1.75V로 프리차지된 상태이다. 이런 상태에서 상기 7B1과 같이 승압전압Vpp 레벨의 워드라인 구동전압이 인가되면, 상기 워드라인WL이 활성화되어 엔모오스 트랜지스터71이 온된다. 따라서 상기 엔모오스 트랜지스터71이 온되면 상기 캐패시터72에 저장증인 데이타가 상기 비트라인BL로 출력되며, 이로 인해 7B4와 같이 비트라인BL 및 BLB는 차지 셰어링(charge sharing)된다.The operation of the sense amplifier having the above configuration will be described with reference to the operation characteristic diagram of FIG. 7B. First, the bit line is precharged to 1.75 V, which is an intermediate voltage between the internal power supply voltage IVcc and the internal ground voltage IVss before the word line WL is activated. In this state, when the word line driving voltage of the boosted voltage Vpp level is applied as in the above-mentioned 7B1, the word line WL is activated to turn on the NMOS transistor 71. Therefore, when the NMOS transistor 71 is turned on, the data stored in the capacitor 72 is output to the bit line BL, which causes the bit lines BL and BLB to be charged-sharing as shown in 7B4.
상기와 같이 차지셰어링된 상태에서 먼저 7B2와 같이 ELANG신호를 활성화시킨다. 그러면 엔모오스 트랜지스터77이 온되어 엔센스앰프가 외부접지전압EVss와 연결된다. 이때 상기 비트라인BL 및 BLB의 프리차지 전압이 1.75V이고 엔센스앰프의 접지전압이 0V이므로, 엔센스앰프의 Vgs 차는 종래의 엔센스앰프보다 큰 상태가 되며, 이로인해 엔센스앰프의 초기 감지속도가 증가된다. 상기와 같은 초기 구동 주기는 상기 7B2와 같은 ELANG신호의 주기에 의해 설정되며, 상기 ELANG신호의 주기는 엔센스앰프를 구동하여 감지 동작이 안정화되는 시점까지 설정한다. 이후 초기 구동이 종료되어 감지 동작이 안정화되면, 상기 메모리셀에 내부전원전압IVcc 또는 내부접지전압IVss레벨을 다시 저장하여야 한다. 따라서 상기 엔센스앰프의 접지전압을 외부접지전압EVss에서 내부접지전압IVss로 바꾸어야 한다. 이를 위하여 상기 ELALNG신호가 비활성화되는 시점에서 7B3과 같이 LANG신호를 활성화시킨다. 그러면 상기 엔모오스 트랜지스터77은 오프되고 엔모오스 트랜지스터78이 온된다. 따라서 상기 엔센스앰프의 접지전압은 내부접지전압IVss로 바뀌게 된다.In the charge-sharing state as above, the ELANG signal is first activated as shown in 7B2. Then, the NMOS transistor 77 is turned on to connect the sense amplifier to the external ground voltage EVss. At this time, since the precharge voltages of the bit lines BL and BLB are 1.75V and the ground voltage of the sense amplifier is 0V, the difference between the Vgs of the sense amplifiers is larger than that of the conventional sense amplifiers. The speed is increased. The initial driving period as described above is set by the period of the ELANG signal as shown in 7B2, and the period of the ELANG signal is set to the time when the sensing operation is stabilized by driving the sense amplifier. After the initial driving is terminated and the sensing operation is stabilized, the internal power supply voltage IVcc or the internal ground voltage IVss level should be stored in the memory cell again. Therefore, the ground voltage of the sense amplifier should be changed from the external ground voltage EVss to the internal ground voltage IVss. To this end, the LANG signal is activated as in 7B3 when the ELALNG signal is deactivated. Then, the NMOS transistor 77 is turned off and the NMOS transistor 78 is turned on. Therefore, the ground voltage of the sense amplifier is changed to the internal ground voltage IVss.
따라서 본 발명의 엔센스앰프에서 인에이블 트랜지스터를 두 개로 하여 서로 다른 전압레벨을 갖는 두 종류의 외부접지전압EVss 및 내부접지전압IVss를 사용하며, 초기 감지 동작시 상기 외부접지전압EVss를 접지전압으로 하는 엔모오스 트랜지스터77을 온시켜 감지속도를 증가시키고, 이후 내부접지전압IVss를 접지전압으로 하는 엔모오스 트랜지스터78을 온시켜 메모리셀에 데이타를 재저장시킨다. 이때 엔센스앰프의 트랜지스터74 및 74(또는 75 및 76)는 드레시홀드 전압 미스매치(threshold voltage mismatch)를 피하기 위하여 최초 채널 길이(minimum channel length)보다 크게 레이아웃되기 때문에 드레인 전압의 증가로 인한 신뢰성문제는 야기되지 않는다.Therefore, in the sense amplifier of the present invention, two enable transistors are used, and two types of external ground voltages EVss and internal ground voltages IVss having different voltage levels are used.In the initial sensing operation, the external ground voltage EVss is used as the ground voltage. The sensing speed is increased by turning on the EnMOS transistor 77, and then the data is restored in the memory cell by turning on the EnMOS transistor 78 whose internal ground voltage IVss is the ground voltage. Since the transistors 74 and 74 (or 75 and 76) of the sense amplifier are laid out larger than the minimum channel length to avoid the threshold voltage mismatch, reliability problems due to the increase of the drain voltage Is not caused.
여기서 상기한 바와 같이 미쯔비시 사의 M.Asakura 등에 의해 제안된 A 34ns 256Mb DRAM with Boosted Sense Ground Scheme(ISSCC94, 1994.2.14, pp140-141)의 Fig1에 도시된 엔센스앰프와 제7a도와 같은 구성을 갖는 본 발명의 엔센스앰프와의 차이점들을 살펴본다. 먼저 상기 두 엔센스앰프에서 비트라인BL 및 BLB의 로우 논리 레벨을 OV보다 높게하여 메모리셀 억세스 트랜지스터의 누설전류를 감소시키고 초기 감지속도를 증가시키는 원리는 같다. 그러나 상기 종래의 엔센스앰프 구조는 칩전체가 OV에서 2.5V의 스윙을 하며 동작하고, 비트라인BL 및 BLB의 로우레벨을 증가시켜서 메모리셀의 누설전류를 줄이므로 전력 소모가 커지는 문제점을 갖게 되는데 반하여, 제7a도와 같은 구성을 갖는 본 발명의 엔센스앰프는 내부 동작전압이 1.5V 정도되는 다이내믹 랜덤 억세스 메모리(ultra high density memory: 1Gb DRAM 이상)에서 신뢰성 및 전력 소모 감소 측면을 고려하여, 내부접지전압IVss를 1V, 내부전원전압IVcc를 2.5V로 동작하게 하고, 칩의 성능 향상을 위하여 OV의 외부접지전압EVss를 제한적으로 사용하므로, 전력 소모가 작게되는 이점이 있다. 또한 엔센스앰프의 구성에 있어서, 상기 종래 기술은 엔센스앰프를 활성화시키는 LANG신호와 초기 감지 동작시 엔센스앰프의 접지전압을 OV로 하기 위한 신호SE를 별도로 제어하는데 반하여, 본 발명의 엔센스앰프는 ELANG신호에 의해 구현되므로, 본 발명의 엔센스앰프의 제어 동작이 더 간단함을 알 수 있다.As described above, A 34ns 256Mb DRAM with Boosted Sense Ground Scheme (ISSCC94, 1994.2.14, pp140-141) proposed by M. Asakura et al. Of Mitsubishi has the configuration shown in Fig. 1 and Fig. 7a. It looks at the differences from the sense amplifier of the present invention. First, the principle of reducing the leakage current of the memory cell access transistor and increasing the initial sensing speed by increasing the low logic level of the bit lines BL and BLB above OV in the two sense amplifiers is the same. However, the conventional sense amplifier structure has a problem in that the entire chip operates with a swing of 2.5V at OV, and increases the low levels of the bit lines BL and BLB to reduce the leakage current of the memory cell, thereby increasing power consumption. On the contrary, the sense amplifier of the present invention having the configuration as shown in FIG. 7a has an internal power supply voltage of about 1.5V, considering the reliability and power consumption reduction in the ultra high density memory (ultra high density memory: 1Gb DRAM or more). The ground voltage IVss is 1V and the internal power supply voltage IVcc is 2.5V, and the external ground voltage EVss of the OV is limitedly used to improve the performance of the chip, thereby reducing power consumption. In addition, in the configuration of the sense amplifier, the prior art separately controls the LANG signal for activating the sense amplifier and the signal SE for setting the ground voltage of the sense amplifier to OV during the initial sensing operation. Since the amplifier is implemented by the ELANG signal, it can be seen that the control operation of the sense amplifier of the present invention is simpler.
세번째로 외부전원전압EVcc 보다 높은 전압레벨을 가지며 칩 내에서 워드라인을 부우스팅하는데 사용되는 승압전압Vpp를 발생하기 위한 펌핑회로에서, 외부접지전압EVss와 내부접지전압IVss를 사용하면 효과적으로 승압전압Vpp를 발생시킬 수 있다. 본 발명의 펌핑회로는 펌핑 캐패시터를 구동하는 인버터회로의 풀다운트랜지스터의 소오스전극을 외부접지전압EVss에 연결하므로써, 한 차례의 펌핑 동작으로 충분하게 승압전압Vpp 레벨을 발생할 수 있는 회로를 구성할 수 있다.Thirdly, in a pumping circuit having a voltage level higher than the external power supply voltage EVcc and generating a boosted voltage Vpp used to boost the word line in the chip, using the external ground voltage EVss and the internal ground voltage IVss effectively boosts the voltage Vpp. Can be generated. The pumping circuit of the present invention can constitute a circuit capable of generating a boosted voltage Vpp level sufficiently by one pumping operation by connecting a source electrode of a pull-down transistor of an inverter circuit driving a pumping capacitor to an external ground voltage EVss. .
제9a도는 승압전압Vpp를 발생하는 본 발명의 펌핑회로 구성을 도시하고 있으며, 제9b도는 상기 제9a도의 동작 특성을 도시하는 파형도이다.FIG. 9A shows the configuration of the pumping circuit of the present invention which generates the boosted voltage Vpp, and FIG. 9B is a waveform diagram showing the operating characteristics of FIG. 9A.
상기 제9a도와 같은 펌핑회로의 구성을 살펴보면, 레벨쉬프트회로90은 제4a도와 같은 구성을 가질 수 있다. 상기 레벨쉬프트회로90은 내부전원전압IVcc와 내부접지전압IVss로 스윙되는 펌핑입력신호를 입력하여 외부전원전압EVcc와 외부접지전압EVss로 스윙되는 신호로 레벨을 변환한다. 인버터회로의 구성인 피모오스트랜지스터91 및 엔모오스 트랜지스터92는 외부전원전압EVcc와 외부접지전압EVss 사이에 직렬 연결되며, 두 트랜지스터들의 게이트전극이 레벨쉬프트회로90의 출력단에 공통 연결된다. 그리고 인버터회로의 구성인 피모오스트랜지스터93 및 엔모오스 트랜지스터94는 외부전원전압EVcc와 외부접지전압EVss 사이에 직렬 연결되며, 두 트랜지스터의 게이트전극이 상기 피모오스트랜지스터91의 소오스전극에 공통연결된다. 또한 상기 피모오스트랜지스터93의 소오스전극과 출력노드 사이에 펌핑 캐패시터95가 연결되며, 외부전원전압EVcc와 출력노드 사이에 다이오드 구성의 엔모오스 트랜지스터96이 연결된다.Looking at the configuration of the pumping circuit as shown in FIG. 9a, the level shift circuit 90 may have a configuration as shown in FIG. The level shift circuit 90 inputs a pumping input signal swinging at the internal power supply voltage IVcc and the internal ground voltage IVss to convert a level into a signal swinging at the external power supply voltage EVcc and the external ground voltage EVss. The PMOS transistors 91 and the NMOS transistors 92 which are the inverter circuits are connected in series between the external power supply voltage EVcc and the external ground voltage EVss, and the gate electrodes of the two transistors are commonly connected to the output terminal of the level shift circuit 90. In addition, the PMOS transistors 93 and the NMOS transistors 94, which are the inverter circuits, are connected in series between the external power supply voltage EVcc and the external ground voltage EVss, and the gate electrodes of the two transistors are commonly connected to the source electrode of the PMO transistor 91. In addition, a pumping capacitor 95 is connected between the source electrode and the output node of the PMOS transistor 93, and an NMOS transistor 96 having a diode configuration is connected between the external power supply voltage EVcc and the output node.
상기와 같은 구성을 갖는 본 발명의 펌핑회로에서 레벨쉬프트회로90은 9B1과 내부전원전압IVcc와 내부접지전압IVss으로 스윙되는 펌핑입력신호를 입력하며, 이 펌핑입력신호를 레벨 쉬프팅하여 9B2와 같이 외부전원전압EVcc와 외부접지전압EVss로 스윙되는 신호로 변환한다. 그리고 인버터 회로들이 외부전원전압EVcc와 외부접지전압EVss 사이에 연결되므로, 9B2 와 같은 펌핑입력신호를 입력하는 인버터회로의 스윙전압이 상대적으로 커지게 된다. 상기 인버터회로의 스윙전압이 커지면 펌핑 캐패시터 95에 펌핑되어 출력되는 9B3과 같은 펌핑출력신호의 전압도 커진다. 그러므로 워드라인을 활성화시키는데 충분한 레벨의 승압전압Vpp를 발생할 수 있게 된다.In the pumping circuit of the present invention having the above configuration, the level shift circuit 90 inputs a pumping input signal swinging at 9B1, an internal power supply voltage IVcc, and an internal ground voltage IVss, and level-shifts the pumping input signal to externally as in 9B2. It is converted into a signal swinging with the supply voltage EVcc and the external ground voltage EVss. Since the inverter circuits are connected between the external power voltage EVcc and the external ground voltage EVss, the swing voltage of the inverter circuit for inputting a pumping input signal such as 9B2 becomes relatively large. When the swing voltage of the inverter circuit is increased, the voltage of the pumping output signal such as 9B3 pumped and output to the pumping capacitor 95 is also increased. Therefore, it is possible to generate a boost voltage Vpp of a level sufficient to activate the word line.
상기 제8a도와 같은 구성을 갖는 종래의 펌핑회로와 제9a도와 같은 구성을 갖는 본 발명의 펌핑회로의 차이점을 살펴본다. 외부전원전압EVcc가 2.5V이고 접지전압이 0V이며 엔모오스 트랜지스터86의 드레시홀드전압이 0.5V라고 가정하면, 종래의 펌핑회로의 펌핑입력신호는 8B1과 같이 외부전원전압EVcc과 접지전압으로 스윙된다. 이때 펌핑 캐패시터85가 이상적(ideal)으로 동작하는 경우, 출력노드로 출력되는 펌핑출력신호의 전압은 8B2와 같이 외부전원전압EVcc- 엔모오스트랜지스터86의 드레시홀드전압이 되어 1.0V에서 3.5V 사이로 스윙되는 신호가 된다. 반면에 본 발명의 펌핑회로에서, 외부전원전압EVcc가 3.5V이고 내부전원전압IVcc가 2.5V이며 내부접지전압IVss가 1.0V이고 외부접지전압EVss가 0V이며 엔모오스 트랜지스터96의 드레시홀드전압이 0.5V인 경우, 펌핑입력신호는 9B1과 같이 1V에서 3.5V로 스윙되며, 레벨쉬프트회로90을 통해 레벨쉬프팅되어 9B2 와 같이 0V에서 3.5V로 스윙된다. 그리고 펌핑 캐패시터95가 이상적으로 동작하는 경우, 출력노드로 출력되는 펌핑출력신호의 전압은 9B3과 같이 2.0V에서 5.5V로 스윙된다. 따라서 종래의 펌핑회로에 비하여 내부전원전압IVcc가 1V 높은 점을 생각하여 1V낮게 계산하여도 IVss-EVss 차가 1V 높아서 승압전압Vpp 레벨 및 전류 소모 측면에서 이점이 있다.The difference between the conventional pumping circuit having the configuration as shown in FIG. 8a and the pumping circuit of the present invention having the configuration as shown in FIG. 9a will be described. If the external power supply voltage EVcc is 2.5V, the ground voltage is 0V, and the threshold voltage of the NMOS transistor 86 is 0.5V, the pumping input signal of the conventional pumping circuit is swinged to the external power supply voltage EVcc and the ground voltage as shown in 8B1. . At this time, when the pumping capacitor 85 operates ideally, the voltage of the pumping output signal outputted to the output node becomes the threshold voltage of the external power supply voltage EVcc-EnMOSTO 86 as shown in 8B2 and swings from 1.0V to 3.5V. Becomes a signal. On the other hand, in the pumping circuit of the present invention, the external power supply voltage EVcc is 3.5V, the internal power supply voltage IVcc is 2.5V, the internal ground voltage IVss is 1.0V, the external ground voltage EVss is 0V, and the threshold voltage of the NMOS transistor 96 is 0.5. In the case of V, the pumping input signal is swinged from 1V to 3.5V as in 9B1, and level shifted through the level shift circuit 90 to swing from 0V to 3.5V as in 9B2. When the pumping capacitor 95 operates ideally, the voltage of the pumping output signal output to the output node is swinged from 2.0V to 5.5V as in 9B3. Therefore, the IVss-EVss difference is 1V higher because of the fact that the internal power supply voltage IVcc is 1V higher than the conventional pumping circuit, and thus there is an advantage in terms of boosted voltage Vpp level and current consumption.
네번째로 반도체 메모리장치에서 워드라인을 활성화시키는 워드라인 구동전압을 승압전압Vpp를 사용한다. 제11도는 상기 워드라인의 스윙전압이 증가되므로 메모리셀의 누설전류를 감소시키기 위한 메모리셀 구성도이다. 상기 제 11도의 구성을 살펴보면, 엔모오스 트랜지스터111은 메모리셀 트랜지스터로서 비트라인에 드레인전극이 연결되고 워드라인에 게이트전극이 연결된다. 캐패시터112는 상기 엔모오스 트랜지스터의 소오스전극과 기판전압Vp 사이에 연결된다. 여기서 상기 기판전압Vp는 비트라인의 프리차지 전압레벨과 동일한 전압으로 설정된다.Fourth, the word line driving voltage for activating the word line in the semiconductor memory device uses the boost voltage Vpp. 11 is a configuration diagram of a memory cell for reducing the leakage current of the memory cell because the swing voltage of the word line is increased. Referring to the configuration of FIG. 11, the NMOS transistor 111 is a memory cell transistor, and a drain electrode is connected to a bit line and a gate electrode is connected to a word line. The capacitor 112 is connected between the source electrode of the NMOS transistor and the substrate voltage Vp. The substrate voltage Vp is set to the same voltage as the precharge voltage level of the bit line.
상기와 같은 메모리셀 구성도에서, 외부접지전압EVss가 0V이고 내부접지전압IVcc가 1V이며 내부전원전압IVcc가 2.5V인 경우,저장된 데이타가 로우 레벨일 시 스토리지노드의 전압은 1V이고 하이 레벨일 시 스토리지노드의 전압은 2.5가 된다. 따라서 저장된 데이타가 로우 레벨일 시 엔모오스 트랜지스터112의 Vgs 차가 -1V인 네가티브 바이어스를 유지할 수 있으며, 이로인해 메모리셀의 누설전류를 감소시킬 수 있다. 여기서 메모리셀 트랜지스터의 Vtn이 1V이고 일반적인 트랜지스터의 Vt가 0.5V로 가정하면, 일반 트랜지스터를 이용하여 메모리셀 트랜지스터를 구성하여도 드레시홀드 전압의 감소 폭에 비하여 네가티브 바이어스되는 전압이 더 크게 된다. 따라서 상기 제10도와 같은 방식으로 구현하는 종래의 메모리셀에서 상기 메모리셀 트랜지스터101의 Vtn을 증가시키기 위한 별도의 마스크 공정을 하지 않아도 된다. 따라서 메모리셀을 구성할 시 제조 공정을 간단하게 하면서도 메모리셀 트랜지스터에서의 누설전류를 감소시킬 수 있는 이점이 있다.In the above memory cell configuration, when the external ground voltage EVss is 0V, the internal ground voltage IVcc is 1V, and the internal power supply voltage IVcc is 2.5V, the storage node voltage is 1V and the high level when the stored data is low level. The storage node's voltage is 2.5. Therefore, when the stored data is at a low level, the negative bias of the Vgs difference of the NMOS transistor 112 is -1V can be maintained, thereby reducing the leakage current of the memory cell. Here, when the memory cell transistor Vtn is 1V and the general transistor Vt is 0.5V, even when the memory cell transistor is configured using the general transistor, the voltage negatively biased becomes larger than the reduction width of the threshold voltage. Therefore, in the conventional memory cell implemented in the manner illustrated in FIG. 10, a separate mask process for increasing Vtn of the memory cell transistor 101 may not be required. Therefore, when the memory cell is configured, there is an advantage that the leakage current in the memory cell transistor can be reduced while simplifying the manufacturing process.
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