KR100200764B1 - Vpp detector - Google Patents

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Abstract

액티브 사이클 모드와 액티브 파워다운 모드를 가지는 동기식 반도체 메모리 장치에 있어서, 액티브 사이클용 승압 전원 전압 감지 회로, 액티브 파워다운 모드용 승압 전원 전압 감지 회로, 및 스위칭부를 구비하는 승압 전원 전압 감지 회로가 개시되어 있다. 액티브 사이클용 승압 전원 전압 감지 회로는 액티브 사이클 모드에서만 동작하며, 승압 전원 전압을 감지하여 승압 전원 전압의 승압 여부를 결정하는 승압 신호를 출력한다. 액티브 파워다운 모드용 승압 전원 전압 감지 회로는 액티브 파워다운 모드에서만 동작하며, 승압 전원 전압을 감지하여 승압 여부를 결정하는 승압 신호를 출력한다. 스위칭부는, 액티브 사이클 모드에서는 액티브 사이클용 승압 전원 전압 감지 회로로부터 출력되는 승압 신호를 출력하고, 액티브 파워다운 모드에서는 액티브 파워다운 모드용 승압 전원 전압 감지 회로로부터 출력되는 승압 신호를 출력한다. 본 발명에 의하면, 액티브 파워다운 모드용 감지 회로에 의해서 액티브 파워다운 모드에서도 승압 전원 전압이 규정된 목표치를 유지할 수 있으며, 또한 액티브 파워다운 모드용 감지 회로를 구성하는 소자들의 턴 온 저항을 크게 구성할 수 있어 액티브 파워다운 모드에서의 소비 전력을 감소시킬 수 있는 효과를 가진다.In a synchronous semiconductor memory device having an active cycle mode and an active power down mode, a boosted power supply voltage sensing circuit for an active cycle, a boosted power supply voltage sensing circuit for an active power down mode, and a switching unit are disclosed. have. The boosted power supply voltage sensing circuit for the active cycle operates only in the active cycle mode, and detects the boosted power supply voltage and outputs a boosted signal for determining whether the boosted power supply voltage is boosted. The boosted power supply voltage sensing circuit for the active power-down mode operates only in the active power-down mode, and outputs a boosted signal that detects the boosted power supply voltage and determines whether the boost is performed. The switching unit outputs a boosted signal output from the boosted power supply voltage sensing circuit for the active cycle in the active cycle mode, and outputs a boosted signal output from the boosted power supply voltage detection circuit for the active power down mode in the active power down mode. According to the present invention, the sensing circuit for the active power-down mode can maintain the target value in which the boosted power supply voltage is defined even in the active power-down mode, and the turn-on resistance of the elements constituting the sensing circuit for the active power-down mode is largely configured. This can reduce the power consumption in the active power down mode.

Description

승압 전원 전압 감지 회로Step-up Power Voltage Sensing Circuit

본 발명은 승압 전원 전압 감지 회로에 관한 것으로, 특히 외부 시스템(System)으로부터의 시스템 클럭(Clock)에 동기되어 메모리(Memory) 어레이(Array)내의 데이터(Data)를 고속으로 기입(Write)/독출(Read)하는 동기식(Synchronous) 다이나믹(Dynamic) 렌덤(Random) 엑세스(Access) 메모리 시스템의 승압 전원 전압 감지 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a boosted power supply voltage sensing circuit, and in particular, writes / reads data in a memory array in high speed in synchronization with a system clock from an external system. The present invention relates to a boost power supply voltage sensing circuit of a synchronous dynamic random access memory system.

메모리 시스템의 규모가 커짐에 따라, 한 시스템의 사이클(Cycle)에 구동하여야 하는 메모리 시스템의 워드(Word) 라인(line)의 부하(Load)가 커지게 되고, 워드 라인을 인에이블(Enable) 시키는 데 시간이 걸리게 되어, 시스템의 속도 저하의 우려가 있다. 이는 기존의 워드 라인 구동 방식에 있어서, 부스팅(Boosting) 출력이 메모리 어레이 내의 필요한 곳까지 도달하기 전에 워드 라인의 부하에 의한 부스팅 출력의 손실에 기인한다. 또한 보다 빠른 워드 라인 구동 방식을 위해 사용되는 센스 증폭기(Sensing Amplifier)는 노이즈(Noise) 마진(Margin)을 최대로 하기 위해서는 전원 전압값의 전 영역을 사용하여야 하므로, 워드 라인은 데이터 전위보다 메모리 셀 트랜지스터의 문턱 전압(Threshold Voltage) 이상의 값으로 부스팅 되어야 한다. 따라서, 메모리 셀 어레이로부터 데이터를 신속하고 정확하게 기입/독출하기 위해서는 데이터 전위보다 메모리 셀 트랜지스터의 문턱 전압 이상의 전압 레벨이 필요하다. 이러한 데이터 전위보다 메모리 셀 트랜지스터의 문턱 전압 이상의 전압 레벨을 가지는 전원을 발생시키는 회로를 승압 전원 발생기라고 한다.As the size of the memory system grows, the load of the word line of the memory system, which must be driven in a cycle of one system, increases, and the word line is enabled. It takes time, and there is a fear of slowing down the system. This is due to the loss of the boosting output by the load of the word line before the boosting output reaches where it is needed in the memory array in the conventional word line driving scheme. In addition, the sensing amplifier used for the faster word line driving method needs to use the entire range of the supply voltage value in order to maximize the noise margin, so the word line is the memory cell rather than the data potential. It must be boosted to a value higher than the threshold voltage of the transistor. Thus, in order to quickly and accurately write / read data from the memory cell array, a voltage level higher than the threshold voltage of the memory cell transistor is required than the data potential. A circuit for generating a power source having a voltage level equal to or higher than the threshold voltage of the memory cell transistor is called a boost power generator.

일반적으로 승압 전압을 발생시키는 승압 전원 발생기는 승압 전원 전압 감지 회로를 구비한다. 즉 승압 전원 발생기는, 승압 전원 전압 감지 회로에 의해서 승압 전원 전압을 감지하여 감지된 승압 전원 전압이 규정된 목표치보다 낮을 경우에 승압 전원 전압을 승압시킨다.Generally, a boost power generator for generating a boost voltage includes a boost power supply voltage sensing circuit. That is, the boosted power generator detects the boosted power supply voltage by the boosted power supply voltage sensing circuit and boosts the boosted power supply voltage when the detected boosted power supply voltage is lower than a prescribed target value.

도 1은 종래의 승압 전원 전압 감지 회로의 회로도이다.1 is a circuit diagram of a conventional boosted power supply voltage sensing circuit.

도 1을 참조하면, 종래의 승압 전원 전압 감지 회로는 레벨 검출기(100), 레벨 검출 인버터(110), 및 구동 수단(120)을 구비한다.Referring to FIG. 1, a conventional boosted power supply voltage sensing circuit includes a level detector 100, a level detection inverter 110, and a driving means 120.

레벨 검출기(100)는 하나의 PMOS 트랜지스터(101), 및 제 1 내지 제 3 NMOS 트랜지스터(102,103,104)를 구비한다.The level detector 100 includes one PMOS transistor 101 and first to third NMOS transistors 102, 103 and 104.

PMOS 트랜지스터(101)는 소오스 단자가 전원 단자(VDD)에 연결되어 있고 드레인 단자가 제 1 노드(105)에 연결되어 있으며 게이트 단자가 접지 단자(GND)에 연결되어 있다. 따라서 PMOS 트랜지스터(101)는 항상 턴 온(Turn On)되어 있으며, 제 1 노드(105)의 전압 레벨에 따라서 일정한 전류를 회로에 공급하는 정전류원의 기능을 가진다.The PMOS transistor 101 has a source terminal connected to the power supply terminal VDD, a drain terminal connected to the first node 105, and a gate terminal connected to the ground terminal GND. Therefore, the PMOS transistor 101 is always turned on and has a function of a constant current source for supplying a constant current to the circuit according to the voltage level of the first node 105.

제 1 내지 제 3 NMOS 트랜지스터들(102,103,104)은 제 1 노드(105)와 접지 단자(GND) 사이에 서로 직렬로 연결되어 있다. 제 1 NMOS 트랜지스터(102)와 제 3 NMOS 트랜지스터(104)의 게이트 단자들은 승압 전원 단자에 연결되어 승압 전원 전압(VPP)을 입력하고, 제 2 NMOS 트랜지스터(103)의 게이트 단자는 승압 제어 신호(PVPPDETE)를 입력한다. 여기서 승압 제어 신호(PVPPDETE)는 승압 전원 전압 감지 회로를 경우에 따라 인에이블 시키거나 디스에이블시키기 위한 신호이다.The first to third NMOS transistors 102, 103, and 104 are connected in series with each other between the first node 105 and the ground terminal GND. Gate terminals of the first NMOS transistor 102 and the third NMOS transistor 104 are connected to a boosted power supply terminal to input a boosted power supply voltage VPP, and the gate terminal of the second NMOS transistor 103 is a boosted control signal ( PVPPDETE). The boost control signal PVPPDETE is a signal for enabling or disabling the boost power supply voltage sensing circuit in some cases.

승압 제어 신호(PVPPDETE)가 하이('H') 레벨에 있을 때, 제 1 NMOS 트랜지스터(102)와 제 3 NMOS 트랜지스터(104)의 게이트에 인가되는 승압 전원 전압(VPP)의 레벨에 따라서 레벨 검출기(100)에서 출력되는 신호의 레벨이 변화한다. 즉, 제 1 NMOS 트랜지스터(102)와 제 3 NMOS 트랜지스터(104)의 게이트에 인가되는 승압 전원 전압(VPP)의 레벨이 규정된 목표치(Vtarget) 보다 낮은 경우에는 레벨 검출기(100)에서 출력되는 신호의 레벨이 레벨 검출 인버터(110)의 트립 포인터(Trip Point)보다 낮다. 그리고 제 1 NMOS 트랜지스터(102)와 제 3 NMOS 트랜지스터(104)의 게이트에 인가되는 승압 전원 전압(VPP)의 레벨이 규정된 목표치(Vtarget) 보다 높은 경우에는 레벨 검출기(100)에서 출력되는 신호의 레벨이 레벨 검출 인버터(110)의 트립 포인터보다 충분히 높게 된다.When the boost control signal PVPPDETE is at the high ('H') level, the level detector depends on the level of the boosted power supply voltage VPP applied to the gates of the first NMOS transistor 102 and the third NMOS transistor 104. The level of the signal output from 100 changes. That is, the signal output from the level detector 100 when the level of the boosted power supply voltage VPP applied to the gates of the first NMOS transistor 102 and the third NMOS transistor 104 is lower than the prescribed target value Vtarget. The level of is lower than the trip pointer of the level detection inverter 110. When the level of the boosted power supply voltage VPP applied to the gates of the first NMOS transistor 102 and the third NMOS transistor 104 is higher than the prescribed target value Vtarget, the signal output from the level detector 100 is determined. The level is sufficiently higher than the trip pointer of the level detection inverter 110.

레벨 검출 인버터(110)는 레벨 검출기(100)에서 출력되는 신호를 반전하여 이를 승압 신호(PVPPA)로서 출력한다. 즉, 레벨 검출기(100)에서 출력되는 신호의 레벨이 레벨 검출 인버터(110)의 트립 포인터보다 낮으면 하이('H') 레벨의 승압 신호(PVPPA)를 출력하고, 레벨 검출기(100)에서 출력되는 신호의 레벨이 레벨 검출 인버터(110)의 트립 포인터보다 충분히 높으면 로우('L')레벨의 승압 신호(PVPPA)를 출력한다.The level detection inverter 110 inverts the signal output from the level detector 100 and outputs it as a boost signal PVPPA. That is, when the level of the signal output from the level detector 100 is lower than the trip pointer of the level detection inverter 110, the step-up signal PVPPA having a high ('H') level is output and the level detector 100 is output. When the level of the signal is sufficiently higher than the trip pointer of the level detection inverter 110, the boost signal PVPPA having a low level 'L' is output.

구동 수단(120)은 레벨 검출 인버터(110)에서 발생되는 승압 신호(PVPPA)를 구동하여 승압 전원 전압 감지 회로의 출력 단자로 출력한다.The driving unit 120 drives the boost signal PVPPA generated by the level detection inverter 110 and outputs it to the output terminal of the boost power supply voltage sensing circuit.

승압 전원 전압(VPP)은 항상 일정한 전압값을 유지하여야 한다. 그러나 내부 회로들 사이에서 발생하는 여러 가지 요인들에 의해서 사실상 승압 전원 전압(VPP)은 일정한 전압값을 유지할 수가 없게 된다. 따라서 규정된 목표치(Vtarget)가 존재하게 된다.The boosted power supply voltage (VPP) must always maintain a constant voltage value. However, due to various factors occurring between internal circuits, in fact, the boosted power supply voltage VPP cannot maintain a constant voltage value. Therefore, the defined target value Vtarget exists.

승압 제어 신호(PVPPDETE)가 액티브 하이('H') 레벨의 상태가 되었을 때, 만약에 레벨 검출기(100)에 입력되는 승압 전압(VPP)이 규정된 목표치(Vtarget) 보다 낮은 경우에는 레벨 검출 인버터(110)의 입력이 레벨 검출 인버터(110)의 트립 포인트보다 낮아진다. 그로 인하여 승압 신호(PVPPA)는 액티브 하이('H') 레벨 상태가 되어 승압 전원 발생기에 의해서 승압 전압(VPP)을 규정된 목표치(Vtarget) 까지 높이게 된다.When the boost control signal PVPPDETE is at the state of the active high ('H') level, the level detection inverter if the boost voltage VPP input to the level detector 100 is lower than the prescribed target value Vtarget. The input of 110 is lower than the trip point of the level detection inverter 110. As a result, the boost signal PVPPA becomes an active high ('H') level state, thereby boosting the boost voltage VPP to the prescribed target value Vtarget by the boost power generator.

승압 제어 신호(PVPPDETE)가 액티브 하이('H') 레벨의 상태가 되었을 때, 만약에 레벨 검출기(100)에 입력되는 승압 전압(VPP)이 규정된 목표치(Vtarget) 보다 높은 경우에는 레벨 검출 인버터(110)의 입력이 레벨 검출 인버터(110)가 트립 포인트보다 높아진다. 그로 인하여 승압 신호(PVPPA)는 로우('L) 레벨 상태가 되어 승압 전원 발생기에 의해서 승압 전압(VPP)의 승압 동작이 일어나지 않게 된다.When the boost control signal PVPPDETE is at the state of the active high ('H') level, the level detection inverter if the boost voltage VPP input to the level detector 100 is higher than the prescribed target Vtarget. The input of 110 causes the level detection inverter 110 to be higher than the trip point. As a result, the boost signal PVPPA is in a low (L) level state, so that the boost operation of the boost voltage VPP does not occur by the boost power generator.

동기식 다이나믹 렌덤 엑세스 메모리 장치에 있어서는, 클럭 인에이블 신호(CKE)에 의해 칩(Chip)의 동작이 일시 중지한 것처럼 동작하는 칩 파워다운 모드(Chip Power Down Mode)가 존재한다. 칩 파워다운 모드는 전력 소비를 감소시키기 위한 모드로서, 로 어드레스 스트로우브 신호(RASB)가 인에이블 된 후 워드 라인이 활성화되어 승압 전원 전압(VPP)이 승압된 상태에서도 클럭 인에이블 신호(CKE)에 의해 칩 회로의 동작이 정지되고 이에 따라 전력 소모를 감소시킬 수 있다. 칩 파워다운 모드에는 클럭 인에이블 신호(CKE)가 인에이블되는 시점에 따라 액티브(Active) 파워다운 모드와 프리 차지(Precharge) 파워다운 모드로 구분된다. 즉, 로 어드레스 스트로우브 신호(RASB)의 액티브 사이클에서 클럭 인에이블 신호(CKE)가 인에이블되는 경우를 액티브(Active) 파워다운 모드라 하고, 로 어드레스 스트로우브 신호(RASB)의 프리 차지 사이클에서 클럭 인에이블 신호(CKE)가 인에이블되는 경우를 프리 차지 파워다운 모드라 한다.In the synchronous dynamic random access memory device, there is a chip power down mode that operates as if the operation of the chip is suspended by the clock enable signal CKE. The chip power-down mode is a mode for reducing power consumption. The clock enable signal CKE is maintained even when the word line is activated and the boosted power supply voltage VPP is boosted after the low address strobe signal RASB is enabled. As a result, the operation of the chip circuit can be stopped, thereby reducing power consumption. The chip power down mode is divided into an active power down mode and a precharge power down mode according to the timing at which the clock enable signal CKE is enabled. That is, the case in which the clock enable signal CKE is enabled in the active cycle of the low address strobe signal RASB is referred to as an active power-down mode, and in the precharge cycle of the low address strobe signal RASB. The case where the clock enable signal CKE is enabled is called a precharge power down mode.

로 어드레스 스트로우브 신호(RASB)의 액티브 사이클에서 클럭 인에이블 신호(CKE)가 인에이블되는 액티브(Active) 파워다운 모드에 있어서, 칩이 액티브(Active) 파워다운 모드로부터 나와서 다시 액티브 사이클에서 정상적으로 동작될 때를 대비하여, 칩 내부의 전원들은 항상 일정 레벨로 유지되어야 한다. 특히, 칩 동작의 성능(Performance)을 좌우하는 승압 전원 발생기의 경우에는 인접한 전원 전압 라인들 사이에 발생하는 마이크로 브리지(μ-Bridge)에 의한 누설전류에 의한 전하량의 소모에 충분히 대응할 수 있어야 한다.In an active power-down mode in which the clock enable signal (CKE) is enabled in the active cycle of the low address strobe signal (RASB), the chip exits from the active power-down mode and resumes normal operation in the active cycle. In case, the power inside the chip should be kept at a constant level at all times. In particular, in the case of a boosted power generator that determines the performance of chip operation, it must be able to sufficiently cope with the consumption of the amount of charge due to leakage current by a micro bridge (μ-bridge) generated between adjacent power supply voltage lines.

도 1에 제시되어 있는 종래의 액티브 사이클용 승압 전원 전압 감지 회로를 액티브(Active) 파워다운 모드에서도 동작시키는 경우에는, 레벨 검출기(100)의 PMOS 트랜지스터(101)에 의해 일정하게 공급되는 정전류가 레벨 검출기(100)에 의해서 지속적으로 흐르게 되어 전력 소모가 증가되게 된다. 따라서, 이러한 전력 소모량에 대응하여 항상 일정한 승압 전원 전압 레벨을 유지하기 위해서는, 특히 액티브(Active) 파워다운 모드에서 동작하는 액티브(Active) 파워다운 모드용 승압 전원 발생기 및 승압 전원 전압 감지 회로가 필요하다.In the case where the conventional active cycle step-up power supply voltage sensing circuit shown in FIG. 1 is operated in the active power-down mode, the constant current supplied by the PMOS transistor 101 of the level detector 100 is level. It is continuously flowed by the detector 100 to increase the power consumption. Accordingly, in order to maintain a constant boost power supply voltage level at all times in response to such power consumption, a boost power generator and a boost power supply voltage sensing circuit for an active power down mode that operate in an active power down mode are required. .

따라서, 본 발명의 목적은 액티브 파워다운 모드의 기능을 가지는 동기식 반도체 메모리 장치에 이어서, 특히 액티브 파워다운 모드에서 동작하는 승압 전원 전압 감지 회로를 제공하는 데 있다.Accordingly, an object of the present invention is to provide a synchronous semiconductor memory device having a function of an active power down mode, and in particular a boosted power supply voltage sensing circuit operating in an active power down mode.

본 발명의 다른 목적은 액티브 파워다운 모드의 기능을 가지는 동기식 반도체 메모리 장치에 이어서, 특히 액티브 파워다운 모드에서 동작하는 승압 전원 발생기를 제공하는 데 있다.Another object of the present invention is to provide a synchronous semiconductor memory device having a function of an active power down mode, in particular a boosted power generator operating in an active power down mode.

도 1은 종래의 승압 전원 전압 감지 회로의 회로도이다.1 is a circuit diagram of a conventional boosted power supply voltage sensing circuit.

도 2는 본 발명의 실시예에 따른 승압 전원 전압 감지 회로의 회로도이다.2 is a circuit diagram of a boosted power supply voltage sensing circuit according to an embodiment of the present invention.

도 3은 도 2의 승압 전원 전압 감지 회로의 동작을 설명하기 위한 신호들의 타이밍도이다.3 is a timing diagram of signals for explaining an operation of the boosted power supply voltage sensing circuit of FIG. 2.

도 4는 본 발명의 다른 실시예에 따른 승압 전원 발생기의 블럭도이다.4 is a block diagram of a boost power generator according to another embodiment of the present invention.

도 5는 도 4의 액티브 사이클용 래치 수단의 놀리 회로도이다.5 is a noli circuit diagram of the latch means for the active cycle of FIG.

도 6은 도 4의 액티브 사이클용 펄스 발생 회로의 놀리 회로도이다.6 is a noli circuit diagram of the active cycle pulse generation circuit of FIG. 4.

도 7은 도 4의 액티브 사이클용 펄스 발생 회로의 동작을 설명하기 위한 신호들의 타이밍도이다.FIG. 7 is a timing diagram of signals for describing an operation of an active cycle pulse generation circuit of FIG. 4.

도 8은 도 4의 액티브 사이클용 펌핑 회로의 논리 회로도이다.8 is a logic circuit diagram of the active cycle pumping circuit of FIG. 4.

도 9는 도 4의 액티브 사이클용 펌핑 회로의 동작을 설명하기 위한 신호들의 타이밍도이다.FIG. 9 is a timing diagram of signals for describing an operation of the pumping circuit for the active cycle of FIG. 4.

도 10은 본 발명의 또 다른 실시예에 따른 승압 전원 발생기의 블럭도이다.10 is a block diagram of a boosted power generator according to another embodiment of the present invention.

〈도면의 주요 부호에 대한 설명〉<Description of Major Symbols in Drawing>

VDD, GND: 전원 단자, VPP: 승압 전원 전압,VDD, GND: power supply terminal, VPP: step-up power supply voltage,

PVPPA: 승압 신호, PVPPDETE: 승압 제어 신호,PVPPA: step-up signal, PVPPDETE: step-up control signal,

PCKEBD: 클럭 인에이블 신호, PAPD: 반전 클럭 인에이블 신호,PCKEBD: clock enable signal, PAPD: inverted clock enable signal,

CLK: 내부 클럭 신호, RASB: 로 어드레스 스트로우브 신호.CLK: Internal clock signal, RASB: Low address strobe signal.

상기 목적을 달성하기 위하여, 본 발명에 따른 승압 전원 전압 감지 회로는 액티브 사이클용 승압 전원 전압 감지 회로, 액티브 파워다운 모드용 승압 전원 전압 감지 회로, 및 스위칭부를 구비하는 것을 특징으로 한다.In order to achieve the above object, the boosted power supply voltage detection circuit according to the present invention is characterized by including a boosted power supply voltage detection circuit for an active cycle, a boosted power supply voltage detection circuit for an active power down mode, and a switching unit.

액티브 사이클용 승압 전원 전압 감지 회로는 액티브 사이클 모드에서만 동작하며, 승압 전원 전압을 입력하여 승압 전원 전압 레벨을 감지하고 감지된 승압 전원 전압 레벨에 따라 승압 여부를 결정하는 승압 신호를 출력한다.The boosted power supply voltage sensing circuit for an active cycle operates only in the active cycle mode, and inputs the boosted power supply voltage to detect the boosted power supply voltage level and outputs a boosted signal for determining whether or not to boost according to the detected boosted power supply voltage level.

액티브 파워다운 모드용 승압 전원 전압 감지 회로는 액티브 파워다운 모드에서만 동작하며, 승압 전원 전압을 입력하여 승압 전원 전압 레벨을 감지하고 감지된 승압 전원 전압 레벨에 따라 승압 여부를 결정하는 승압 신호를 출력한다.The boosted power supply voltage sensing circuit for the active power-down mode operates only in the active power-down mode, and inputs the boosted power supply voltage to detect the boosted power supply voltage level and outputs a boosted signal that determines whether the voltage is boosted according to the detected boosted power supply voltage level. .

스위칭부는 액티브 사이클 모드에서는 액티브 사이클용 승압 전원 전압 감지 회로로부터 출력되는 승압 신호를 출력하고, 액티브 파워다운 모드에서는 액티브 파워다운 모드용 승압 전원 전압 감지 회로로부터 출력되는 승압 신호를 출력한다.The switching unit outputs a boosted signal output from the boosted power supply voltage sensing circuit for the active cycle in the active cycle mode, and outputs a boosted signal output from the boosted power supply voltage detection circuit for the active power down mode in the active power down mode.

본 발명에 따른 승압 전원 전압 감지 회로에 있어서, 액티브 파워다운 모드용 승압 전원 전압 감지 회로의 동작 속도를 액티브 사이클용 승압 전원 전압 감지 회로의 동작 속도보다 낮게 구성할 수 있다. 따라서, 액티브 파워다운 모드에서 액티브 파워다운 모드용 승압 전원 전압 감지 회로에 의한 전력 소모를 감소시키기 위하여, 액티브 파워다운 모드용 승압 전원 전압 감지 회로를 구성하는 소자들의 턴 온 저항을 크게 구성할 수 있는 특성을 가진다.In the boosted power supply voltage sensing circuit according to the present invention, the operating speed of the boosted power supply voltage sensing circuit for the active power down mode can be configured to be lower than that of the boosted power supply voltage sensing circuit for the active cycle. Therefore, in order to reduce power consumption by the boost power supply voltage sensing circuit for the active power down mode in the active power down mode, the turn-on resistance of the elements constituting the boost power supply voltage sensing circuit for the active power down mode can be largely configured. Has characteristics.

상기 다른 목적을 달성하기 위하여 본 발명에 따른 승압 전원 발생기는 액티브 사이클용 승압 전원 발생 회로, 액티브 파워다운 모드용 승압 전원 발생 회로, 및 스위칭부를 구비하는 것을 특징으로 한다.In order to achieve the above object, the boosted power generator according to the present invention includes a boosted power generation circuit for an active cycle, a boosted power generation circuit for an active power down mode, and a switching unit.

액티브 사이클용 승압 전원 발생 회로는 액티브 사이클 모드에서만 동작하며, 승압 전원 전압을 입력하여 승압 전원 전압 레벨을 감지하고 감지된 승압 전원 전압 레벨에 따라 승압 전원 전압을 승압시키거나 강압시키어 출력한다.The boosted power generation circuit for the active cycle operates only in the active cycle mode, and inputs the boosted power supply voltage to sense the boosted power supply voltage level and boosts or boosts the boosted power supply voltage according to the detected boosted power supply voltage level.

액티브 파워다운 모드용 승압 전원 발생 회로는 액티브 파워다운 모드에서만 동작하며, 승압 전원 전압을 입력하여 승압 전원 전압 레벨을 감지하고 감지된 승압 전원 전압 레벨에 따라 승압 전원 전압을 승압시키거나 강압시키어 출력한다.The boosted power generation circuit for the active power-down mode operates only in the active power-down mode, and inputs a boosted power supply voltage to detect the boosted power supply voltage level and boosts or boosts the boosted power supply voltage according to the detected boosted power supply voltage level. .

스위칭부는 액티브 사이클 모드에서는 액티브 사이클용 승압 전원 발생 회로로부터 출력되는 승압 전원 전압을 출력하고, 액티브 파워다운 모드에서는 액티브 파워다운 모드용 승압 전원 발생 회로로부터 출력되는 승압 전원 전압을 출력한다.The switching unit outputs the boosted power supply voltage output from the boosted power generation circuit for active cycle in the active cycle mode, and the boosted power supply voltage output from the boosted power generation circuit for the active power down mode in the active power down mode.

본 발명에 따른 승압 전원 발생기에 있어서, 액티브 파워다운 모드용 승압 전원 발생 회로의 동작 속도를 액티브 사이클용 승압 전원 발생 회로의 동작 속도보다 낮게 구성할 수 있다. 따라서, 액티브 파워다운 모드에서 액티브 파워다운 모드용 승압 전원 발생 회로에 의한 전력 소모를 감소시키기 위하여, 액티브 파워다운 모드용 승압 전원 발생 회로를 구성하는 소자들의 턴 온 저항을 크게 구성할 수 있는 특성을 가진다.In the boosting power generator according to the present invention, the operating speed of the boosting power generation circuit for the active power down mode can be configured to be lower than the operating speed of the boosting power generation circuit for the active cycle. Therefore, in order to reduce power consumption by the boosted power generation circuit for the active power down mode in the active power down mode, it is possible to greatly configure the turn-on resistance of the elements constituting the boosted power generation circuit for the active power down mode. Have

이어서 첨부한 도면을 참고하여 본 발명에 대하여 상세히 설명하기로 한다.Next, the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 실시예에 따른 승압 전원 전압 감지 회로의 회로도이다.2 is a circuit diagram of a boosted power supply voltage sensing circuit according to an embodiment of the present invention.

도 2를 참조하면, 본 발명의 실시예에 따른 승압 전원 전압 감지 회로는 액티브 사이클용 감지 회로(200), 액티브 파워다운 모드용 감지 회로(240), 및 스위칭부(280)를 구비한다.Referring to FIG. 2, the boosted power supply voltage sensing circuit according to the embodiment of the present invention includes a sensing circuit 200 for an active cycle, a sensing circuit 240 for an active power down mode, and a switching unit 280.

액티브 사이클용 감지 회로(200)는 액티브 사이클용 레벨 검출기(210), 액티브 사이클용 레벨 검출 인버터(220), 및 액티브 사이클용 구동부(230)를 구비한다.The active cycle detection circuit 200 includes an active cycle level detector 210, an active cycle level detection inverter 220, and an active cycle driver 230.

액티브 사이클용 레벨 검출기(210)는 하나의 PMOS 트랜지스터(211), 및 제 1 내지 제 3 NMOS 트랜지스터(212,213,214)를 구비한다.The active cycle level detector 210 includes one PMOS transistor 211 and first to third NMOS transistors 212, 213, and 214.

PMOS 트랜지스터(211)는 소오스 단자가 전원 단자(VDD)에 연결되어 있고 드레인 단자가 제 1 노드(215)에 연결되어 있으며, 게이트 단자로부터 클럭 인에이블 신호(PCKEBD)가 반전된 신호인 반전 클럭 인에이블 신호(PAPD)를 입력한다. 여기서 클럭 인에이블 신호(PCKEBD)는 로우('L') 액티브 신호이다.In the PMOS transistor 211, a source terminal is connected to a power supply terminal VDD, a drain terminal is connected to a first node 215, and an inverted clock in, in which the clock enable signal PCKEBD is inverted from the gate terminal. Input the enable signal PAPD. Here, the clock enable signal PCKEBD is a low ('L') active signal.

클럭 인에이블 신호(PCKEBD)가 로우('L') 레벨이 되어 칩 회로의 동작이 액티브 파워다운 모드에 진입하면, PMOS 트랜지스터(211)의 게이트 단자에 입력되는 반전 클럭 인에이블 신호(PAPD)는 하이('H') 레벨이 되어 PMOS 트랜지스터(211)를 턴 오프(Turn Off)시킨다. 따라서, PMOS 트랜지스터(211)를 통해서 일정하게 흐르게되는 정전류의 공급이 차단되게 되고 액티브 사이클용 감지 회로(200)는 액티브 파워다운 모드에서 동작하지 않게 된다.When the clock enable signal PCKEBD becomes low ('L') and the operation of the chip circuit enters the active power-down mode, the inverted clock enable signal PAPD input to the gate terminal of the PMOS transistor 211 is The PMOS transistor 211 is turned off at a high ('H') level. Therefore, the supply of the constant current flowing constantly through the PMOS transistor 211 is cut off, and the active cycle detection circuit 200 does not operate in the active power-down mode.

클럭 인에이블 신호(PCKEBD)가 하이('H') 레벨이 되어 칩 회로의 동작이 액티브 사이클 모드에 있으면, PMOS 트랜지스터(211)의 게이트 단자에 입력되는 반전 클럭 인에이블 신호(PAPD)는 로우('L') 레벨이 되어 PMOS 트랜지스터(211)를 턴 온 시킨다. 따라서, PMOS 트랜지스터(211)는 제 1 노드(215)의 전압 레벨에 따라서 일정한 전류를 회로에 공급하는 정전류원의 기능을 가지고, 액티브 사이클용 감지 회로(200)는 액티브 사이클 모드에서 동작하게 된다.When the clock enable signal PCKEBD becomes high ('H') and the chip circuit is in the active cycle mode, the inverted clock enable signal PAPD input to the gate terminal of the PMOS transistor 211 is turned low ( 'L') level turns on the PMOS transistor 211. Accordingly, the PMOS transistor 211 has a function of a constant current source for supplying a constant current to the circuit according to the voltage level of the first node 215, and the active cycle sensing circuit 200 operates in the active cycle mode.

제 1 내지 제 3 NMOS 트랜지스터들(212,213,124)은 제 1 노드(215)와 접지 단자(GND) 사이에 서로 직렬로 연결되어 있다. 제 1 NMOS 트랜지스터(212)와 제 3 NMOS 트랜지스터(214)의 게이트 단자들은 승압 전원 단자에 연결되어 승압 전원 전압(VPP)을 입력하고, 제 2 NMOS 트랜지스터(213)의 게이트 단자는 승압 제어 신호(PVPPDETE)와 클럭 인에이블 신호(PCKEBD)에 의해서 제어된다. 즉 승압 제어 신호(PVPPDETE)와 클럭 인에이블 신호(PCKEBD)가 동시에 하이('H') 레벨일 경우에 제 2 NMOS 트랜지스터(213)는 턴 온 된다. 다시 말하면, 칩 회로의 동작이 액티브 파워다운 모드에 있지 않고 액티브 사이클 모드에서 승압 전원 전압 감지 회로가 인에이블되는 경우에 2 NMOS 트랜지스터(213)는 턴 온 된다.The first to third NMOS transistors 212, 213, and 124 are connected in series with each other between the first node 215 and the ground terminal GND. Gate terminals of the first NMOS transistor 212 and the third NMOS transistor 214 are connected to a boosted power supply terminal to input a boosted power supply voltage VPP, and a gate terminal of the second NMOS transistor 213 is a boosted control signal ( PVPPDETE) and the clock enable signal PCKEBD. That is, when the boost control signal PVPPDETE and the clock enable signal PCKEBD are at the high ('H') level, the second NMOS transistor 213 is turned on. In other words, when the operation of the chip circuit is not in the active power down mode and the boost power supply voltage sensing circuit is enabled in the active cycle mode, the 2 NMOS transistors 213 are turned on.

액티브 사이클 모드에서, 승압 제어 신호(PVPPDETE)가 하이('H') 레벨에 있을 때, 제 1 NMOS 트랜지스터(212)와 제 3 NMOS 트랜지스터(214)의 게이트에 인가되는 승압 전원 전압(VPP)의 레벨에 따라서 액티브 사이클용 레벨 검출기(210)에서 출력되는 신호의 레벨이 변화한다. 즉, 제 1 NMOS 트랜지스터(212)와 제 3 NMOS 트랜지스터(214)의 게이트에 인가되는 승압 전원 전압(VPP)의 레벨이 규정된 목표치(Vtarget) 보다 낮은 경우에는 액티브 사이클용 레벨 검출기(210)에서 출력되는 신호의 레벨이 액티브 사이클용 레벨 검출 인버터(220)의 트립 포인터(Trip Point)보다 낮다. 그리고 제 1 NMOS 트랜지스터(212)와 제 3 NMOS 트랜지스터(214)의 게이트에 인가되는 승압 전원 전압(VPP)의 레벨이 규정된 목표치(Vtarget) 보다 높은 경우에는 액티브 사이클용 레벨 검출기(210)에서 출력되는 신호의 레벨이 액티브 사이클용 레벨 검출 인버터(220)의 트립 포인터보다 충분히 높게 된다.In the active cycle mode, when the boost control signal PVPPDETE is at the high ('H') level, the boost power supply voltage VPP is applied to the gates of the first NMOS transistor 212 and the third NMOS transistor 214. The level of the signal output from the active cycle level detector 210 changes depending on the level. That is, when the level of the boosted power supply voltage VPP applied to the gates of the first NMOS transistor 212 and the third NMOS transistor 214 is lower than the prescribed target value Vtarget, the active cycle level detector 210 The level of the output signal is lower than the trip pointer of the active cycle level detection inverter 220. When the level of the boosted power supply voltage VPP applied to the gates of the first NMOS transistor 212 and the third NMOS transistor 214 is higher than the prescribed target value Vtarget, the output is output from the active cycle level detector 210. The level of the signal becomes sufficiently higher than the trip pointer of the active cycle level detection inverter 220.

액티브 사이클용 레벨 검출 인버터(220)는 액티브 사이클용 레벨 검출기(210)에서 출력되는 신호를 반전하여 승압 신호(PVPPA)를 출력한다. 즉, 액티브 사이클용 레벨 검출기(210)에서 출력되는 신호의 레벨이 액티브 사이클용 레벨 검출인버터(220)의 트립 포인터보다 낮으면 하이('H') 레벨의 승압 신호(PVPPA)를 출력하고, 액티브 사이클용 레벨 검출기(210)에서 출력되는 신호의 레벨이 액티브 사이클용 레벨 검출 인버터(220)의 트립 포인터보다 충분히 높으면 로우('L')레벨의 승압 신호(PVPPA)를 출력한다.The active cycle level detection inverter 220 inverts the signal output from the active cycle level detector 210 and outputs a boost signal PVPPA. That is, when the level of the signal output from the active cycle level detector 210 is lower than the trip pointer of the active cycle level detection inverter 220, the boost signal PVPPA having a high ('H') level is output. When the level of the signal output from the cycle level detector 210 is sufficiently higher than the trip pointer of the active cycle level detection inverter 220, a boost signal PVPPA having a low level 'L' is output.

액티브 사이클용 구동 수단(230)은 액티브 사이클용 레벨 검출 인버터(220)에서 발생되는 승압 신호(PVPPA)를 구동하여 스위칭부(280)에 입력시킨다.The active cycle driving means 230 drives the boost signal PVPPA generated by the active cycle level detection inverter 220 to be input to the switching unit 280.

액티브 파워다운 모드용 감지 회로(240)는 액티브 파워다운 모드용 레벨 검출기(250), 액티브 파워다운 모드용 레벨 검출 인버터(260), 및 액티브 파워다운 모드용 구동부(270)를 구비한다.The sensing circuit 240 for the active power down mode includes a level detector 250 for the active power down mode, a level detection inverter 260 for the active power down mode, and a driver 270 for the active power down mode.

액티브 파워다운 모드용 레벨 검출기(250)는 하나의 PMOS 트랜지스터(251), 및 제 1 내지 제 3 NMOS 트랜지스터(252,253,254)를 구비한다.The level detector 250 for the active power down mode includes one PMOS transistor 251 and first to third NMOS transistors 252, 253, and 254.

PMOS 트랜지스터(251)는 소오스 단자가 전원 단자(VDD)에 연결되어 있고 드레인 단자가 제 1 노드(255)에 연결되어 있으며 게이트 단자로부터 클럭 인에이블 신호(PCKEBD)를 입력한다. 여기서 클럭 인에이블 신호(PCKEBD)는 로우('L') 액티브 신호이다.The PMOS transistor 251 has a source terminal connected to the power supply terminal VDD, a drain terminal connected to the first node 255, and receives a clock enable signal PCKEBD from the gate terminal. Here, the clock enable signal PCKEBD is a low ('L') active signal.

클럭 인에이블 신호(PCKEBD)가 로우('L') 레벨이 되어 칩 회로의 동작이 액티브 파워다운 모드에 진입하면, PMOS 트랜지스터(251)는 턴 온 된다. 따라서, 따라서, PMOS 트랜지스터(251)는 제 1 노드(255)의 전압 레벨에 따라서 일정한 전류를 회로에 공급하는 정전류원의 기능을 가지고, 액티브 파워다운 모드용 감지 회로(240)는 액티브 파워다운 모드에서 동작하게 된다.When the clock enable signal PCKEBD is at a low (L) level and the operation of the chip circuit enters the active power down mode, the PMOS transistor 251 is turned on. Accordingly, the PMOS transistor 251 has the function of a constant current source for supplying a constant current to the circuit in accordance with the voltage level of the first node 255, and the sensing circuit 240 for the active power down mode has an active power down mode. Will work on.

클럭 인에이블 신호(PCKEBD)가 하이('H') 레벨이 되어 칩 회로의 동작이 액티브 사이클 모드에 있으면, PMOS 트랜지스터(251)는 턴 오프 된다. 따라서, PMOS 트랜지스터(251)를 통해서 일정하게 흐르게되는 정전류의 공급이 차단되게 되고, 액티브 파워다운 모드용 감지 회로(240)는 액티브 사이클 모드에서 동작하지 않게 된다.When the clock enable signal PCKEBD is at the high ('H') level and the operation of the chip circuit is in the active cycle mode, the PMOS transistor 251 is turned off. Therefore, the supply of the constant current flowing through the PMOS transistor 251 is cut off, and the sensing circuit 240 for the active power down mode does not operate in the active cycle mode.

제 1 내지 제 3 NMOS 트랜지스터들(252,253,254)은 제 1 노드(255)와 접지 단자(GND) 사이에 서로 직렬로 연결되어 있다. 제 1 NMOS 트랜지스터(252)와 제 3 NMOS 트랜지스터(254)의 게이트 단자들은 승압 전원 단자에 연결되어 승압 전원 전압(VPP)을 입력하고, 제 2 NMOS 트랜지스터(253)의 게이트 단자는 반전 클럭 인에이블 신호(PAPD)에 의해서 제어된다. 즉 반전 클럭 인에이블 신호(PAPD)가 하이('H') 레벨일 경우에 제 2 NMOS 트랜지스터(213)는 턴 온 된다. 다시 말하면, 칩 회로의 동작이 액티브 파워다운 모드에 있는 경우에 2 NMOS 트랜지스터(213)는 턴 온 된다.The first to third NMOS transistors 252, 253, and 254 are connected in series with each other between the first node 255 and the ground terminal GND. Gate terminals of the first NMOS transistor 252 and the third NMOS transistor 254 are connected to a boosted power supply terminal to input a boosted power supply voltage VPP, and the gate terminal of the second NMOS transistor 253 is inverted clock enable. Controlled by the signal PAPD. That is, the second NMOS transistor 213 is turned on when the inverted clock enable signal PAPD is at the high ('H') level. In other words, when the operation of the chip circuit is in the active power down mode, the 2 NMOS transistors 213 are turned on.

액티브 파워다운 모드에서, 즉 반전 클럭 인에이블 신호(PAPD)가 하이('H') 레벨에 있을 때, 제 1 NMOS 트랜지스터(252)와 제 3 NMOS 트랜지스터(254)의 게이트에 인가되는 승압 전원 전압(VPP)의 레벨에 따라서 액티브 파워다운 모드용 레벨 검출기(250)에서 출력되는 신호의 레벨이 변화한다. 즉, 제 1 NMOS 트랜지스터(252)와 제 3 NMOS 트랜지스터(254)의 게이트에 인가되는 승압 전원 전압(VPP)의 레벨이 규정된 목표치(Vtarget) 보다 낮은 경우에는 액티브 파워다운 모드용 레벨 검출기(250)에서 출력되는 신호의 레벨이 액티브 파워다운 모드용 레벨 검출 인버터(260)의 트립 포인터(Trip Point)보다 낮다. 그리고 제 1 NMOS 트랜지스터(252)와 제 3 NMOS 트랜지스터(254)의 게이트에 인가되는 승압 전원 전압(VPP)의 레벨이 규정된 목표치(Vtarget) 보다 높은 경우에는 액티브 파워다운 모드용 레벨 검출기(250)에서 출력되는 신호의 레벨이 액티브 파워다운 모드용 레벨 검출 인버터(260)의 트립 포인터보다 충분히 높게 된다.Step-up power supply voltage applied to the gates of the first NMOS transistor 252 and the third NMOS transistor 254 in the active power-down mode, that is, when the inverted clock enable signal PAPD is at the high ('H') level. The level of the signal output from the level detector 250 for the active power-down mode changes according to the level of (VPP). That is, when the level of the boosted power supply voltage VPP applied to the gates of the first NMOS transistor 252 and the third NMOS transistor 254 is lower than the prescribed target value Vtarget, the level detector 250 for the active power down mode. ) Is lower than the trip pointer of the level detection inverter 260 for the active power down mode. When the level of the boosted power supply voltage VPP applied to the gates of the first NMOS transistor 252 and the third NMOS transistor 254 is higher than the prescribed target value Vtarget, the level detector 250 for the active power-down mode. The level of the signal output from the signal is sufficiently higher than the trip pointer of the level detection inverter 260 for the active power-down mode.

액티브 파워다운 모드용 레벨 검출 인버터(260)는 액티브 파워다운 모드용 레벨 검출기(250)에서 출력되는 신호를 반전하여 승압 신호(PVPPA)를 출력한다. 즉, 액티브 파워다운 모드용 레벨 검출기(250)에서 출력되는 신호의 레벨이 액티브 파워다운 모드용 레벨 검출인버터(260)의 트립 포인터보다 낮으면 하이('H') 레벨의 승압 신호(PVPPA)를 출력하고, 액티브 파워다운 모드용 레벨 검출기(250)에서 출력되는 신호의 레벨이 액티브 파워다운 모드용 레벨 검출 인버터(260)의 트립 포인터보다 충분히 높으면 로우('L')레벨의 승압 신호(PVPPA)를 출력한다.The level detection inverter 260 for the active power down mode inverts the signal output from the level detector 250 for the active power down mode and outputs a boost signal PVPPA. That is, when the level of the signal output from the level detector 250 for the active power down mode is lower than the trip pointer of the level detection inverter 260 for the active power down mode, the boost signal PVPPA having a high ('H') level is applied. The step-up signal PVPPA having a low ('L') level when the signal is output and the level of the signal output from the level detector 250 for the active power down mode is sufficiently higher than the trip pointer of the level detection inverter 260 for the active power down mode. Outputs

액티브 파워다운 모드용 구동 수단(270)은 액티브 파워다운 모드용 레벨 검출 인버터(260)에서 발생되는 승압 신호(PVPPA)를 구동하여 스위칭부(280)에 입력시킨다.The driving means 270 for the active power down mode drives the boost signal PVPPA generated by the level detection inverter 260 for the active power down mode to be input to the switching unit 280.

스위칭부(280)는 액티브 사이클용 전송 게이트(282)와 액티브 파워다운 모드용 전송 게이트(284)를 구비한다.The switching unit 280 includes an active cycle transfer gate 282 and an active power down mode transfer gate 284.

액티브 사이클용 전송 게이트(282)는 액티브 사이클용 감지 회로(200)로부터 출력되는 승압 신호(PVPPA)를 입력하여 전송한다.The active cycle transfer gate 282 inputs and transmits a boost signal PVPPA output from the active cycle sensing circuit 200.

액티브 파워다운 모드용 전송 게이트(284)는 액티브 파워다운 모드용 감지 회로(240)로부터 출력되는 승압 신호(PVPPA)를 입력하여 전송한다.The transmission gate 284 for the active power down mode inputs and transmits a boost signal PVPPA output from the sensing circuit 240 for the active power down mode.

스위칭부(280)는 반전 클럭 인에이블 신호(PCKEBD)에 의해서 제어된다. 반전 클럭 인에이블 신호(PCKEBD)가 로우('L') 레벨이 되어 칩 회로의 동작이 액티브 파워다운 모드에 있을 때는, 액티브 파워다운 모드용 전송 게이트(284)는 턴 온 되어 액티브 파워다운 모드용 감지 회로(240)로부터 출력되는 승압 신호(PVPPA)를 출력 단자로 출력한다. 반전 클럭 인에이블 신호(PCKEBD)가 하이('H') 레벨이 되어 칩 회로의 동작이 액티브 사이클 모드에 있을 때는, 액티브 사이클용 전송 게이트(282)는 턴 온 되어 액티브 사이클용 감지 회로(200)로부터 출력되는 승압 신호(PVPPA)를 출력 단자로 출력한다.The switching unit 280 is controlled by the inverted clock enable signal PCKEBD. When the inverted clock enable signal PCKEBD is at a low level ('L') and the operation of the chip circuit is in the active power-down mode, the transfer gate 284 for the active power-down mode is turned on for the active power-down mode. The boost signal PVPPA output from the sensing circuit 240 is output to an output terminal. When the inverted clock enable signal PCKEBD is at the high ('H') level and the chip circuit is in the active cycle mode, the active cycle transfer gate 282 is turned on to activate the active cycle sense circuit 200. The boost signal PVPPA output from the output signal is output to the output terminal.

액티브 파워다운 모드에서는 오랜 시간 동안 사실상의 칩 회로의 동작이 중단되어 있으므로, 승압 전원 전압 감지 회로가 액티브 사이클 모드에서와 같이 신속하게 동작할 필요가 없다. 따라서, 액티브 파워다운 모드용 감지 회로(240)를 구성하는 액티브 파워다운 모드용 레벨 검출기(250)와 액티브 파워다운 모드용 레벨 검출 인버터(260)의 턴 온 저항을 액티브 사이클용 감지 회로(200)를 구성하고 있는 액티브 사이클용 레벨 검출기(210)와 액티브 사이클용 레벨 검출 인버터(220)의 턴 온 저항보다 훨씬 크게 구성할 수 있다. 그러므로, 액티브 파워다운 모드에서 액티브 파워다운 모드용 감지 회로(240)에 발생되는 액티브 스탠바이(Standby) 전류를 크게 감소시킬 수 있다. 따라서, 누설 전류에 의해서 승압 전원 전압(VPP)의 레벨이 강하되는 현상을 방지할 수 있게 된다.In active power-down mode, the de facto chip circuitry has been suspended for a long time, so the boosted power supply voltage sensing circuit does not need to operate as quickly as in active cycle mode. Accordingly, the turn-on resistances of the level detector 250 for the active power down mode and the level detection inverter 260 for the active power down mode constituting the sensing circuit 240 for the active power down mode are used for the active cycle detection circuit 200. It can be configured to be much larger than the turn-on resistance of the active cycle level detector 210 and the active cycle level detection inverter 220 that is configured to. Therefore, the active standby current generated in the sensing circuit 240 for the active power down mode in the active power down mode can be greatly reduced. Therefore, the phenomenon that the level of the boosted power supply voltage VPP drops due to the leakage current can be prevented.

도 3은 도 2의 본 발명의 실시예에 따른 승압 전원 전압 감지 회로의 동작을 설명하기 위한 신호들의 타이밍도이다. 여기서 CLK는 내부 클럭 신호를 나타낸다.3 is a timing diagram of signals for describing an operation of a boosted power supply voltage sensing circuit according to an exemplary embodiment of the present invention. Where CLK represents an internal clock signal.

칩 회로 동작이 액티브 사이클 동안, 클럭 인에이블 신호(PCKEBD)가 하이('H') 레벨에 있고 반전 클럭 인에이블 신호(PAPD)가 로우('L') 레벨에 있게 된다. 따라서, 액티브 사이클용 감지 회로(200)에 의해서 승압 전원 전압(VPP)의 레벨이 감지되고 승압 전원 발생기에 의해서 승압 전원 전압(VPP)은 규정된 목표치(Vtarget)를 유지하게 된다.During the chip circuit operation, the clock enable signal PCKEBD is at the high ('H') level and the inverted clock enable signal PAPD is at the low ('L') level. Accordingly, the level of the boosted power supply voltage VPP is sensed by the active cycle sensing circuit 200, and the boosted power supply voltage VPP is maintained by the boosted power generator to maintain the prescribed target value Vtarget.

칩 동작이 액티브 파워다운 모드에 있게 되면, 클럭 인에이블 신호(PCKEBD)가 로우('L') 레벨이 되고, 반전 클럭 인에이블 신호(PAPD)가 하이('H') 레벨이 된다. 따라서, 액티브 파워다운 모드용 감지 회로(240)에 의해서 승압 전원 전압(VPP)의 레벨이 감지되고 승압 전원 발생기에 의해서 승압 전원 전압(VPP)은 규정된 목표치(Vtarget)를 유지하게 된다.When the chip operation is in the active power-down mode, the clock enable signal PCKEBD becomes low ('L') level and the inverted clock enable signal PAPD becomes high ('H') level. Accordingly, the level of the boosted power supply voltage VPP is sensed by the sensing circuit 240 for the active power down mode, and the boosted power supply voltage VPP is maintained by the boosted power generator.

도 3에서 알 수 있듯이, 액티브 파워다운 모드에서 승압 전원 전압이 규정된 목표치(Vtarget)로 승압되는 기간이 액티브 사이클 모드에서 승압 전원 전압이 규정된 목표치(Vtarget)로 승압되는 기간보다 더 길게 구성되어 있다.As shown in FIG. 3, the period during which the boosted power supply voltage is boosted to the prescribed target value Vtarget in the active power down mode is configured to be longer than the period during which the boosted power supply voltage is boosted to the prescribed target target Vtarget in the active cycle mode. have.

이와 같이, 본 발명의 실시예에 따른 승압 전원 전압 감지 회로는 승압 전원 전압 감지 회로를 액티브 파워다운 모드에서 구동하는 것과 액티브 사이클 모드에서 구동하는 것을 구별하여 구성되어 있다. 따라서, 액티브 파워다운 모드에서 액티브 파워다운 모드용 감지 회로의 구동에 의해 승압 전원 전압의 레벨이 감지되고, 이에 따라 승압 전원 발생기에 의해서 승압 전원 전압의 레벨이 규정된 목표치를 유지하게 된다. 그러므로, 칩 회로의 동작이 액티브 사이클로 되돌아가는 경우에, 칩 회로 동작의 안전성을 유지하게 된다. 또한 액티브 파워다운 모드에서 구동되는 액티브 파워다운 모드용 감지 회로를 구성하고 있는 소자들의 턴 온 저항을 크게 하여, 액티브 파워다운 모드에서는 액티브 스탠바이 전류를 감소시킬 수 있게 된다.As described above, the boosted power supply voltage detection circuit according to the embodiment of the present invention is configured to distinguish between driving the boosted power supply voltage detection circuit in the active power down mode and driving in the active cycle mode. Therefore, in the active power-down mode, the level of the boosted power supply voltage is sensed by driving the sensing circuit for the active power-down mode, and accordingly, the level of the boosted power supply voltage is maintained by the boosted power generator. Therefore, when the operation of the chip circuit returns to the active cycle, the safety of the chip circuit operation is maintained. In addition, the turn-on resistance of the devices constituting the sensing circuit for the active power-down mode driven in the active power-down mode is increased, thereby reducing the active standby current in the active power-down mode.

도 4는 본 발명의 다른 실시예에 따른 승압 전원 발생기의 블럭도이다.4 is a block diagram of a boost power generator according to another embodiment of the present invention.

도 4를 참조하면, 본 발명의 다른 실시예에 따른 승압 전원 발생기는 액티브 사이클용 승압 전원 발생 회로(300), 액티브 파워다운 모드용 승압 전원 발생 회로(400), 및 스위칭부(500)를 구비한다.4, a booster power generator according to another embodiment of the present invention includes a booster power generator circuit 300 for an active cycle, a booster power generator circuit 400 for an active power down mode, and a switching unit 500. do.

액티브 사이클용 승압 전원 발생 회로(300)는 액티브 사이클 모드에서만 동작하며, 승압 전원 전압(VPP)을 입력하여 승압 전원 전압(VPP) 레벨을 감지하고 감지된 승압 전원 전압(VPP) 레벨에 따라 승압 전원 전압(VPP)을 승압시키거나 강압시키어 출력한다.The boosted power generation circuit 300 for the active cycle operates only in the active cycle mode, and inputs the boosted power supply voltage VPP to detect the boosted power supply voltage VPP level and increases the boosted power according to the detected boosted power supply voltage VPP level. The voltage VPP is boosted or stepped down and output.

액티브 사이클용 승압 전원 발생 회로(300)는 액티브 사이클용 승압 전원 전압 감지 회로(310), 액티브 사이클용 래치 수단(320), 액티브 사이클용 펄스 발생 회로(340), 및, 액티브 사이클용 펌핑 회로(360)를 구비한다.The active cycle boosted power generation circuit 300 includes an active cycle boosted power supply voltage sensing circuit 310, an active cycle latch means 320, an active cycle pulse generation circuit 340, and an active cycle pumping circuit ( 360).

액티브 사이클용 승압 전원 전압 감지 회로(310)는 도 2의 액티브 사이클용 승압 전원 전압 감지 회로(200)와 동일한 구조를 가진다. 액티브 사이클용 승압 전원 전압 감지 회로(310)는 클럭 인에이블 신호(PCKEBD)와 승압 제어 신호(PVPPDETE)에 의해서 제어된다. 즉 액티브 사이클용 승압 전원 전압 감지 회로(310)는 클럭 인에이블 신호(PCKEBD)에 의해서 액티브 사이클 모드에서만 동작한다. 또한 액티브 사이클용 승압 전원 전압 감지 회로(310)는 승압 제어 신호(PVPPDETE)에 의해서 경우에 따라 인에이블되거나 디스에이블된다. 액티브 사이클용 승압 전원 전압 감지 회로(310)는 승압 전원 전압(VPP)을 입력하여 승압 전원 전압(VPP) 레벨을 감지하고 승압 전원 전압(VPP)의 승압 여부를 결정하는 승압 신호(PVPPA)를 출력한다.The active cycle boosted power supply voltage sensing circuit 310 has the same structure as the active cycle boosted power supply voltage sensing circuit 200 of FIG. 2. The boost power supply voltage sensing circuit 310 for the active cycle is controlled by the clock enable signal PCKEBD and the boost control signal PVPPDETE. That is, the boost cycle voltage sensing circuit 310 for the active cycle operates only in the active cycle mode by the clock enable signal PCKEBD. In addition, the boost power supply voltage sensing circuit 310 for the active cycle is enabled or disabled in some cases by the boost control signal PVPPDETE. The boosted power supply voltage detection circuit 310 for an active cycle inputs the boosted power supply voltage VPP to detect the boosted power supply voltage VPP level and outputs a boosted signal PVPPA for determining whether the boosted power supply voltage VPP is boosted. do.

액티브 사이클용 래치 수단(320)은 승압 제어 신호(PVPPDETE)의 제어 하에, 액티브 사이클용 승압 전원 전압 감지 회로(310)로부터 출력되는 승압 신호(PVPPA)를 입력하여, 이를 일정 기간 래치한다. 이 때 래치되는 방식은 승압 제어 신호(PVPPDETE)를 일정 기간 지연시킨 다음, 승압 신호(PVPPA)를 지연된 승압 제어 신호(PVPPDETE)에 동기시켜 전달함으로서 이루어진다. 여기서, 지연되는 일정 기간은 액티브 사이클용 승압 전원 발생기(300)가 연결되어 있는 회로의 최악 조건(Worst Case)을 고려하여, 해당되는 워드 라인의 인에이블 시점에 맞추어서 액티브 사이클용 승압 전원 발생기(300)의 승압 전원 전압(VPP)을 발생시킬 수 있도록 하기 위한 것이다.Under the control of the boost control signal PVPPDETE, the active cycle latching unit 320 inputs the boost signal PVPPA output from the boost cycle power supply voltage sensing circuit 310 for the active cycle and latches it for a predetermined period of time. At this time, the latching method is performed by delaying the boost control signal PVPPDETE for a predetermined period and then transferring the boost signal PVPPA in synchronization with the delayed boost control signal PVPPDETE. Here, the delayed period of time is considered in the worst case of the circuit to which the active cycle booster power generator 300 is connected, and according to the enable time of the corresponding word line, the booster power generator 300 for the active cycle. It is to enable generation of a boosted power supply voltage VPP.

도 5는 본 발명의 다른 실시예에 따른 승압 전원 발생기에 있어서, 액티브 사이클용 래치 수단(320)의 로직도이다.5 is a logic diagram of an active cycle latch means 320 in a boost power generator according to another embodiment of the present invention.

도 5를 참조하면, 액티브 사이클용 래치 수단(320)은 승압 제어 신호 지연부(510)와 승압 신호 구동부(520)를 구비한다.Referring to FIG. 5, the latch unit 320 for an active cycle includes a boost control signal delay unit 510 and a boost signal driver 520.

승압 제어 신호 지연부(510)는 클럭 인에이블 신호(PCKEBD)에 의해서 제어되어 클럭 인에이블 신호(PCKEBD)가 하이('H')일 경우, 즉 칩 회로의 동작이 액티브 사이클 모드에 있을 경우에만 동작한다. 승압 제어 신호 지연부(510)는 다수의 인버터들로서 구성되어 있으며, 승압 제어 신호(PVPPDETE)를 입력하여 일정한 기간 지연시키어 승압 신호 구동부(520)에 입력한다.The boost control signal delay unit 510 is controlled by the clock enable signal PCKEBD so that the clock enable signal PCKEBD is high ('H'), that is, only when the operation of the chip circuit is in the active cycle mode. It works. The boost control signal delay unit 510 is configured as a plurality of inverters, and inputs the boost control signal PVPPDETE to the boost signal driver 520 by delaying a predetermined period of time.

승압 신호 구동부(520)는 승압 제어 신호 지연부(510)에서 일정한 기간 지연되어 출력되는 승압 제어 신호(PVPPDETE)를 입력하여 승압 제어 신호(PVPPDETE)가 액티브 하이('H') 레벨에 있을 경우에만 승압 신호(PVPPA)를 일정 시간동안 지연시키어 출력한다.The boost signal driver 520 inputs the boost control signal PVPPDETE, which is output by being delayed by the boost control signal delay unit 510 for a predetermined period of time, so that the boost control signal PVPPDETE is at an active high ('H') level. The boost signal PVPPA is delayed for a predetermined time and output.

액티브 사이클용 펄스 발생 회로(340)는 액티브 사이클용 래치 수단(320)으로부터 출력되는 승압 신호(PVPPA)를 입력하여, 승압 신호(PVPPA)에 따라 승압 전원 전압(VPP)을 승압시켜야 하는 경우에만 일정 주기를 가지는 펄스 신호(PAKF)를 발생시켜 출력한다. 여기서, 펄스 신호(PAKF)의 주기는 액티브 사이클용 펌핑 회로(360)에 의해서 승압 전원 전압(VPP)의 승압 동작에 필요한 시간이다.The active cycle pulse generation circuit 340 receives a boost signal PVPPA output from the latch cycle 320 for the active cycle and is constant only when the boost power supply voltage VPP is to be boosted according to the boost signal PVPPA. A pulse signal PAKF having a period is generated and output. Here, the period of the pulse signal PAKF is a time required for the step-up operation of the boosted power supply voltage VPP by the active cycle pumping circuit 360.

도 6은 본 발명의 다른 실시예에 따른 승압 전원 발생기에 있어서, 액티브 사이클용 펄스 발생 회로(340)의 로직도이다.6 is a logic diagram of an active cycle pulse generation circuit 340 in a boost power generator according to another embodiment of the present invention.

도 6을 참조하면, 액티브 사이클용 펄스 발생 회로(340)는, 액티브 사이클용 래치 수단(320)으로부터 출력되는 승압 신호(PVPPA)를 입력하여, 승압 신호(PVPPA)의 레벨이 승압 전원 전압(VPP)을 승압시키는 경우에만 일정 주기를 가지는 펄스 신호(PAKF)를 발생 시켜 출력한다.Referring to FIG. 6, the active cycle pulse generation circuit 340 inputs the boost signal PVPPA output from the latch unit 320 for active cycle, so that the level of the boost signal PVPPA is raised to the boost power supply voltage VPP. Only when boosting), pulse signal PAKF having a certain period is generated and output.

도 7은 도 6에 도시되어 있는 액티브 사이클용 펄스 발생 회로(340)의 동작을 설명하기 위하여 액티브 사이클용 펄스 발생 회로(340)의 입력 신호인 승압 신호(PVPPA)와 출력 신호인 펄스 신호(PAKF)의 타이밍도를 도시하고 있다. 여기서 펄스 신호(PAKF)의 펄스 주기는 주어진 회로 조건에서 승압 전원 전압(VPP)을 규정된 목표치(Vtarget)를 가지도록 승압시키는 데 소요되는 시간을 설정하기 위한 것이다.FIG. 7 illustrates a boost signal PVPPA, which is an input signal of the active cycle pulse generator 340, and a pulse signal PAKF, which is an output signal, to explain the operation of the active cycle pulse generator 340 shown in FIG. 6. ) Is a timing diagram. Here, the pulse period of the pulse signal PAKF is for setting a time taken to boost the boosted power supply voltage VPP to have a prescribed target Vtarget under a given circuit condition.

액티브 사이클용 펌핑 회로(360)는 액티브 사이클용 펄스 발생 회로(340)로부터 출력되는 펄스 신호(PAKF)를 입력하여 펄스 신호(PAKF)의 레벨에 따라 승압 전원 전압(VPP)을 승압시킨다.The active cycle pumping circuit 360 inputs a pulse signal PAKF output from the active cycle pulse generation circuit 340 to boost the boosted power supply voltage VPP according to the level of the pulse signal PAKF.

도 8은 본 발명의 다른 실시예에 따른 승압 전원 발생기에 있어서, 액티브 사이클용 펌핑 회로(360)의 로직도를 나타내고 있다.8 illustrates a logic diagram of an active cycle pumping circuit 360 in a boost power generator according to another embodiment of the present invention.

도 8을 참조하면, 액티브 사이클용 펌핑 회로(360)는 각각 지연회로(610), 펌핑 커패시터(620), 제 1 내지 제 2 NMOS 트랜지스터들(630,640)로써 구성되어 있다.Referring to FIG. 8, the active cycle pumping circuit 360 includes a delay circuit 610, a pumping capacitor 620, and first to second NMOS transistors 630 and 640, respectively.

액티브 사이클용 펌핑 회로(360)는, 액티브 사이클용 펄스 발생 회로(340)로부터 출력되는 일정 주기를 가지는 펄스 신호(PAKF)를 지연회로(610)의 입력단자로부터 입력하여 출력한다.The active cycle pumping circuit 360 inputs and outputs a pulse signal PAKF having a predetermined period output from the active cycle pulse generation circuit 340 from an input terminal of the delay circuit 610.

펌핑 커패시터(620)의 한 단자는 지연 회로(610)의 출력 단자에 연결되어 있고 다른 한 단자는 노드(N1)에 연결되어 있다. 펌핑 커패시터(620)는 지연 회로(610)와 노드(N1)의 신호들의 전압값들에 따라서 방전하거나 충전한다. 즉 예를 들면, 지연 회로(610)의 출력 단자의 전압 레벨이 노드(N1)의 전압 레벨 보다 높으면 지연 회로(610)의 출력 단자의 전하를 충전하여 노드(N1)의 전압 레벨을 상승시키고, 지연 회로(610)의 출력 단자의 전압 레벨이 노드(N1)의 전압 레벨 보다 낮으면 지연 회로(610)의 출력 단자의 전하를 방전하여 노드(N1)의 전압 레벨을 상승시키지 않는다.One terminal of the pumping capacitor 620 is connected to the output terminal of the delay circuit 610 and the other terminal is connected to the node N1. The pumping capacitor 620 discharges or charges according to the voltage values of the signals of the delay circuit 610 and the node N1. That is, for example, when the voltage level of the output terminal of the delay circuit 610 is higher than the voltage level of the node N1, the charge of the output terminal of the delay circuit 610 is charged to increase the voltage level of the node N1, When the voltage level of the output terminal of the delay circuit 610 is lower than the voltage level of the node N1, the charge of the output terminal of the delay circuit 610 is discharged so as not to increase the voltage level of the node N1.

제 1 NMOS 트랜지스터(630)는 드레인 단자가 전원 단자(VDD)에 연결되어 있고 이는 또한 게이트 단자에 접속되어 있으며, 소오스 단자는 노드(N1)에 연결되어 있다. 따라서 제 1 NMOS 트랜지스터(630)는 노드(N1)의 전위를 기본적으로 전원 단자(VDD)의 전압 레벨에서 제 1 NMOS 트랜지스터(630)의 문턱 전압만큼 강하된 전압값을 가지도록 한다.The first NMOS transistor 630 has a drain terminal connected to a power supply terminal VDD, which is also connected to a gate terminal, and a source terminal connected to a node N1. Accordingly, the first NMOS transistor 630 has a voltage value of which the potential of the node N1 is dropped by a threshold voltage of the first NMOS transistor 630 at a voltage level of the power supply terminal VDD.

제 2 NMOS 트랜지스터(640)는 드레인 단자가 노드(N1)에 연결되어 있고 이는 또한 게이트 단자에 접속되어 있으며, 소오스 단자로부터 승압 전압(VPP)을 출력한다. 따라서 제 2 NMOS 트랜지스터(640)는 노드(N1)의 전압 레벨에서 제 2 NMOS 트랜지스터(640)의 문턱 전압만큼 강하된 전압값을 가지는 승압 전압(VPP)을 출력한다.The second NMOS transistor 640 has a drain terminal connected to the node N1, which is also connected to the gate terminal, and outputs a boosted voltage VPP from the source terminal. Accordingly, the second NMOS transistor 640 outputs a boosted voltage VPP having a voltage value lowered by the threshold voltage of the second NMOS transistor 640 at the voltage level of the node N1.

도 9는 도 8에 있어서, 승압 제어 신호(PVPPDETE)에 동기되어 일정 시간 동안 래치된 승압 신호(PVPPA)를 입력하여 승압 신호(PVPPA)의 레벨이 승압 전원 전압(VPP)을 승압시키는 경우에만 액티브 사이클용 펄스 발생 회로(340)로부터 출력되는 일정 주기를 가지는 펄스 신호(PAKF)가 지연 회로(610)에 입력되었을 경우의 노드(N1)와 승압 전압(VPP) 신호들의 타이밍도를 나타내고 있다. 여기서 도시된 신호들의 전압 레벨 값은 전원 전압 레벨을 3V, 그리고 도 8의 제 1 내지 제 2 NMOS 트랜지스터들의 문턱 전압을 1V라고 가정하므로서 추정되는 수치들이다.9 is active only when the level of the boost signal PVPPA is boosted by boosting the power supply voltage VPP by inputting the boost signal PVPPA latched for a predetermined time in synchronization with the boost control signal PVPPDETE in FIG. 8. A timing diagram of the node N1 and the boosted voltage VPP signals when the pulse signal PAKF having a predetermined period output from the cycle pulse generation circuit 340 is input to the delay circuit 610 is shown. Here, the voltage level values of the signals are estimated by assuming that the power supply voltage level is 3V and the threshold voltages of the first to second NMOS transistors of FIG. 8 are 1V.

액티브 사이클용 펄스 발생 회로(340)로부터 출력되는 일정 주기를 가지는 펄스 신호(PAKF)는 3V의 전원 전압 레벨에 해당하는 전압 레벨을 가진다. 그리고 펄스 신호(PAKF)가 인가되기 전 까지 노드(N1)의 전압 레벨은 전원 단자(VDD)의 전압 레벨에서 제 1 NMOS트랜지스터(630)의 문턱 전압만큼 강하된 2V의 전압값을 가진다. 따라서 지연 회로(610)에 입력된 펄스 신호(PAKF)의 전압 레벨이 노드(N1)의 전압 레벨보다 높으므로 펌핑 커패시터(620)는 지연 회로(610)의 출력 단자의 전하를 충전하여 노드(N1)의 전압 레벨을 5V로 상승시킨다. 노드(N1)의 전압 레벨은 제 2 NMOS 트랜지스터(640)를 통하여 제 2 NMOS 트랜지스터(640)의 문턱 전압만큼 강하되어 4V의 전압 레벨을 가지는 승압 전원 전압(VPP)을 출력한다.The pulse signal PAKF having a predetermined period output from the active cycle pulse generation circuit 340 has a voltage level corresponding to a power supply voltage level of 3V. The voltage level of the node N1 until the pulse signal PAKF is applied has a voltage value of 2V lowered by the threshold voltage of the first NMOS transistor 630 at the voltage level of the power supply terminal VDD. Therefore, since the voltage level of the pulse signal PAKF input to the delay circuit 610 is higher than the voltage level of the node N1, the pumping capacitor 620 charges the charge of the output terminal of the delay circuit 610 so that the node N1. Increase the voltage level to 5V. The voltage level of the node N1 is lowered by the threshold voltage of the second NMOS transistor 640 through the second NMOS transistor 640 to output a boosted power supply voltage VPP having a voltage level of 4V.

만약에 여기서, 액티브 사이클용 승압 전원 전압 감지 회로(300)에서 감지된 승압 전원 전압(VPP)이 규정된 목표치(Vtarget)보다 높은 경우에는 액티브 사이클용 승압 전원 전압 감지 회로(300)로부터 로우('L') 레벨의 승압 신호(PVPPA)가 발생하게 된다. 로우('L') 레벨의 승압 신호(PVPPA)는 도 5의 액티브 사이클용 래치 수단(320)을 거치고 도 6의 액티브 사이클용 펄스 발생 회로(340)를 통과하여 액티브 사이클용 펄스 발생 회로(340)의 출력 단자로부터 로우('L') 레벨의 펄스 신호(PAKF)를 발생한다. 따라서 로우('L') 레벨의 펄스 신호(PAKF)가 도 8의 지연 회로(610)에 입력된다. 지연 회로(610)에 입력되는 펄스 신호(PAKF)의 레벨이 노드(N1)의 전압 레벨보다 낮으므로 펌핑 커패시터(620)는 노드(N1)의 전하를 방전시키어 노드(N1)의 전위를 낮추게되므로 제 2 NMOS 트랜지스터(640)를 턴 오프 시키어 승압 전원 전압(VPP)의 전위를 그대로 유지시킨다.If the boosted power supply voltage VPP sensed by the active cycle boosted power supply voltage detection circuit 300 is higher than a prescribed target value Vtarget, the low value of the active cycle boosted power supply voltage detection circuit 300 is lower than '('). L ') level boost signal PVPPA is generated. The step-up signal PVPPA having a low ('L') level passes through the latch means 320 for the active cycle of FIG. 5 and passes through the pulse generator circuit 340 for the active cycle of FIG. 6 to generate an active cycle pulse generator 340. Generates a low ('L') level pulse signal PAKF. Therefore, the pulse signal PAKF of the low level 'L' level is input to the delay circuit 610 of FIG. 8. Since the level of the pulse signal PAKF input to the delay circuit 610 is lower than the voltage level of the node N1, the pumping capacitor 620 discharges the charge of the node N1 to lower the potential of the node N1. The second NMOS transistor 640 is turned off to maintain the potential of the boosted power supply voltage VPP.

액티브 파워다운 모드용 승압 전원 발생 회로(400)는 액티브 파워다운 모드에서만 동작하며, 승압 전원 전압(VPP)을 입력하여 승압 전원 전압(VPP) 레벨을 감지하고 감지된 승압 전원 전압(VPP) 레벨에 따라 승압 전원 전압(VPP)을 승압시키어 출력한다.The boosted power generation circuit 400 for the active power-down mode operates only in the active power-down mode, and inputs the boosted power supply voltage VPP to detect the boosted power supply voltage VPP level and to the detected boosted power supply voltage VPP level. Accordingly, the boosted power supply voltage VPP is boosted and output.

액티브 파워다운 모드용 승압 전원 발생 회로(400)는 액티브 파워다운 모드용 승압 전원 전압 감지 회로(410), 액티브 파워다운 모드용 래치 수단(420), 액티브 파워다운 모드용 펄스 발생 회로(440), 및, 액티브 파워다운 모드용 펌핑 회로(460)를 구비한다.The boosted power generation circuit 400 for the active power down mode includes the boosted power supply voltage sensing circuit 410 for the active power down mode, the latch means 420 for the active power down mode, the pulse generation circuit 440 for the active power down mode, And a pumping circuit 460 for the active power down mode.

액티브 파워다운 모드용 승압 전원 전압 감지 회로(410)는 도 2에 도시되어 있는 액티브 파워다운 모드용 승압 전원 전압 감지 회로(240)와 동일한 구성을 가진다. 따라서, 액티브 파워다운 모드용 승압 전원 전압 감지 회로(410)는 클럭 인에이블 신호(PCKEBD)와 승압 제어 신호(PVPPDETE)에 의해서 제어된다. 즉, 액티브 파워다운 모드용 승압 전원 전압 감지 회로(410)는 클럭 인에이블 신호(PCKEBD)에 의해서 액티브 파워다운 모드에서만 동작한다. 또한 액티브 파워다운 모드용 승압 전원 전압 감지 회로(410)는 승압 제어 신호(PVPPDETE)에 의해서 경우에 따라 인에이블되거나 디스에이블된다. 액티브 파워다운 모드용 승압 전원 전압 감지 회로(410)는 승압 전원 전압(VPP)을 입력하여 승압 전원 전압(VPP) 레벨을 감지하고 승압 전원 전압(VPP)의 승압 여부를 결정하는 승압 신호(PVPPA)를 출력한다.The boosted power supply voltage detection circuit 410 for the active power down mode has the same configuration as the boosted power supply voltage detection circuit 240 for the active power down mode shown in FIG. 2. Accordingly, the boosted power supply voltage sensing circuit 410 for the active power down mode is controlled by the clock enable signal PCKEBD and the boost control signal PVPPDETE. That is, the boosted power supply voltage sensing circuit 410 for the active power down mode operates only in the active power down mode by the clock enable signal PCKEBD. In addition, the boost power supply voltage sensing circuit 410 for the active power down mode is enabled or disabled in some cases by the boost control signal PVPPDETE. The boosted power supply voltage detection circuit 410 for the active power-down mode inputs the boosted power supply voltage VPP to sense the boosted power supply voltage VPP level and determines whether the boosted power supply voltage VPP is boosted. Outputs

액티브 파워다운 모드용 래치 수단(420)은 도 5의 액티브 사이클용 래치 수단(320)과 유사한 구성을 가진다. 그러나, 액티브 파워다운 모드용 래치 수단(420)은 클럭 인에이블 신호(PCKEBD)에 의해서 칩 회로의 동작이 액티브 파워다운 모드에서만 동작되어 진다. 액티브 파워다운 모드용 래치 수단(420)은 액티브 승압 제어 신호(PVPPDETE)의 제어 하에, 액티브 파워다운 모드용 승압 전원 전압 감지 회로(410)로부터 출력되는 승압 신호(PVPPA)를 입력하여, 이를 일정 기간 래치한다. 이 때 래치되는 방식은 승압 제어 신호(PVPPDETE)를 일정 기간 지연시킨 다음, 승압 신호(PVPPA)를 지연된 승압 제어 신호(PVPPDETE)에 동기시켜 전달함으로서 이루어진다. 여기서, 지연되는 일정 기간은 액티브 파워다운 모드용 승압 전원 발생기(400)가 연결되어 있는 회로의 최악 조건(Worst Case)을 고려하여, 해당되는 워드 라인의 인에이블 시점에 맞추어서 액티브 파워다운 모드용 승압 전원 발생기(400)의 승압 전원 전압(VPP)을 발생시킬 수 있도록 하기 위한 것이다.The latch means 420 for the active power down mode has a configuration similar to the latch means 320 for the active cycle of FIG. 5. However, the latch means 420 for the active power down mode is operated only in the active power down mode by the clock enable signal PCKEBD. Under the control of the active boost control signal PVPPDETE, the latch means 420 for the active power down mode inputs the boost signal PVPPA output from the boosted power supply voltage sensing circuit 410 for a predetermined period of time. Latch. At this time, the latching method is performed by delaying the boost control signal PVPPDETE for a predetermined period and then transferring the boost signal PVPPA in synchronization with the delayed boost control signal PVPPDETE. Here, the delayed period of time, taking into account the worst case of the circuit to which the booster power generator 400 for the active power down mode is connected, boosts the active power down mode in accordance with the enable time of the corresponding word line. In order to generate a boosted power supply voltage VPP of the power generator 400.

액티브 파워다운 모드용 펄스 발생 회로(440)는 도 6의 액티브 사이클용 펄스 발생 회로(340)와 유사한 구성을 가진다. 액티브 파워다운 모드용 래치 수단(420)으로부터 출력되는 승압 신호(PVPPA)를 입력하여, 승압 신호(PVPPA)에 따라 승압 전원 전압(VPP)을 승압시켜야 하는 경우에만 일정 주기를 가지는 펄스 신호(PAKF)를 발생시켜 출력한다. 여기서, 펄스 신호(PAKF)의 주기는 액티브 파워다운 모드용 펌핑 회로(360)에 의해서 승압 전원 전압(VPP)의 승압 동작에 필요한 시간이다.The pulse generation circuit 440 for the active power down mode has a configuration similar to the pulse generation circuit 340 for the active cycle of FIG. 6. The pulse signal PAKF having a predetermined period only when the boost signal PVPPA output from the latch means 420 for the active power-down mode is input to boost the boosted power supply voltage VPP according to the boost signal PVPPA. Generate and print Here, the period of the pulse signal PAKF is a time required for the step-up operation of the boosted power supply voltage VPP by the pumping circuit 360 for the active power-down mode.

액티브 파워다운 모드용 펌핑 회로(460)는 도 8의 액티브 사이클용 펌핑 회로(360)와 유사한 구성을 가진다. 액티브 파워다운 모드용 펌핑 회로(460)는 액티브 파워다운 모드용 펄스 발생 회로(440)로부터 출력되는 펄스 신호(PAKF)를 입력하여 펄스 신호(PAKF)의 레벨에 따라 승압 전원 전압(VPP)을 승압시키거나 강압시킨다.The pumping circuit 460 for the active power down mode has a configuration similar to the pumping circuit 360 for the active cycle of FIG. 8. The pumping circuit 460 for the active power-down mode inputs a pulse signal PAKF output from the pulse generator circuit 440 for the active power-down mode to boost the boosted power supply voltage VPP according to the level of the pulse signal PAKF. Or step down.

스위칭부(500)는 액티브 사이클 모드에서는 액티브 사이클용 승압 전원 발생 회로(300)로부터 출력되는 승압 전원 전압(VPP)을 출력하고, 액티브 파워다운 모드에서는 액티브 파워다운 모드용 승압 전원 발생 회로(400)로부터 출력되는 승압 전원 전압(VPP)을 출력한다.The switching unit 500 outputs the boosted power supply voltage VPP output from the boosted power generation circuit 300 for the active cycle in the active cycle mode, and the boosted power generation circuit 400 for the active power down mode in the active power down mode. The boosted power supply voltage VPP is output from the controller.

액티브 파워다운 모드에서는 오랜 시간 동안 사실상의 칩 회로의 동작이 중단되어 있으므로, 액티브 파워다운 모드용 승압 전원 발생 회로(300)가 액티브 사이클용 승압 전원 발생 회로(400)와 같이 신속하게 동작할 필요가 없다. 따라서, 액티브 파워다운 모드용 승압 전원 발생 회로(400)를 구성하고 있는 소자들의 턴 온 저항을 액티브 사이클용 승압 전원 발생 회로(300)를 구성하고 있는 소자들의 턴 온 저항보다 훨씬 크게 구성할 수 있다. 그러므로, 액티브 파워다운 모드에서 액티브 파워다운 모드용 승압 전원 발생 회로(400)에서 발생되는 액티브 스탠바이(Standby) 전류를 크게 감소시킬 수 있다. 따라서, 누설 전류에 의해서 승압 전원 전압(VPP)의 레벨이 강하되는 현상을 방지할 수 있게 된다.In the active power-down mode, since the operation of the virtual chip circuit is stopped for a long time, the boosted power generation circuit 300 for the active power down mode needs to operate as quickly as the boosted power generation circuit 400 for the active cycle. none. Therefore, the turn-on resistance of the elements constituting the boosted power generation circuit 400 for the active power down mode can be configured to be much larger than the turn-on resistance of the elements constituting the boosted power generation circuit 300 for the active cycle. . Therefore, the active standby current generated in the boosted power generation circuit 400 for the active power down mode in the active power down mode can be greatly reduced. Therefore, the phenomenon that the level of the boosted power supply voltage VPP drops due to the leakage current can be prevented.

이와 같이, 본 발명의 다른 실시예에 따른 승압 전원 발생기는 승압 전원 발생 회로를 액티브 파워다운 모드에서 구동하는 것과 액티브 사이클 모드에서 구동하는 것 구별되어 구성되어 있다. 따라서, 액티브 파워다운 모드에서 액티브 파워다운 모드용 감지 회로의 구동에 의해 승압 전원 전압의 레벨이 감지되고, 이에 따라 액티브 파워다운 모드용 승압 전원 발생기에 의해서 승압 전원 전압의 레벨이 규정된 목표치를 유지하게 된다. 그러므로, 칩 회로의 동작이 액티브 사이클로 되돌아가는 경우에, 칩 회로 동작의 안전성을 유지하게 된다. 또한 액티브 파워다운 모드에서 구동되는 액티브 파워다운 모드용 승압 전원 발생 회로를 구성하고 있는 소자들의 턴 온 저항을 크게 하여, 액티브 파워다운 모드에서는 액티브 스탠바이 전류를 감소시킬 수 있게 된다.As described above, the boosted power generator according to another embodiment of the present invention is configured to distinguish between driving the boosted power generation circuit in the active power down mode and driving in the active cycle mode. Therefore, in the active power-down mode, the level of the boosted power supply voltage is sensed by driving the sensing circuit for the active power-down mode, and accordingly, the level of the boosted power supply voltage is maintained by the boosted power generator for the active power-down mode. Done. Therefore, when the operation of the chip circuit returns to the active cycle, the safety of the chip circuit operation is maintained. In addition, the turn-on resistance of the devices constituting the boost power generation circuit for the active power-down mode driven in the active power-down mode is increased, thereby reducing the active standby current in the active power-down mode.

도 10은 본 발명의 또 다른 실시예에 따른 승압 전원 발생기의 블록도이다.10 is a block diagram of a boost power generator according to another embodiment of the present invention.

도 10을 참조하면, 본 발명의 또 다른 실시예에 따른 승압 전원 발생기는 액티브 사이클용 감지 회로(700), 액티브 파워다운 모드용 감지 회로(720), 스위칭부(740), 래치 수단(740), 펄스 발생 회로(780), 및 펌핑 회로(800)를 구비한다.Referring to FIG. 10, a booster power generator according to another exemplary embodiment of the present invention may include a sensing circuit 700 for an active cycle, a sensing circuit 720 for an active power down mode, a switching unit 740, and a latching means 740. , A pulse generator circuit 780, and a pumping circuit 800.

액티브 사이클용 감지 회로(700)는 도 2의 액티브 사이클용 승압 전원 전압 감지 회로(200)와 동일한 구조를 가진다. 액티브 사이클용 승압 전원 전압 감지 회로(310)는 클럭 인에이블 신호(PCKEBD)와 승압 제어 신호(PVPPDETE)에 의해서 제어된다. 즉 액티브 사이클용 감지 회로(700)는 클럭 인에이블 신호(PCKEBD)에 의해서 액티브 사이클 모드에서만 동작한다. 또한 액티브 사이클용 승압 전원 전압 감지 회로(310)는 승압 제어 신호(PVPPDETE)에 의해서 경우에 따라 인에이블되거나 디스에이블된다. 액티브 사이클용 승압 전원 전압 감지 회로(310)는 승압 전원 전압(VPP)을 입력하여 승압 전원 전압(VPP) 레벨을 감지하고 승압 전원 전압(VPP)의 승압 여부를 결정하는 승압 신호(PVPPA)를 출력한다.The active cycle sensing circuit 700 has the same structure as the active cycle boosted power supply voltage sensing circuit 200 of FIG. 2. The boost power supply voltage sensing circuit 310 for the active cycle is controlled by the clock enable signal PCKEBD and the boost control signal PVPPDETE. That is, the active cycle detection circuit 700 operates only in the active cycle mode by the clock enable signal PCKEBD. In addition, the boost power supply voltage sensing circuit 310 for the active cycle is enabled or disabled in some cases by the boost control signal PVPPDETE. The boosted power supply voltage detection circuit 310 for an active cycle inputs the boosted power supply voltage VPP to detect the boosted power supply voltage VPP level and outputs a boosted signal PVPPA for determining whether the boosted power supply voltage VPP is boosted. do.

액티브 파워다운 모드용 감지 회로(720)는 도 2에 도시되어 있는 액티브 파워다운 모드용 승압 전원 전압 감지 회로(240)와 동일한 구성을 가진다. 따라서, 액티브 파워다운 모드용 감지 회로(720)는 클럭 인에이블 신호(PCKEBD)와 승압 제어 신호(PVPPDETE)에 의해서 제어된다. 즉, 액티브 파워다운 모드용 감지 회로(720)는 클럭 인에이블 신호(PCKEBD)에 의해서 액티브 파워다운 모드에서만 동작한다. 또한 액티브 파워다운 모드용 감지 회로(720)는 승압 제어 신호(PVPPDETE)에 의해서 경우에 따라 인에이블되거나 디스에이블된다. 액티브 파워다운 모드용 감지 회로(720)는 승압 전원 전압(VPP)을 입력하여 승압 전원 전압(VPP) 레벨을 감지하고 승압 전원 전압(VPP)의 승압 여부를 결정하는 승압 신호(PVPPA)를 출력한다.The sensing circuit 720 for the active power down mode has the same configuration as the boosted power supply voltage sensing circuit 240 for the active power down mode shown in FIG. 2. Accordingly, the sensing circuit 720 for the active power down mode is controlled by the clock enable signal PCKEBD and the boost control signal PVPPDETE. That is, the sensing circuit 720 for the active power down mode operates only in the active power down mode by the clock enable signal PCKEBD. In addition, the sensing circuit 720 for the active power-down mode is enabled or disabled in some cases by the boost control signal PVPPDETE. The sensing circuit 720 for the active power down mode inputs the boosted power supply voltage VPP to detect the boosted power supply voltage VPP level and outputs a boosted signal PVPPA for determining whether the boosted power supply voltage VPP is boosted. .

스위칭부(740)는 액티브 사이클 모드에서는 액티브 사이클용 감지 회로(700)로부터 출력되는 승압 신호(PVPPA)를 출력하고, 액티브 파워다운 모드에서는 액티브 파워다운 모드용 감지 회로(720)로부터 출력되는 승압 신호(PVPPA)를 출력한다.The switching unit 740 outputs the boost signal PVPPA output from the active cycle sensing circuit 700 in the active cycle mode, and the boost signal output from the sensing circuit 720 for the active power down mode in the active power down mode. Outputs (PVPPA).

래치 수단(760)은 도 5의 액티브 사이클용 래치 수단(320)과 유사한 구성을 가진다. 래치 수단(760)은 승압 제어 신호(PVPPDETE)의 제어 하에, 스위칭부(740)로부터 출력되는 승압 신호(PVPPA)를 입력하여, 이를 일정 기간 래치한다. 이 때 래치되는 방식은 승압 제어 신호(PVPPDETE)를 일정 기간 지연시킨 다음, 승압 신호(PVPPA)를 지연된 승압 제어 신호(PVPPDETE)에 동기시켜 전달함으로서 이루어진다. 여기서, 지연되는 일정 기간은 승압 전원 발생기가 연결되어 있는 회로의 최악 조건(Worst Case)을 고려하여, 해당되는 워드 라인의 인에이블 시점에 맞추어서 승압 전원 발생기의 승압 전원 전압(VPP)을 발생시킬 수 있도록 하기 위한 것이다.The latch means 760 has a configuration similar to the latch means 320 for the active cycle of FIG. 5. The latch unit 760 receives the boost signal PVPPA output from the switching unit 740 under the control of the boost control signal PVPPDETE and latches it for a predetermined period of time. At this time, the latching method is performed by delaying the boost control signal PVPPDETE for a predetermined period and then transferring the boost signal PVPPA in synchronization with the delayed boost control signal PVPPDETE. Here, the delayed period of time may generate the boosted power supply voltage VPP of the boosted power generator in accordance with the worst case of the circuit to which the boosted power generator is connected, in accordance with the enable time of the corresponding word line. It is to ensure that.

펄스 발생 회로(780)는 도 6의 액티브 사이클용 펄스 발생 회로(340)와 유사한 구성을 가진다. 래치 수단(760)으로부터 출력되는 승압 신호(PVPPA)를 입력하여, 승압 신호(PVPPA)에 따라 승압 전원 전압(VPP)을 승압시켜야 하는 경우에만 일정 주기를 가지는 펄스 신호(PAKF)를 발생시켜 출력한다. 여기서, 펄스 신호(PAKF)의 주기는 펌핑 회로(800)에 의해서 승압 전원 전압(VPP)의 승압 동작에 필요한 시간이다.The pulse generating circuit 780 has a configuration similar to that of the active cycle pulse generating circuit 340 of FIG. 6. The boost signal PVPPA output from the latch unit 760 is input to generate and output a pulse signal PAKF having a predetermined period only when the boost power supply voltage VPP is to be boosted according to the boost signal PVPPA. . Here, the period of the pulse signal PAKF is a time required for the step-up operation of the boosted power supply voltage VPP by the pumping circuit 800.

펌핑 회로(800)는 도 8의 액티브 사이클용 펌핑 회로(360)와 유사한 구성을 가진다. 펌핑 회로(800)는 펄스 발생 회로(780)로부터 출력되는 펄스 신호(PAKF)를 입력하여 펄스 신호(PAKF)의 레벨에 따라 승압 전원 전압(VPP)을 승압시킨다.The pumping circuit 800 has a configuration similar to the pumping circuit 360 for the active cycle of FIG. 8. The pumping circuit 800 inputs a pulse signal PAKF output from the pulse generator circuit 780 to boost the boosted power supply voltage VPP according to the level of the pulse signal PAKF.

액티브 파워다운 모드에서는 오랜 시간 동안 사실상의 칩 회로의 동작이 중단되어 있으므로, 액티브 파워다운 모드용 감지 회로(700)가 액티브 사이클용 감지 회로(720)와 같이 신속하게 동작할 필요가 없다. 따라서, 액티브 파워다운 모드용 감지 회로(700)를 구성하고 있는 소자들의 턴 온 저항을 액티브 사이클용 감지 회로(720)를 구성하고 있는 소자들의 턴 온 저항보다 훨씬 크게 구성할 수 있다. 그러므로, 액티브 파워다운 모드에서 액티브 파워다운 모드용 감지 회로(700)에서 발생되는 액티브 스탠바이(Standby) 전류를 크게 감소시킬 수 있다. 따라서, 누설 전류에 의해서 승압 전원 전압(VPP)의 레벨이 강하되는 현상을 방지할 수 있게 된다.In the active power-down mode, since the operation of the virtual chip circuit is stopped for a long time, the sensing circuit 700 for the active power-down mode does not need to operate as quickly as the sensing circuit 720 for the active cycle. Therefore, the turn-on resistance of the elements constituting the sensing circuit 700 for the active power down mode may be configured to be much larger than the turn-on resistance of the elements constituting the sensing circuit 720 for the active cycle. Therefore, the active standby current generated in the sensing circuit 700 for the active power down mode in the active power down mode can be greatly reduced. Therefore, the phenomenon that the level of the boosted power supply voltage VPP drops due to the leakage current can be prevented.

이와 같이, 본 발명의 또 다른 실시예에 따른 승압 전원 발생기는 승압 전원 감지 회로를 액티브 파워다운 모드에서 구동하는 것과 액티브 사이클 모드에서 구동하는 것이 구별되어 구성되어 있다. 따라서, 액티브 파워다운 모드에서 액티브 파워다운 모드용 감지 회로의 구동에 의해 승압 전원 전압의 레벨이 감지되고, 이에 따라 승압 전원 발생기에 의해서 승압 전원 전압의 레벨이 규정된 목표치를 유지하게 된다. 그러므로, 칩 회로의 동작이 액티브 사이클로 되돌아가는 경우에, 칩 회로 동작의 안전성을 유지하게 된다. 또한 액티브 파워다운 모드에서 구동되는 액티브 파워다운 모드용 감지 회로를 구성하고 있는 소자들의 턴 온 저항을 크게 하여, 액티브 파워다운 모드에서는 액티브 스탠바이 전류를 감소시킬 수 있게 된다.As described above, the boosted power generator according to another embodiment of the present invention is configured to distinguish between driving the boosted power detection circuit in the active power down mode and driving in the active cycle mode. Therefore, in the active power-down mode, the level of the boosted power supply voltage is sensed by driving the sensing circuit for the active power-down mode, and accordingly, the level of the boosted power supply voltage is maintained by the boosted power generator. Therefore, when the operation of the chip circuit returns to the active cycle, the safety of the chip circuit operation is maintained. In addition, the turn-on resistance of the devices constituting the sensing circuit for the active power-down mode driven in the active power-down mode is increased, thereby reducing the active standby current in the active power-down mode.

본 발명은 액티브 파워다운 모드에서 동작하는 액티브 파워다운 모드용 승압 전원 전압 감지 회로를 액티브 사이클에서 동작하는 액티브 사이클용 승압 전원 전압 감지 회로와 구별하여 구성하였다. 따라서, 액티브 파워다운 모드에서도 항상 일정한 승압 전원 전압을 유지할 수 있다. 또한 액티브 파워다운 모드용 승압 전원 전압 감지 회로의 동작 속도에 적합하게 액티브 파워다운 모드용 승압 전원 전압 감지 회로를 구성하는 소자들의 턴 온 저항을 크게 하여, 액티브 스탠바이 전류를 감소시킬 수 있어 소비 전력이 감소되는 효과를 가진다.The present invention distinguishes the boosted power supply voltage sensing circuit for the active power down mode operating in the active power down mode from the boosted power supply voltage sensing circuit for the active cycle operating in the active cycle. Therefore, it is possible to maintain a constant boosted power supply voltage at all times even in the active power-down mode. In addition, the turn-on resistance of the elements constituting the boost power supply voltage detection circuit for the active power down mode is increased to suit the operation speed of the boost power supply voltage detection circuit for the active power down mode, thereby reducing the active standby current. Has a reduced effect.

Claims (7)

액티브 사이클 모드와 액티브 파워다운 모드를 가지는 동기식 반도체 메모리 장치에 있어서,A synchronous semiconductor memory device having an active cycle mode and an active power down mode, 클럭 인에이블 신호의 제어에 의해서 상기 액티브 사이클 모드에서만 동작하고, 액티브 사이클 승압 전원 전압을 감지하여 승압 여부를 결정하는 액티브 사이클 승압 신호를 발생시키는 액티브 사이클용 승압 전원 전압 감지 회로;An active cycle boosted power supply voltage sensing circuit that operates only in the active cycle mode by controlling a clock enable signal, and generates an active cycle boosted signal that detects an active cycle boosted power supply voltage and determines whether to step up; 상기 클럭 인에이블 신호의 제어에 의해서 상기 액티브 파워다운 모드에서만 동작하고, 상기 액티브 파워다운 승압 전원 전압을 감지하여 승압 여부를 결정하는 파워다운 승압 신호를 발생시키는 액티브 파워다운 모드용 승압 전원 전압 감지 회로; 및A booster power supply voltage sensing circuit for an active power-down mode that operates only in the active power-down mode under control of the clock enable signal and generates a power-down boost signal that detects the active power-down booster voltage and determines whether to boost the power. ; And 상기 클럭 인에이블 신호의 제어에 의해서 상기 액티브 사이클 모드에서는 상기 액티브 사이클 승압 신호를 선택하여 출력하고, 상기 액티브 파워다운 모드에서는 상기 액티브 파워다운 승압 신호를 선택하여 출력하는 스위칭부를 구비하는 것을 특징으로 하는 승압 전원 전압 감지 회로.And a switching unit configured to select and output the active cycle boost signal in the active cycle mode by controlling the clock enable signal, and to select and output the active power down boost signal in the active power down mode. Step-up power supply voltage sensing circuit. 제 1 항에 있어서, 상기 액티브 파워다운 모드용 승압 전원 전압 감지 회로는 상기 액티브 사이클용 승압 전원 전압 감지 회로보다 느리게 동작할 수 있으므로, 상기 액티브 파워다운 모드에서의 전력 소모를 감소시키기 위하여 상기 액티브 파워다운 모드용 승압 전원 전압 감지 회로는 턴 온 저항이 큰 소자들로써 구성되는 것을 특징으로 하는 승압 전원 전압 감지 회로.The active power down mode booster power supply voltage sensing circuit may be operated slower than the active cycle booster power supply voltage sensing circuit, so that the active power down mode may reduce power consumption in the active power down mode. The booster power supply voltage sensing circuit for the down mode is constituted by devices having a large turn-on resistance. 제 1 항에 있어서, 상기 액티브 사이클용 승압 전원 전압 감지 회로는,The booster voltage detection circuit for active cycles according to claim 1, 상기 클럭 인에이블 신호의 제어에 의해서 액티브 사이클 모드에서만 동작하고, 액티브 사이클 승압 전원 전압을 입력하여 상기 액티브 사이클 승압 전원 전압의 레벨이 규정된 목표치보다 낮은 경우에 로우 레벨의 신호를 출력하는 레벨 검출기;A level detector operating only in an active cycle mode by controlling the clock enable signal and inputting an active cycle boosted power supply voltage to output a low level signal when the level of the active cycle boosted power supply voltage is lower than a prescribed target value; 상기 레벨 검출기의 출력을 인버팅하는 인버터; 및An inverter for inverting the output of the level detector; And 상기 인버터의 출력을 구동하여 출력하는 구동부를 구비하는 것을 특징으로 하는 승압 전원 전압 감지 회로.And a driving unit for driving and outputting the output of the inverter. 제 1 항에 있어서, 상기 액티브 파워 다운용 승압 전원 전압 감지 회로는,The booster voltage detection circuit for active power down according to claim 1, 상기 클럭 인에이블 신호의 제어에 의해서 액티브 파워다운 모드에서만 동작하고, 액티브 파워다운 승압 전원 전압을 입력하여 상기 액티브 파워다운 승압 전원 전압의 레벨이 규정된 목표치보다 낮은 경우에 로우 레벨의 신호를 출력하는 레벨 검출기;By operating the clock enable signal, the controller operates only in an active power-down mode, and inputs an active power-down boosted power supply voltage to output a low level signal when the level of the active power-down boosted power supply voltage is lower than a prescribed target value. Level detector; 상기 레벨 검출기의 출력을 인버팅하는 인버터; 및An inverter for inverting the output of the level detector; And 상기 인버터의 출력을 구동하여 출력하는 구동부를 구비하는 것을 특징으로 하는 승압 전원 전압 감지 회로.And a driving unit for driving and outputting the output of the inverter. 제 1 항에 있어서, 상기 스위칭 수단은,The method of claim 1, wherein the switching means, 상기 클럭 인에이블 신호의 제어에 의해서 상기 액티브 사이클 모드에서만 턴 온 되어, 액티브 사이클용 승압 전원 전압 감지 회로의 출력을 출력 단자로 전송하는 제 1 전송 게이트, 및A first transfer gate that is turned on only in the active cycle mode by controlling the clock enable signal, and transmits an output of an active cycle boosted power supply voltage sensing circuit to an output terminal, and 상기 클럭 인에이블 신호의 제어에 의해서 상기 액티브 파워다운 모드에서만 턴 온 되어, 액티브 파워다운 모드용 승압 전원 전압 감지 회로의 출력을 출력 단자로 전송하는 제 2 전송 게이트를 구비하는 것을 특징으로 하는 승압 전원 전압 감지 회로.And a second transmission gate which is turned on only in the active power-down mode by controlling the clock enable signal and transmits an output of the boost power-supply voltage sensing circuit for the active power-down mode to an output terminal. Voltage sensing circuit. 액티브 사이클 모드와 액티브 파워다운 모드를 가지는 동기식 반도체 메모리 장치에 있어서,A synchronous semiconductor memory device having an active cycle mode and an active power down mode, 상기 액티브 사이클 모드에서만 동작하며, 승압 전원 전압을 입력하여 액티브 사이클 승압 전원 전압 레벨을 감지하고 감지된 액티브 사이클 승압 전원 전압 레벨에 따라 액티브 사이클 승압 전원 전압을 승압시키어 출력하는 액티브 사이클용 승압 전원 발생 회로;.An active cycle boosting power generation circuit which operates only in the active cycle mode and inputs a boosting power voltage to sense an active cycle boosting power supply voltage level and boosts and outputs an active cycle boosting power supply voltage according to the detected active cycle boosting power supply voltage level. ;. 상기 액티브 파워다운 모드에서만 동작하며, 액티브 파워다운 승압 전원 전압을 입력하여 액티브 파워다운 승압 전원 전압 레벨을 감지하고 감지된 액티브 파워다운 승압 전원 전압 레벨에 따라 액티브 파워다운 승압 전원 전압을 승압시키어 출력하는 액티브 파워다운 모드용 승압 전원 발생 회로; 및It operates only in the active power down mode, and inputs an active power down boosted power supply voltage to detect an active power down boosted power supply voltage level and boosts and outputs an active power down boosted power supply voltage according to the detected active power down boosted power supply voltage level. Step-up power generation circuit for active power-down mode; And 상기 액티브 사이클 모드에서는 상기 액티브 사이클용 승압 전원 발생 회로로부터 출력되는 액티브 사이클 승압 전원 전압을 출력하고, 상기 액티브 파워다운 모드에서는 상기 액티브 파워다운 모드용 승압 전원 발생 회로로부터 출력되는 액티브 파워다운 승압 전원 전압을 출력하는 스위칭부를 구비하고,An active cycle boosted power supply voltage output from the active cycle boosted power generation circuit in the active cycle mode, and an active power down boosted power supply voltage output from the boosted power generation circuit for active power down mode in the active power down mode It has a switching unit for outputting 상기 액티브 사이클용 승압 전원 발생 회로는The boost power generation circuit for the active cycle 클럭 인에이블 신호의 제어에 의해서 상기 액티브 사이클 모드에서만 동작하고, 액티브 사이클 승압 전원 전압을 감지하여 승압 여부를 결정하는 액티브 사이클 승압 신호를 발생시키는 액티브 사이클용 감지 회로;An active cycle sensing circuit that operates only in the active cycle mode by controlling a clock enable signal, and generates an active cycle boosting signal that senses an active cycle boosting power supply voltage and determines whether to step up; 상기 클럭 인에이블 신호의 제어에 의해서 상기 액티브 사이클 모드에서만 동작하고, 상기 액티브 사이클용 감지 회로로부터 출력되는 상기 액티브 사이클 승압 신호를 입력하여 이를 일정한 시간만큼 지연시키는 액티브 사이클용 래치 수단;Active cycle latch means for operating only in the active cycle mode by controlling the clock enable signal and inputting the active cycle boosting signal output from the active cycle sensing circuit and delaying it by a predetermined time; 상기 액티브 사이클용 래치 수단에 의해서 출력되는 상기 액티브 사이클 승압 신호를 입력하여 상기 액티브 사이클 승압 신호가 상기 액티브 사이클 승압 전원 전압을 승압시키는 경우를 나타낼 때에만 일정 주기의 펄스 폭을 가지는 액티브 사이클 펄스 신호를 출력하는 액티브 사이클용 펄스 발생 회로; 및The active cycle boosting signal output by the active cycle latching means inputs an active cycle pulse signal having a pulse width of a predetermined cycle only when the active cycle boosting signal indicates a case of boosting the active cycle boosting power supply voltage. An active cycle pulse generation circuit for outputting; And 상기 액티브 사이클용 펄스 발생 회로로부터 출력되는 상기 액티브 사이클 펄스 신호를 입력하여, 상기 액티브 사이클 펄스 신호가 액티베이션되어 있는 기간 구동되어, 상기 액티브 사이클 펄스 신호의 레벨에 따라 상기 액티브 사이클 승압 전원 전압을 승압시키어 출력하는 액티브 사이클용 펌핑 회로를 구비하고,The active cycle pulse signal output from the active cycle pulse generation circuit is input to drive the period of the active cycle pulse signal being activated to boost the active cycle boosting power supply voltage according to the level of the active cycle pulse signal. An active cycle pumping circuit for outputting 상기 액티브 파워다운 모드용 승압 전원 발생 회로는The boost power generation circuit for the active power down mode is 상기 클럭 인에이블 신호의 제어에 의해서 상기 액티브 파워다운 모드에서만 동작하고, 액티브 파워다운 승압 제어 신호의 제어 하에, 액티브 파워다운 승압 전원 전압을 감지하여 승압 여부를 결정하는 액티브 파워다운 승압 신호를 발생시키는 액티브 파워다운 모드용 감지 회로;By operating the clock enable signal control only in the active power-down mode, under the control of the active power-down step-up control signal, to detect the active power-down step-up power supply voltage to generate an active power down step-up signal for determining whether or not to boost Sense circuitry for an active power-down mode; 상기 클럭 인에이블 신호의 제어에 의해서 상기 액티브 파워다운 모드에서만 동작하고, 상기 액티브 파워다운 모드용 감지 회로로부터 출력되는 상기 액티브 파워다운 승압 신호를 입력하여 이를 일정한 시간만큼 지연시키는 액티브 파워다운 모드용 래치 수단;A latch for the active power down mode which operates only in the active power down mode by controlling the clock enable signal and inputs the active power down boost signal output from the sensing circuit for the active power down mode and delays it by a predetermined time. Way; 상기 액티브 파워다운 모드용 래치 수단에 의해서 출력되는 상기 액티브 파워다운 승압 신호를 입력하여 상기 액티브 파워다운 승압 신호가 상기 액티브 파워다운 승압 전원 전압을 승압시키는 경우를 나타낼 때에만 일정 주기의 펄스 폭을 가지는 액티브 파워다운 펄스 신호를 출력하는 액티브 파워다운 모드용 펄스 발생 회로; 및It has a pulse width of a predetermined period only when the active power-down boosting signal outputted by the active power-down mode latching means is input to indicate that the active power-down boosting signal boosts the active power-down boosting power supply voltage. A pulse generation circuit for an active power down mode for outputting an active power down pulse signal; And 상기 액티브 파워다운 모드용 펄스 발생 회로로부터 출력되는 상기 액티브 파워다운 펄스 신호를 입력하여, 상기 액티브 파워다운 펄스 신호가 액티베이션되어 있는 기간 구동되어, 상기 액티브 파워다운 펄스 신호의 레벨에 따라 상기 액티브 파워다운 승압 전원 전압을 승압시키어 출력하는 액티브 파워다운 모드용 펌핑 회로를 구비하는 것을 특징으로 하는 승압 전원 발생기.The active power down pulse signal outputted from the pulse generation circuit for the active power down mode is input, and the active power down pulse signal is driven for a period during which the active power down pulse signal is activated. A boosting power generator comprising a pumping circuit for an active power-down mode for boosting and outputting a boosted power supply voltage. 제 6 항에 있어서, 상기 액티브 파워다운 모드용 승압 전원 발생 회로는 상기 액티브 사이클용 승압 전원 발생 회로보다 느리게 동작할 수 있으므로, 상기 액티브 파워다운 모드에서의 전력 소모를 감소시키기 위하여 상기 액티브 파워다운 모드용 승압 전원 발생 회로는 턴 온 저항이 큰 소자들로써 구성될 수 있는 것을 특징으로 하는 승압 전원 발생기.7. The active power down mode of claim 6, wherein the boosted power generation circuit for the active power down mode may operate slower than the boosted power generation circuit for the active cycle. A boost power generator for a boost power generator, characterized in that it can be configured as a device with a large turn-on resistance.
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