KR0146168B1 - Pumping circuit - Google Patents
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Abstract
본 발명은 반도체 기억장치의 전위 펌핑회로에 관한 것으로, 액티브 동작시에 전류 소모를 줄이기 위하여 워드라인이 턴-온하면서 빠진 전하를 펌핑 동작에 의해 원하는 전위까지 충전시킨 다음, 상기 펌핑 동작을 멈추도록 구현하였다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a potential pumping circuit of a semiconductor memory device. In order to reduce current consumption during an active operation, a charge lost while the word line is turned on is charged to a desired potential by a pumping operation, and then the pumping operation is stopped. Implemented.
Description
제1도는 종래의 전위 펌핑회로의 블럭도.1 is a block diagram of a conventional potential pumping circuit.
제2도는 제1도에 도시된 동작모드용 전위레벨 검출부의 회로도.FIG. 2 is a circuit diagram of the potential level detector of the operation mode shown in FIG.
제3도는 본 발명의 실시예에 따른 전위 펌핑회로의 블럭도.3 is a block diagram of a potential pumping circuit according to an embodiment of the present invention.
제4도는 제3도에 도시된 에지 발생부의 회로도.4 is a circuit diagram of an edge generator shown in FIG.
제5도는 제4도에 도시된 회로의 각부분의 동작 파형도.5 is an operational waveform diagram of each part of the circuit shown in FIG.
제6도는 제3도에 도시된 동작모드용 전위레벨 검출부의 회로도.FIG. 6 is a circuit diagram of the potential level detector of the operation mode shown in FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
11 : 대기 모드용 전위레벨 검출부 12,24 : 대기 모드용 오실레이터부11: Potential level detector for standby mode 12,24: Oscillator for standby mode
13 : 대기모드용 전하 펌프부 21 : 라스(/RAS) 신호13: Charge pump unit for standby mode 21: Ras (/ RAS) signal
22 : 내부 라스 신호(RASi) 발생부 23 : 동작 모드용 전위레벨 검출부22: internal ras signal (RASi) generator 23: potential level detection unit for the operation mode
24 : 동작 모드용 오실레이터부 25 : 동작 모드용 전하 펌프부24: oscillator unit for operation mode 25: charge pump unit for operation mode
30 : 에지 발생부30: edge generator
본 발명은 반도체 기억장치의 전위 펌핑회로에 관한 것으로, 특히 액티브 모드시 펌핑 동작에 의해 떨어진 전위가 원하는 전위로 회복이 되면 전류소모를 줄이기 위해 상기 펌핑 동작을 멈추도록 구현한 전위 펌핑회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a potential pumping circuit of a semiconductor memory device, and more particularly, to a potential pumping circuit implemented to stop the pumping operation in order to reduce current consumption when a potential dropped by a pumping operation in an active mode is restored to a desired potential. .
본 발명은 전원전압(Vcc) 보다 높은 고전압(Vpp)을 사용하는 모든 반도체 기억 장치에 적용될 수 있다.The present invention can be applied to all semiconductor memory devices using a high voltage Vpp higher than the power supply voltage Vcc.
디램(DRAM)은 하나의 트랜지스터와 하나의 캐피시터로 구성된 메모리 셀에 데이타를 라이트하거나 리드할 수 있는 랜덤 억세스 메모리(random access memory)로서, 로오 어드레스 스트로버(Row Address Strobe) 신호인 라스(/RAS)가 액티브(Active)되면, 이때 입력된 로오 어드레스를 디코딩하여 선택된 워드라인을 구동시키게 된다.DRAM is a random access memory that can write data to or read data from a memory cell composed of one transistor and one capacitor. The DRAM is a row address strobe signal, Ras (/ RAS). When is activated, the input row address is decoded to drive the selected word line.
그런데, 상기 디램은 메모리 셀을 구성하는 하나의 셀 트랜지스터가 NMOS를 사용하므로, 문턱전압(Threshold Voltage:Vt)에 의한 전류 손실을 고려하여 전원전압(Vcc)+문턱전압(Vt)+△V의 전위를 발생하는 워드라인 구동용 고전위 발생기를 포함하고 있다.However, since one cell transistor constituting the memory cell uses NMOS, the DRAM has a power supply voltage Vcc + threshold voltage Vt + ΔV in consideration of current loss due to a threshold voltage (Vt). It includes a high-potential generator for driving a word line that generates a potential.
즉, 트랜지스터의 특성에서 PMOS형 트랜지스터의 경우는 고전위를 잘 전달하지만 저전위를 전달하는 경우는 문턱전압 이하의 전위를 전달하기는 어렵고, NMOS형 트랜지스터의 경우는 저전위는 잘 전달하지만 고전위를 전달하는 경우에는 게이트 전위보다 문턱전압 만큼 낮은 전위 이상의 전위를 전달하기가 어렵기 때문에 상기 메모리 셀과 같이 소자의 크기를 줄이거나 래치-업(latch-up)을 방지할 목적으로 NMOS형 트랜지스터를 사용하는 경우에는 고전위를 잘 전달하도록 하기 위하여 NMOS 트랜지스터의 게이트에 전달하려고 하는 고전위 보다 최소한 문턱전압(Vt) 이상으로 높은 전위를 인가해야한다.That is, in the characteristics of the transistor, the PMOS transistor transfers high potential well, but the low potential transfer is difficult to transfer the potential below the threshold voltage, while the NMOS transistor transfers low potential well but high potential Since it is difficult to transfer a potential higher than a potential lower than a threshold voltage by the gate potential, the NMOS transistor is used to reduce the size of the device or prevent latch-up. In the case of use, in order to transfer the high potential well, a potential higher than a high threshold voltage (Vt) higher than the high potential to be transferred to the gate of the NMOS transistor should be applied.
따라서 디램소자의 워드라인을 구동하기 위해서는 전원전압(Vcc) 보다 더 높은 전위인 고전압(Vpp)을 필요로 하게 된다.Therefore, in order to drive the word line of the DRAM device, a high voltage Vpp, which is higher than the power supply voltage Vcc, is required.
제1도는 종래의 전위 펌핑회로의 블록도를 나타낸 것으로, 대기 모드시 전위 레벨을 감지한 신호를 오실레이터로 출력하는 대기 모드용 전위레벨 검출부(11)와, 파워-업 신호가 액티브될 때 전위레벨을 감지한 상기 대기 모드용 전위레벨 검출부(11)의 출력 신호에 의해 펄스 신호를 발생하는 대기 모드용 오실레이터부(12)와, 상기 대기 모드용 오실레이터부(12)로 부터의 펄스 신호에 의해 워드라인으로 전하를 펌핑시켜 주기 위한 대기 모드용 전하 펌프부(13)와, 라스(/RAS)신호(21)를 입력으로 하여 내부라스신호(RASi)로 만들어 주는 내부 라스 신호(RASi) 발생부(22와, 상기 라스(/RAS) 신호가 액티브되었을때 전위레벨을 감지한 신호를 동작 모드용 오실레이터부(24)로 출력하는 동작 모드용 전위레벨 검출부(23)와, 상기 동작 모드용 전위레벨 검출부(23)로 부터의 신호에 의해 제어되어 일정 주기의 펄스신호를 발생시키는 동작 모드용 오실레이터부(24)와, 상기 동작 모드용 오실레이터부(24)로 부터의 펄스 신호에 의해 워드라인으로 전하를 펌핑해 주기위한 동작 모드용 전하 펌프부(25)와, 상기 대기 모드용 전하 펌프부(13) 및 동작 모드용 전하 펌프부(25)로부터 출력된 전위를 일정하게 유지시켜 주기 위한 캐패시터(C1)로 구성되어 있다.FIG. 1 shows a block diagram of a conventional potential pumping circuit. The standby level potential level detecting unit 11 outputs a signal sensed at a potential level to the oscillator in the standby mode, and the potential level when the power-up signal is activated. The word is generated by the standby mode oscillator unit 12 that generates a pulse signal by the output signal of the potential level detection unit 11 for standby mode, and the pulse signal from the oscillator unit 12 for the standby mode. Standby mode charge pump unit 13 for pumping charges to the line and the internal ras signal (RASi) generating unit for making the internal ras signal (RASi) by inputting the ras (/ RAS) signal 21 ( 22, an operation mode potential level detection unit 23 for outputting a signal that senses the potential level when the ras (/ RAS) signal is activated, to the operation mode oscillator unit 24, and the potential level detection unit for the operation mode; From (23) An operation mode for pumping charges to a word line by an oscillator section 24 for an operation mode controlled by a signal and generating a pulse signal of a predetermined period, and a pulse signal from the oscillator section 24 for the operation mode. And a capacitor C1 for keeping the potential output from the standby mode charge pump section 13 and the operation mode charge pump section 25 constant.
디램 칩에서 처음 파워를 인가하면 맨 처음 기판전위(Vbb) 펌프가 동작을 개시하고 상기 기판전위(Vbb) 레벨이 일정한 값에 도달하였을때 그 사실을 알리는 신호인 파워-업 신호(pwrup)가 상기 대기 모드용 오실레이터부(12)로 액티브된다. 그리고 이 신호(pwrup)를 받아들인 상기 대기모드용 오실레이터부(12)가 동작을 개시하면, 이때 출력된 펄스신호에 의해 상기 대기모드용 전하 펌프부(13)가 동작이 되어 전위 레벨(Vpp)을 상승시키게 되고 그 레벨을 상기 대기 모드용 전위레벨 검출부(11)가 감지하여 전하 펌핑 동작을 중단하게 한다.When the power is first applied to the DRAM chip, a power-up signal (pwrup), which is a signal informing the fact that the substrate potential (Vbb) pump starts operation and the substrate potential (Vbb) level reaches a certain value, is the first. It is activated by the oscillator part 12 for a standby mode. When the standby mode oscillator unit 12 receiving the signal pwrup starts to operate, the standby mode charge pump unit 13 operates according to the output pulse signal at this time, and thus the potential level Vpp. And the level is detected by the potential level detection unit 11 for the standby mode to stop the charge pumping operation.
그런데, 상기 대기 모드용 전위레벨 검출부(11)는 대기모드 상태에서의 전류를 줄이기 위하여, 응답 시간(response time)이 느린 펄스 신호를 출력하게 된다.However, the potential level detection unit 11 for the standby mode outputs a pulse signal having a slow response time in order to reduce the current in the standby mode.
상기 동작 모드용 전위레벨 검출부(23)는 라스(/RAS) 신호가 인에이블되는 동작 모드시 전위레벨이 규정보다 낮으면 이를 감지한 펄스 신호를 발생시켜 상기 동작 모드용 오실레이터부(24)를 동작시키게 된다. 상기 동작 모드용 오실레이터부(24)로부터 출력된 펄스 신호는 상기 동작 모드용 전하펌프부(25)로 입력되어 전하를 펌핑하게 된다. 그런데, 동작모드에서는 워드라인에서 전하 공유로 인해 소실된 전하를 펌핑에 의해 빠르게 회복시키기 위해서 상기 동작 모드용 전위레벨 검출부(23)로부터 출력되는 펄스 신호의 주기를 짧게 하여 응답 속도를 빠르게 하였다.The potential level detection unit 23 for the operation mode generates a pulse signal that detects the potential level when the potential level is lower than a prescribed value in an operation mode in which a ras (/ RAS) signal is enabled to operate the oscillator unit 24 for the operation mode. Let's go. The pulse signal output from the oscillator unit 24 for the operation mode is input to the charge pump unit 25 for the operation mode to pump charge. However, in the operation mode, in order to quickly recover the charges lost due to charge sharing in the word line by pumping, the response speed is shortened by shortening the period of the pulse signal output from the potential level detection unit 23 for the operation mode.
제2도는 제1도에 도시된 동작 모드용 전위레벨 검출부(23)의 회로도를 도시한 것으로, 고전압(Vpp) 및 노드(N1) 사이에 접속되며 게이트에 전원전압(Vcc)이 인가되는 PMOS 트랜지스터(Q1)와, 상기 노드(N1) 및 노드(N2) 사이에 접속되며 게이트가 상기 노드(N1)에 연결된 NMOS 트랜지스터(Q3)와, 상기 노드(N2) 및 접지전압(Vss) 사이에 접속되며 게이트에 내부 라스(RASi) 신호가 인가되는 NMOS 트랜지스터(Q5)와, 전원전압(Vcc) 및 노드(N3) 사이에 접속되며 게이트가 접지전압(Vss)에 접속된 PMOS 트랜지스터(Q2)와, 상기 노드(N3) 및 노드(N4) 사이에 접속되며 게이트가 상기 노드(N1)에 연결된 NMOS X(Q4)와, 상기 노드(N4) 및 접지전압(Vss) 사이에 접속되며 게이트에 내부 라스(RASi) 신호가 인가되는 NMOS 트랜지스터(Q6)와, 상기 노드(N3) 및 출력단자(N5) 사이에 접속된 인버터(G1,G2)로 구성되어 있다.FIG. 2 is a circuit diagram of the potential level detection unit 23 for the operation mode shown in FIG. 1, which is connected between a high voltage Vpp and a node N1, and a power supply voltage Vcc is applied to a gate. (Q1) and the NMOS transistor (Q3) connected between the node (N1) and the node (N2), the gate is connected to the node (N1), and between the node (N2) and the ground voltage (Vss) An NMOS transistor Q5 to which an internal Ras signal is applied to a gate, a PMOS transistor Q2 connected between a power supply voltage Vcc and a node N3 and whose gate is connected to a ground voltage Vss; NMOS X (Q4) connected between node N3 and node N4 and whose gate is connected to node N1, and between node N4 and ground voltage Vss, and an internal ras on the gate. NMOS transistor Q6 to which a signal is applied, and inverters G1 and G2 connected between the node N3 and the output terminal N5. There is.
상기 라스(/RAS) 신호가 하이가 되는 대기 모드에서는 상기 내부 라스 발생부(22)의 출력신호(RASi)를 로우로 만들어 상기 NMOS 트랜지스터(Q5,Q6)를 턴-오프시키게 된다. 그러므로, 고전위(Vpp)에서 접지전압(Vss)으로의 누설 경로를 없애 펌핑 동작을 하지않는다.In the standby mode, when the ras (/ RAS) signal becomes high, the output signal Rasi of the internal ras generator 22 is set low to turn off the NMOS transistors Q5 and Q6. Therefore, the pumping operation is not performed by eliminating the leakage path from the high potential Vpp to the ground voltage Vss.
그리고, 라스(/RAS) 신호가 로우로 액티브되는 동작 모드에서는 상기 내부 라스 발생부(22)의 출력신호(RASi)가 하이가 되어 상기 NMOS 트랜지스터(Q5,Q6)를 턴-온시킴으로써 구동하게 된다.In the operation mode in which the ras (/ RAS) signal is activated low, the output signal Rasi of the internal ras generator 22 becomes high to drive the NMOS transistors Q5 and Q6 by turning on the NMOS transistors Q5 and Q6. .
상기 고전위(Vpp) 레벨이 타겟(target)값보다 낮으면, 상기 NMOS 트랜지스터(Q1)의 Vgs(게이트-소오스 전압)이 줄면서 상기 노드(N1)로 흐르는 전류는 감소하게 된다. 그리고 상기 노드(N1)의 전위가 게이트로 입력되는 상기 NMOS 트랜지스터(Q4)도 Vgs의 값이 줄어듦으로써 턴-오프하게 되어 상기 노드(N3)로 흐르는 전위는 상기 PMOS 트랜지스터(Q2)를 통해서 공급되는 전원전압(Vcc)에 의해 하이의 전위가 된다. 따라서 상기 노드(N5)로 출력되는 출력신호(PPEACT)가 하이로 액티브되어 상기 동작 모드용 전하 펌프부(25)를 구동하게 되어 고전위(Vpp) 레벨을 올린다.When the level of the high potential Vpp is lower than a target value, the current flowing to the node N1 decreases while Vgs (gate-source voltage) of the NMOS transistor Q1 decreases. In addition, the NMOS transistor Q4 into which the potential of the node N1 is input to the gate is also turned off by decreasing the value of Vgs so that the potential flowing to the node N3 is supplied through the PMOS transistor Q2. The power supply voltage Vcc becomes a high potential. Accordingly, the output signal PPEACT output to the node N5 is activated high to drive the charge pump unit 25 for the operation mode, thereby raising the high potential (Vpp) level.
만약, 상기 고전위(Vpp) 레벨이 타겟(target) 값보다 높으면, 상기 PMOS 트랜지스터(Q1)의 Vgs가 커지면서 상기 노드(N1)로 흐르는 전류를 증가시킨다. 그리고 상기 노드(N1)의 전위가 게이트로 입력되는 상기 NMOS 트랜지스터(Q4)도 Vgs의 값이 증가되어 턴-온된다. 따라서 상기 노드(N3)로 흐르는 전위는 상기 PMOS 트랜지스터(Q2를 통해서 흐르는 전류보다 상기 NMOS 트랜지스터(Q4)를 통해서 접지전류(Vss)로 방전되는 전류가 더 큼으로 인하여 로우의 전위를 갖는다. 따라서 상기 노드(N5)로 출력되는 출력신호(PPEACT)가 로우가 되어 상기 동작 모드용 전하 펌프부(25)의 전하 펌핑 동작을 중단시키게 된다.If the high potential (Vpp) level is higher than a target value, Vgs of the PMOS transistor Q1 is increased to increase the current flowing to the node N1. In addition, the NMOS transistor Q4, in which the potential of the node N1 is input to the gate, is also turned on by increasing the value of Vgs. Therefore, the potential flowing to the node N3 has a low potential because the current discharged to the ground current Vss through the NMOS transistor Q4 is greater than the current flowing through the PMOS transistor Q2. The output signal PPEACT output to the node N5 becomes low to stop the charge pumping operation of the charge pump unit 25 for the operation mode.
즉, 상기의 전위레벨 검출회로는 고전위(Vpp)의 레벨이 전원전압(Vcc) 보다 높은 경우에는 출력단에 로우 레벨의 신호를 출력하여 전하 펌핑을 중단하게 하고, 고전위(Vpp)의 레벨이 전원전압(Vcc) 보다 낮은 경우에는 출력단에 하이 레벨의 신호를 출력하여 상기 동작 모드용 전하 펌프부(25)를 구동시킴으로써 워드라인에서 잃어버린 전하를 공급하게 된다.That is, when the level of the high potential Vpp is higher than the power supply voltage Vcc, the potential level detecting circuit outputs a low level signal to the output terminal to stop the charge pumping, and the level of the high potential Vpp is increased. When the voltage is lower than the power supply voltage Vcc, a high level signal is output to the output terminal to drive the charge pump unit 25 for the operation mode, thereby supplying the lost charge in the word line.
그런데, 워드라인이 턴-온하면서 빠진 전하를 상기 동작 모드용 전하 펌프부(25)가 충당시킨 뒤에도, 상기 라스(/RAS) 신호가 액티브되어 있으면, 상기 동작 모드용 전위레벨 검출회로(23)의 NMOS 트랜지스터(Q5,Q6)는 계속 턴-온되어 고전압(Vpp)에서 접지전압(Vss)으로 누설 전류를 흘려보내게 된다. 따라서 상기 동작 모드용 전하 펌프부(25)는 이들 누설된 전류들까지 충당해야 함으로 전류 소모를 가져오는 문제점이 있었다.However, if the Ras (/ RAS) signal is active even after the word pump is turned on, after the charge pump unit 25 for the operation mode covers the charge, the potential level detection circuit 23 for the operation mode is applied. NMOS transistors Q5 and Q6 continue to turn on to flow a leakage current from high voltage Vpp to ground voltage Vss. Therefore, the charge pump unit 25 for the operation mode must cover these leaked currents, resulting in current consumption.
따라서, 본 발명에서는 디램의 동작모드에서 워드라인이 턴-온하면서 빠진 전하를 펌핑 동작에 의해 회복시킨 다음, 전류 소모를 줄이기 위해 그 동작을 제어하도록 구현한 전위 펌핑회로를 제공하는데에 그 목적이 있다.Accordingly, an object of the present invention is to provide a potential pumping circuit implemented to control the operation to reduce the current consumption after the word line is turned on in the DRAM operation mode by recovering the charge lost by the pumping operation. have.
상기 목적을 달성하기 위하여, 본 발명의 전위 펌핑회로에서는 워드라인이 턴-온되면서 빠진 전하를 회복시켜 주기 위해 대기 상태에서 전위 레벨이 원하는 전위보다 낮을때 전하를 펌핑해 주는 제1전위 펌핑수단과, 액티브 상태에서 전위레벨이 원하는 전위보다 낮을때 전하를 펌핑해준 다음, 전류 소모를 줄이기 위하여 상기 펌핑 동작을 멈추도록 하는 제2전위 펌핑수단을 구비하였고, 상기 제2전위 펌핑 수단은, 라스 신호(/RAS)를 입력으로 하여 내부라스신호(RASi)로 만들어 주는 내부라스(RASi) 발생 수단과, 상기 내부라스(RASi) 발생 수단으로 부터의 입력신호를 지연체인을 통하여 일정시간 동안 지연시킨 다음 이 지연된 펄스폭 만큼의 에지 신호를 발생시키기 위한 에지 발생 수단과, 상기 에지 발생 수단으로 부터의 에지 신호가 입력되면 전위 레벨을 감지한 펄스 신호를 출력하는 동작 모드용 전위레벨 검출수단과, 상기 동작 모드용 전위 레벨 검출 수단으로 부터의 신호에 의해 제어되어 일정 주기의 펄스 신호를 발생시키는 동작 모드용 오실레이터 수단과, 상기 동작 모드용 오실레이터 수단으로 부터의 펄스 신호에 의해 워드라인으로 전하를 펌핑해 주기위한 동작 모드용 전하 펌프 수단으로 구현하였다.In order to achieve the above object, the potential pumping circuit of the present invention includes a first potential pumping means for pumping charges when the potential level is lower than a desired potential in a standby state to recover the charges lost while the word line is turned on; And a second potential pumping means for pumping charge when the potential level is lower than a desired potential in the active state, and stopping the pumping operation to reduce current consumption. The second potential pumping means includes a lath signal ( / RAS) as an input to delay the input signal from the internal ras generating means to make the internal ras signal (RASi) and the internal ras (RASi) generating means through a delay chain for a predetermined time. Edge generating means for generating an edge signal having a delayed pulse width, and a potential level when an edge signal from the edge generating means is input; A potential level detection means for an operation mode for outputting a sensed pulse signal, an oscillator means for an operation mode that is controlled by a signal from the potential level detection means for the operation mode to generate a pulse signal of a predetermined period, and the operation mode The charge pump means for the operation mode to pump the charge to the word line by the pulse signal from the oscillator means.
이하, 첨부된 도면을 참조로 하여 본 발명의 실시예를 상세히 설명하기로 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
제3도는 본 발명의 실시예에 따른 전위 펌핑회로의 블럭도로서, 대기 모드시 전위 레벨을 감지한 신호를 대기 모드용 오실레이터부(12)로 출력하는 대기 모드용 전위레벨 검출부(11)와, 파워-업 신호가 액티브될 때 전위레벨을 감지한 상기 대기 모드용 전위레벨 검출부(11)의 출력 신호에 의해 펄스 신호를 발생하는 상기 대기 모드용 오실레이터부(12)와, 상기 대기 모드용 오실레이터부(12)로 부터의 펄스 신호에 의해 워드라인으로 전하를 펌핑시켜 주기위한 대기 모드용 전하 펌프부(13)와, 라스(/RAS)신호(21)를 입력으로 하여 내부라스신호(RASi)로 만들어 주는 내부라스(RASi) 발생부(22)와, 상기 내부라스(RASi) 발생부(22)로 부터의 입력신호를 지연체인을 통하여 일정시간 동안 지연시킨 다음 이 지연된 펄스폭 만큼의 에지 신호를 발생하는 에지 발생부(30)와, 상기 에지 발생부(30)로 부터의 에지 신호가 입력되면 전위 레벨을 감지한 펄스 신호를 출력하는 동작 모드용 전위레벨 검출부(23)와, 상기 동작 모드용 전위레벨 검출부(23)로 부터의 신호에 의해 제어되어 일정 주기의 펄스 신호를 발생시키는 동작 모드용 오실레이터부(24)와, 상기 동작 모드용 오실레이터부(24)로 부터의 펄스 신호에 의해 워드라인으로 전하를 펌핑해 주기 위한 동작 모드용 전하 펌프부(25)와, 상기 대기 모드용 전하 펌프부(13) 및 동작 모드용 전하 펌프부(25)로부터 출력된 전위를 일정하게 유지시켜 주기 위한 캐패시터(C1)를 구비하였다.3 is a block diagram of a potential pumping circuit according to an exemplary embodiment of the present invention, wherein the potential level detection unit 11 for standby mode outputs a signal that senses the potential level in the standby mode to the oscillator unit 12 for standby mode, The standby mode oscillator section 12 and the standby mode oscillator section that generate a pulse signal by an output signal of the potential level detection section 11 for standby mode that senses a potential level when a power-up signal is activated The standby mode charge pump unit 13 for pumping charges to the word line by the pulse signal from (12) and the ras (/ RAS) signal 21 are inputted to the internal ras signal RASi. The input signal from the internal ras generator 22 and the internal ras generator 22 are delayed for a predetermined time through a delay chain, and the edge signal corresponding to the delayed pulse width is delayed. An edge generating section 30 to be generated, When the edge signal from the edge generation unit 30 is input, the potential level detection unit 23 for the operation mode which outputs a pulse signal which senses the potential level, and the signal from the potential level detection unit 23 for the operation mode. For operation mode for pumping charges to a word line by means of an oscillator section 24 for operation controlled to generate a pulse signal of a predetermined period and a pulse signal from the oscillator section 24 for The charge pump section 25, and the capacitor C1 for keeping the potential output from the standby mode charge pump section 13 and the operation mode charge pump section 25 constant.
상기 에지 발생부(30)는 상기 라스 신호(/RAS)가 액티브되었을대 워드라인에서 빠진 전하를 펌핑에 의해 충전시킨 다음, 상기 동작 모드용 전하 펌프부(30)의 펌핑 동작을 하지 못하도록 일정한 펄스폭을 갖는 에지 신호를 출력하는 것으로, 상기 라스(/RAS) 신호가 액티브되면 워드라인에서 빠진 전하를 상기 동작 모드용 전위레벨 검출부(23)에서 검출하여 상기 동작 모드용 오실레이터부(24)를 구동시킴으로써 상기 워드라인에서 빠진 전하를 펌핑에 의해 충전시켜 주는데, 이때 원하는 전위만큼 충전이 되면 상기 에지 발생부(30)에서 일정 펄스폭을 갖는 에지 신호를 발생하여 상기 동작 모드용 전위레벨 검출부(23)의 동작을 제어하도록 하였다.The edge generator 30 charges the charges lost in the word line by the pumping when the las signal / RAS is activated, and then performs a constant pulse to prevent the pumping operation of the charge pump unit 30 for the operation mode. Outputs an edge signal having a width. When the Ras (/ RAS) signal is activated, the electric potential missing from the word line is detected by the potential level detector 23 for the operation mode to drive the oscillator 24 for the operation mode. In this case, the charges missing from the word line are charged by pumping, and when the battery is charged with a desired potential, the edge generator 30 generates an edge signal having a predetermined pulse width to generate the potential level detector 23 for the operation mode. To control the operation.
제4도는 제3도에 도시된 에지 발생부(30)의 회로도를 도시한 것으로, 내부 라스(RASi) 신호 라인에 직렬 접속된 홀수개의 인버터로 이루어진 지연라인과, 상기 지연라인에 의하여 지연된 입력신호와 상기 내부라스(RASi) 신호 라인으로부터의 입력신호를 NAND 연산하여 출력하는 NAND 게이트(G3)와, 상기 NAND 게이트(G3)의 출력신호를 반전하여 상기 동작 모드용 전위레벨 검출부(23)로 출력하는 인버터(G6)로 구성된다.4 is a circuit diagram of the edge generator 30 shown in FIG. 3, and includes a delay line including an odd number of inverters connected in series to an internal Ras signal line, and an input signal delayed by the delay line. And an NAND gate G3 for NAND-operating the input signal from the internal Ras signal line, and inverting the output signal of the NAND gate G3 to the potential level detection unit 23 for the operation mode. It consists of inverter G6.
제5도의 동작 파형도를 참조로 하여 그 동작을 설명하기로 한다.The operation thereof will be described with reference to the operation waveform diagram of FIG. 5.
먼저, 라스(/RAS) 신호가 '로우'로 액티브 되면, 상기 내부라스(RASi) 신호는 '하이'로 되어 상기 에지 발생부(30)로 입력되게 된다. 상기 지연라인은 홀수개로 이루어진 인버터의 전파지연시간의 합에 해당하는 일정한 시간만큼의 입력신호를 지연시킨다. 실제로, 상기 지연라인은 상기 입력라인에 공급되는 입력신호를 일정시간만큼 지연시켜 '로우'논리의 지연된 신호를 상기 NAND 게이트(G3)에 공급한다.First, when the ras (/ RAS) signal is activated 'low', the internal ras (RASi) signal becomes 'high' and is input to the edge generator 30. The delay line delays the input signal by a predetermined time corresponding to the sum of propagation delay times of an odd number of inverters. In fact, the delay line delays the input signal supplied to the input line by a predetermined time to supply a 'low' logic delayed signal to the NAND gate G3.
상기 NAND 게이트(G3)는 상기 입력신호의 펄스폭중 상기 지연라인의 지연된 펄스폭 만큼의 펄스를 '하이'논리의 펄스신호로 발생한다. 그리고 상기 NAND 게이트(G3)로부터 출력된 펄스신호는 상기 인버터(G4)에 의해 반전되어 상기 지연라인의 지연된 펄스폭 만큼의 펄스를 '로우'논리의 펄스신호로 출력하게 된다. 상기 에지 발생부(30)로 부터 출력된 펄스 신호는 상기 내부 라스 발생부(22)로부터 입력된 입력신호보다 '하이'논리의 주기가 더 긴 펄스 신호를 발생하게 된다. 이때 상기 '하이'논리의 펄스폭은 라스(/RAS) 신호가 액티브되었을때 상기 동작 모드용 전하 펌프부(25)에 의해 워드라인에서 빠진 전위가 회복될 정도의 충분한 시간을 유지하는 것이어야 한다.The NAND gate G3 generates a pulse signal of 'high' logic as much as the delayed pulse width of the delay line among the pulse widths of the input signal. The pulse signal output from the NAND gate G3 is inverted by the inverter G4 to output a pulse corresponding to the delayed pulse width of the delay line as a 'low' logic pulse signal. The pulse signal output from the edge generator 30 generates a pulse signal having a longer 'high' logic period than the input signal input from the internal lath generator 22. At this time, the pulse width of the 'high' logic should be sufficient to maintain a time sufficient to recover the potential missing from the word line by the charge pump unit 25 for the operation mode when the / RAS signal is activated. .
제6도는 제3도에 도시된 동작모드용 전위레벨 검출부(23)의 회로도를 도시한 것으로, 고전압(Vpp) 및 노드(N1) 사이에 접속되며 게이트에 전원전압(Vcc)이 인가되는 PMOS 트랜지스터(Q1)와, 상기 노드(N1) 및 노드(N2) 사이에 접속되며 게이트가 상기 노드(N1)에 연결된 NMOS 트랜지스터(Q3)와, 상기 노드(N2) 및 접지전압(Vss) 사이에 접속되며 게이트에 내부 라스(RASi) 신호가 인가되는 NMOS 트랜지스터(Q5)와, 전원 전압(Vcc) 및 노드(N3) 사이에 접속되며 게이트가 접지전압(Vss)에 접속된 PMOS 트랜지스터(Q2)와, 상기 노드(N3) 및 노드(N4) 사이에 접속되며 게이트가 상기 노드(N1)에 연결된 NMOS 트랜지스터(Q4)와, 상기 노드(N4) 및 접지전압(Vss) 사이에 접속되며 게이트에 내부 라스(RASi) 신호가 인가되는 NMOS 트랜지스터(Q6)와, 상기 노드(N3) 및 출력단자(N5) 사이에 접속된 인버터(G1,G2)로 구성되어 있다.FIG. 6 is a circuit diagram of the potential level detection unit 23 for the operation mode shown in FIG. 3, which is connected between the high voltage Vpp and the node N1, and the power supply voltage Vcc is applied to the gate. (Q1) and the NMOS transistor (Q3) connected between the node (N1) and the node (N2), the gate is connected to the node (N1), and between the node (N2) and the ground voltage (Vss) An NMOS transistor Q5 to which an internal Ras signal is applied to a gate, a PMOS transistor Q2 connected between a power supply voltage Vcc and a node N3 and whose gate is connected to a ground voltage Vss; An NMOS transistor Q4 connected between a node N3 and a node N4 and a gate connected to the node N1 and between the node N4 and a ground voltage Vss and connected to an internal ras on the gate. NMOS transistor Q6 to which the signal is applied, and the inverters G1 and G2 connected between the node N3 and the output terminal N5. Consists of
상기 동작 모드용 전위레벨 검출회로는 고전위의 레벨이 특정 전위 이하로 낮아지거나 높아질 경우에 동작하며, 상기 동작 모드용 전하 펌프부(25)의 펌핑 동작을 제어하여 고전위를 적정 전위로 일정하게 유지시키는 역할을 한다.The potential level detection circuit for the operation mode operates when the level of the high potential is lowered or raised below a specific potential, and the pumping operation of the charge pump unit 25 for the operation mode is controlled to make the high potential constant at an appropriate potential. It serves to maintain.
그 동작을 간단히 설명하면, 라스(/RAS) 신호가 하이가 되는 대기 모드에서는 상기 에지 발생부(30)의 출력신호(UPPEN)를 로우로 만들어 상기 NMOS 트랜지스터(Q11,Q12)를 턴-오프시키게 된다. 그러므로, 고전위(Vpp)에서 접지전압(Vss)으로의 누설 경로를 없애 폄핑 동작을 하지않는다.Briefly, the operation of the NMOS transistors Q11 and Q12 is turned off by turning the output signal UPPEN of the edge generator 30 low in the standby mode where the ras (/ RAS) signal becomes high. do. Therefore, the chipping operation is not performed by eliminating the leakage path from the high potential Vpp to the ground voltage Vss.
그리고, 라스(/RAS) 신호가 로우로 액티브 되는 동작 모드에서는 상기 에지 발생부(30)의 출력신호(UPPEN)가 하이가 되어 상기 NMOS 트랜지스터(Q5,Q6)를 턴-온시킴으로써 구동하게 된다.In the operation mode in which the ras (/ RAS) signal is activated low, the output signal UPPEN of the edge generator 30 becomes high and is driven by turning on the NMOS transistors Q5 and Q6.
그런데, 상기 에지 발생부(30)의 출력신호(UPPEN)가 '하이'인 구간에서는 상기 동작 모드용 전위레벨 검출부(23)에 의해 상기 동작 모드용 오실레이터부(24)가 동작되어 워드라인에 빠진 전하를 펌핑에 의해 충분히 회복시키고, 그 다음 상기 에지 발생부(30)의 출력신호(UPPEN)가 '로우'로 전이되면 상기 동작 모드용 전위레벨 검출부(23)의 NMOS 트랜지스터(Q11,Q12)를 턴-오프시킴으로써 펌핑 동작을 멈추게 한다.However, in the section in which the output signal UPPEN of the edge generator 30 is 'high', the operation mode oscillator unit 24 is operated by the potential level detection unit 23 for the operation mode to fall into the word line. When the charge is sufficiently recovered by pumping, and then the output signal UPPEN of the edge generator 30 transitions to 'low', the NMOS transistors Q11 and Q12 of the potential level detector 23 for the operation mode are turned off. Turn off the pump to stop the pumping operation.
이상에서 설명한 본 발명의 전위 펌핑회로는 라스(/RAS) 신호가 액티브될 때 워드라인이 턴-온하면서 빠진 전하를 펌핑 동작에 의해 회복시킨 다음, 그 동작을 제어하도록 하는 회로를 구현함으로써, 전류 소모를 줄이는 효과가 있다.The above-described potential pumping circuit of the present invention implements a circuit for recovering the charge lost while the word line is turned on by the pumping operation when the ras (/ RAS) signal is activated, and then controlling the operation. It has the effect of reducing consumption.
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