KR100390900B1 - Charge pump oscillator - Google Patents
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Abstract
본 발명은 반도체 메모리 장치의 전하 펌프 오실레이터에 관한 것으로, 동작 모드에 따라 전하 펌프를 구동하는 오실레이터의 주기를 변화시킴으로써, 전력 소비를 줄일 수 있다. 이를 위한 본 발명의 전하 펌프 오실레이터는 파워업 신호에 의해 고전압을 기준전압과 비교하여 상기 고전압이 목표값에 미치는 지를 검출한 신호를 출력하는 고전압 레벨 검출부와, 상기 고전압 레벨 검출부로부터 수신된 신호에 의해 동작되며 상기 반도체 메모리 장치의 동작 모드 제어신호에 따라 각기 다른 주기를 갖는 펄스 신호를 발생하는 오실레이터부와, 상기 오실레이터부로부터 발생된 펄스 신호에 의해 상기 고전압이 목표값에 도달할 때까지 전하를 펌핑해 주는 전하 펌프부를 구비한 것을 특징으로 한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a charge pump oscillator of a semiconductor memory device, and the power consumption can be reduced by changing the period of the oscillator for driving the charge pump according to the operation mode. To this end, the charge pump oscillator of the present invention compares a high voltage with a reference voltage by a power-up signal, and outputs a signal that detects whether the high voltage is within a target value, and a signal received from the high voltage level detector. An oscillator unit for generating a pulse signal having a different period according to an operation mode control signal of the semiconductor memory device, and pumping charge until the high voltage reaches a target value by a pulse signal generated from the oscillator unit It is characterized by comprising a charge pump unit.
Description
본 발명은 반도체 메모리 장치의 전하 펌프 오실레이터에 관한 것으로, 특히 동작 모드에 따라 전하 펌프를 구동하는 오실레이터의 주기를 변화시킴으로써, 전력 소비를 줄인 전하 펌프 오실레이터에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to charge pump oscillators in semiconductor memory devices, and more particularly to charge pump oscillators that reduce power consumption by varying the period of the oscillator driving the charge pump according to the operation mode.
일반적으로, 디램(DRAM)은 하나의 트랜지스터와 하나의 캐패시터로 구성된 메모리 셀에 데이타를 라이트하거나 리드할 수 있는 랜덤 억세스 메모리(random access memory)로써, 로오 어드레스 스트로버(Row Address Strobe) 신호인 라스(/RAS)가 액티브(Active)되면, 이때 입력된 로오 어드레스를 디코딩하여 선택된 워드라인을 구동시키게 된다.In general, a DRAM is a random access memory capable of writing or reading data to a memory cell composed of one transistor and one capacitor, and is a low address strobe signal. When (/ RAS) is activated, the input row address is decoded to drive the selected word line.
그런데, 상기 디램은 메모리 셀을 구성하는 하나의 셀 트랜지스터가 NMOS를 사용하므로, 문턱전압(Vtn)에 의한 전압 손실을 고려하여 전원전압(Vcc) + 문턱전압(Vtn) + ΔV의 전위를 발생하는 워드라인 구동용 Vpp 발생기를 포함하고 있다.However, since one cell transistor constituting the memory cell uses NMOS, the DRAM generates a potential of the power supply voltage Vcc + the threshold voltage Vtn + ΔV in consideration of the voltage loss caused by the threshold voltage Vtn. It includes a Vpp generator for driving wordlines.
즉, 트랜지스터의 특성에서 PMOS형 트랜지스터의 경우는 고전위를 잘 전달하지만 저전위를 전달하는 경우는 문턱전압 이하의 전위를 전달하기는 어렵고, NMOS형 트랜지스터의 경우는 저전위는 잘 전달하지만 고전위를 전달하는 경우에는 게이트 전위보다 문턱전압 만큼 낮은 전위 이상의 전위를 전달하기가 어렵기 때문에 상기 메모리 셀과 같이 소자의 크기를 줄이거나 래치-업(latch-up)을 방지할 목적으로 NMOS형 트랜지스터를 사용하는 경우에는 고전위를 잘 전달하도록 하기 위하여 NMOS 트랜지스터의 게이트에 전달하려고 하는 고전위 보다 최소한 문턱전압(Vt) 이상으로 높은 전위를 인가해야한다. 따라서 디램소자의 워드라인을 구동하기 위해서는 전원전압(Vcc) 보다 더 높은 전위인 고전압(Vpp)을 필요로 하게 된다.That is, in the characteristics of the transistor, the PMOS transistor transfers high potential well, but the low potential transfer is difficult to transfer the potential below the threshold voltage, while the NMOS transistor transfers low potential well but high potential Since it is difficult to transfer a potential higher than a potential lower than a threshold voltage by the gate potential, the NMOS transistor is used to reduce the size of the device or prevent latch-up. In the case of use, in order to transfer the high potential well, a potential higher than a high threshold voltage (Vt) higher than the high potential to be transferred to the gate of the NMOS transistor should be applied. Therefore, in order to drive the word line of the DRAM device, a high voltage Vpp, which is higher than the power supply voltage Vcc, is required.
도 1은 종래의 전하 펌프 오실레이터를 구비하고 있는 고전압 발생 회로의블록구성도이다.1 is a block diagram of a high voltage generation circuit including a conventional charge pump oscillator.
종래의 고전압 발생 회로는 파워업 신호(pwrup)에 의해 고전압(Vpp)과 기준전압(Vref)을 비교하여 고전압(Vpp)이 목표값에 미치는 지를 검출한 신호(OSCH_ON)를 출력하는 Vpp 레벨 검출부(10)와, 상기 Vpp 레벨 검출부(10)에서 출력된 신호(OSCH_ON)에 의해 펄스 신호(OSCH)를 주기적으로 발생하는 오실레이터부(20)와, 상기 오실레이터부(20)로부터 발생된 펄스 신호(OSCH)에 의해 Vpp 전압이 목표값에 도달할 때까지 전하를 펌핑시켜 주는 전하 펌프부(30)로 구성되어 있다.In the conventional high voltage generation circuit, a Vpp level detection unit outputs a signal OSCH_ON that detects whether the high voltage Vpp reaches a target value by comparing the high voltage Vpp and the reference voltage Vref by a power-up signal pwrup. 10), the oscillator unit 20 periodically generating the pulse signal OSCH by the signal OSCH_ON output from the Vpp level detector 10, and the pulse signal OSCH generated from the oscillator unit 20. It is composed of a charge pump unit 30 for pumping the charge until the Vpp voltage reaches the target value.
디램 칩에서 처음 파워를 인가하면 맨 처음 기판전위(Vbb) 펌프가 동작을 개시하고 상기 기판전위(Vbb) 레벨이 일정한 값에 도달하였을 때, 그 사실을 알리는 신호인 파워-업 신호(pwrup)가 상기 오실레이터부(20)로 액티브된다. 그리고 이 신호를 받아들인 상기 오실레이터부(20)가 동작을 개시하면, 이때 출력된 펄스신호(OSCH)에 의해 상기 전하 펌프부(30)가 동작하여 Vpp 전압을 상승시키게 된다. 이때, 상기 Vpp 레벨 검출부(10)는 Vpp 전압을 검출하여 목표값에 도달하게 되면 상기 오실레이터부(20)의 동작을 멈추게 하여 상기 전하 펌프부(30)가 더이상 동작되지 못하게 한다. 이러한 동작의 반복으로, Vpp 전압은 일정한 전위를 유지하게 된다.When power is applied to the DRAM chip for the first time, a power-up signal (pwrup), which is a signal indicating the fact that the substrate potential (Vbb) pump starts to operate and the substrate potential (Vbb) level reaches a certain value, is displayed. The oscillator 20 is activated. When the oscillator 20 receiving the signal starts to operate, the charge pump unit 30 operates by the output pulse signal OSCH to raise the Vpp voltage. At this time, when the Vpp level detector 10 detects the Vpp voltage and reaches the target value, the Vpp level detector 10 stops the operation of the oscillator 20 so that the charge pump 30 is no longer operated. By repeating this operation, the Vpp voltage maintains a constant potential.
그런데, 상기 구성을 갖는 종래의 전하 펌프 오실레이터는 파워업 이후 Vpp 전압이 목표값에 도달할 때까지 전하 펌프부(30)를 동작시키는 오실레이터부(20)의 출력 신호가 전원전압(Vdd)의 레벨이 낮아져도 항상 일정한 주기를 갖는 펄스 신호를 발생시킴으로써, 파워업 모드나 파워 다운(Power Down)시 많은 전류를 소모하게 되는 문제점이 있었다.However, in the conventional charge pump oscillator having the above configuration, the output signal of the oscillator unit 20 which operates the charge pump unit 30 until the Vpp voltage reaches a target value after power-up is at the level of the power supply voltage Vdd. Even if this is low, there is a problem in that a large amount of current is consumed during power-up mode or power-down by generating a pulse signal having a constant cycle.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 동작 모드에 따라 전하 펌프를 구동하는 오실레이터의 주기를 변화시킴으로써, 전력 소비를 줄인 전하 펌프 오실레이터를 제공하는데 있다.Accordingly, the present invention has been made to solve the above problems, and an object of the present invention is to provide a charge pump oscillator which reduces power consumption by changing the period of an oscillator for driving a charge pump according to an operation mode.
도 1은 종래의 전하 펌프 오실레이터를 구비한 고전압 발생 회로의 블록구성도1 is a block diagram of a high voltage generation circuit having a conventional charge pump oscillator
도 2는 본 발명에 의한 전하 펌프 오실레이터를 구비한 고전압 발생 회로의 블록구성도2 is a block diagram of a high voltage generation circuit including a charge pump oscillator according to the present invention.
도 3은 도 2에 도시된 오실레이터부의 상세 회로도FIG. 3 is a detailed circuit diagram of the oscillator unit shown in FIG. 2.
도 4는 도 3에 도시된 오실레이터부의 각 동작 모드에서의 동작 타이밍도4 is an operation timing diagram in each operation mode of the oscillator unit shown in FIG.
도 5는 본 발명에 의해 내부 전원 전압이 생성되는 순서를 시간에 따라 나타낸 동작 타이밍도5 is an operation timing diagram showing the order in which the internal power supply voltage is generated according to the present invention over time;
(도면의 주요 부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)
10, 100 : Vpp 레벨 검출부 20, 200 : 오실레이터부10, 100: Vpp level detector 20, 200: oscillator
30, 300 : 전하 펌프부30, 300: charge pump unit
상기 목적을 달성하기 위한 본 발명의 전하 펌프 오실레이터는, 파워업 신호에 의해 고전압을 기준전압과 비교하여 상기 고전압이 목표값에 미치는 지를 검출한 신호를 출력하는 고전압 레벨 검출부와, 상기 고전압 레벨 검출부로부터 수신된 신호에 의해 동작되며 상기 반도체 메모리 장치의 동작 모드 제어신호에 따라 각기 다른 주기를 갖는 펄스 신호를 발생하는 오실레이터부와, 상기 오실레이터부로부터 발생된 펄스 신호에 의해 상기 고전압이 목표값에 도달할 때까지 전하를 펌핑해 주는 전하 펌프부를 구비한 것을 특징으로 한다.The charge pump oscillator of the present invention for achieving the above object comprises a high voltage level detector for outputting a signal detected by comparing a high voltage to a reference voltage by a power-up signal and from the high voltage level detector; The oscillator unit generates a pulse signal having a different period according to an operation mode control signal of the semiconductor memory device, and the high voltage reaches a target value by a pulse signal generated from the oscillator unit. It characterized in that it comprises a charge pump unit for pumping charge until.
상기 오실레이터부는 리프레시 모드와 파워 다운 모드에서 가장 긴 주기를 갖는 펄스 신호를 발생하고, 상기 엑티브 모드시 가장 짧은 주기를 갖는 펄스 신호를 발생한다.The oscillator unit generates a pulse signal having the longest period in the refresh mode and the power down mode, and generates a pulse signal having the shortest period in the active mode.
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.In addition, in all the drawings for demonstrating an embodiment, the thing with the same function uses the same code | symbol, and the repeated description is abbreviate | omitted.
도 2는 본 발명에 의한 전하 펌프 오실레이터를 구비한 고전압 발생 회로의 블록구성도이다.2 is a block diagram of a high voltage generation circuit including a charge pump oscillator according to the present invention.
본 발명의 전하 펌프 오실레이터는 파워업 신호(pwrup)에 의해 고전압(Vpp)과 기준전압(Vref)을 비교하여 고전압(Vpp)이 목표값에 미치는 지를 검출한 신호(OSCH_ON)를 출력하는 Vpp 레벨 검출부(10)와, 상기 Vpp 레벨 검출부(10)에서 출력된 신호(OSCH_ON)에 의해 동작되며 반도체 메모리 장치의 동작 모드(파워다운 모드, 파워업 모드, 리프레시 모드, 엑티브 모드)에 의해 각기 다른 주기를 갖는 펄스 신호(OSCH)를 발생하는 오실레이터부(20)와, 상기 오실레이터부(20)로부터 발생된 펄스 신호(OSCH)에 의해 Vpp 전압이 목표값에 도달할 때까지 전하를 펌핑시켜 주는 전하 펌프부(30)를 포함하여 구성된다.The charge pump oscillator of the present invention compares the high voltage (Vpp) and the reference voltage (Vref) by the power-up signal (pwrup) and outputs a signal (ppp level detection unit) that detects whether the high voltage (Vpp) reaches a target value (OSCH_ON). (10) and the signal OSCH_ON output from the Vpp level detection unit 10 and different periods according to the operation mode (power down mode, power up mode, refresh mode, active mode) of the semiconductor memory device. The charge pump unit pumps the charge until the Vpp voltage reaches the target value by the oscillator unit 20 for generating the pulse signal OSCH to have and the pulse signal OSCH generated from the oscillator unit 20. It comprises 30.
도 3은 도 2에 도시된 오실레이터부(200)의 상세 회로도이다.3 is a detailed circuit diagram of the oscillator unit 200 shown in FIG. 2.
본 발명에 의한 오실레이터부(200)는 파워다운신호(pwrdn)에 의해 노드(Nd1)의 신호를 노드(Nd2)로 전송하는 전달 게이트(P1,N1)와, 상기 노드(Nd2)의 신호를 일정시간 지연시킨 신호를 노드(Nd3)로 출력하는 제1 딜레이부(210)와, 상기 Vpp 레벨 검출부(100)의 출력 신호(OSCH_ON) 및 노드(Nd12)의 신호를 입력하여 OR 연산한 신호를 노드(Nd4)로 출력하는 OR 게이트(OR)와, 상기 노드(Nd3)의 신호와 상기 노드(Nd4)의 신호를 입력하여 NAND 연산한 신호를 노드(Nd5)로 출력하는 NAND 게이트(NAND1)와, 파워업신호(pwrup)에 의해 상기 노드(Nd1)의 신호를 노드(Nd5)로 전송하는 전달 게이트(P2,N2)와, 상기 노드(Nd5)의 신호를 일정시간 지연시킨 신호를 노드(Nd6)로 출력하는 제2 딜레이부(220)와, 상기 노드(Nd6)의 신호와 상기노드(Nd4)의 신호를 입력하여 NAND 연산한 신호를 노드(Nd7)로 출력하는 NAND 게이트(NAND2)와, 리프레시신호(refresh)에 의해 상기 노드(Nd1)의 신호를 노드(Nd7)로 전송하는 전달 게이트(P3,N3)와, 상기 노드(Nd7)의 신호를 일정시간 지연시킨 신호를 노드(Nd8)로 출력하는 제3 딜레이부(230)와, 상기 노드(Nd8)의 신호와 상기 노드(Nd4)의 신호를 입력하여 NAND 연산한 신호를 노드(Nd9)로 출력하는 NAND 게이트(NAND3)와, 라스신호(RAS)에 의해 상기 노드(Nd1)의 신호를 노드(Nd9)로 전송하는 전달 게이트(P4,N4)와, 상기 노드(Nd9)의 신호를 일정시간 지연시킨 신호를 노드(Nd10)로 출력하는 제4 딜레이부(240)와, 상기 노드(Nd10)의 신호와 상기 노드(Nd4)의 신호를 입력하여 NAND 연산한 신호를 노드(Nd11)로 출력하는 NAND 게이트(NAND4)와, 상기 노드(Nd11)의 신호를 반전시킨 신호를 상기 노드(Nd1)로 전송하는 인버터(IN5)와, 상기 노드(Nd11)의 신호를 반전시킨 신호를 상기 노드(Nd12)로 전송하는 인버터(IN6)와, 상기 노드(Nd12)의 신호를 입력하여 버퍼링한 신호(OSCH)를 출력하는 인버터(IN7, IN8)로 구성된다.The oscillator unit 200 according to the present invention transmits the signals of the node Nd1 to the node Nd2 by the power down signal pwrdn, and the signals of the node Nd2 are constant. The first delay unit 210 outputs the time-delayed signal to the node Nd3, the output signal OSCH_ON of the Vpp level detector 100 and the signal of the node Nd12 are inputted, and ORed. An OR gate OR output to Nd4, a NAND gate NAND1 for inputting a signal of the node Nd3 and a signal of the node Nd4 to a node Nd5, and outputting a signal to the node Nd5; The transfer gates P2 and N2 for transmitting the signal of the node Nd1 to the node Nd5 by a power-up signal pwrup, and the signal for delaying the signal of the node Nd5 for a predetermined time are the nodes Nd6. A second delay unit 220 for outputting a signal to the node Nd6 and a signal for the node Nd6 and a signal of the node Nd4 to be input to the node Nd7 for outputting a NAND calculation signal to the node Nd7. Signal NAND2, transfer gates P3 and N3 for transmitting the signal of the node Nd1 to the node Nd7 by the refresh signal refresh, and a signal for delaying the signal of the node Nd7 for a predetermined time. Is a third delay unit 230 for outputting a signal to the node Nd8, and a NAND gate for outputting a NAND operation signal to the node Nd9 by inputting a signal of the node Nd8 and a signal of the node Nd4 ( NAND3, transfer gates P4 and N4 for transmitting the signal of the node Nd1 to the node Nd9 by the ras signal RAS, and a signal obtained by delaying the signal of the node Nd9 for a predetermined time. A fourth delay unit 240 outputting to Nd10, a NAND gate NAND4 for outputting a NAND operation signal to the node Nd11 by inputting a signal of the node Nd10 and a signal of the node Nd4. And an inverter IN5 for transmitting a signal inverting the signal of the node Nd11 to the node Nd1, and a signal inverting the signal of the node Nd11. Inverter IN6 for transmitting to Nd12 and inverters IN7 and IN8 for inputting the signal of node Nd12 and outputting buffered signal OSCH.
상기 구성을 갖는 오실레이터부(200)의 동작을 도 4에 도시된 각 동작 모드에서의 동작 타이밍을 참조하여 설명한다.The operation of the oscillator unit 200 having the above configuration will be described with reference to the operation timing in each operation mode shown in FIG.
먼저, Vpp 레벨 검출부(100)에서 출력된 신호(OSCH_ON)가 인에이블되면 오실레이터부(200)는 동작을 시작한다. 상기 오실레이터부(200)는 각각의 입력신호(pwrdn, pwrup, refresh, RAS)에 따라 오실레이터부(200)에서 출력되는 펄스 신호(OSCH)의 주기가 달라지게 된다.First, when the signal OSCH_ON output from the Vpp level detector 100 is enabled, the oscillator 200 starts to operate. The period of the pulse signal OSCH output from the oscillator 200 is changed according to the input signals pwrdn, pwrup, refresh, and RAS.
pwrdn 신호의 인에이블시(파워 다운 모드) 제1 내지 제4 딜레이부(210∼240)및 출력단에 접속된 2개의 인버터(IN7,IN8)를 통해 딜레이된 펄스 신호가 출력되기 때문에, 4개의 동작 모드(파워다운 모드, 파워업 모드, 리프레시 모드, 엑티브 모드)중 가장 느린 주기를 갖는 펄스 신호를 발생한다.When the pwrdn signal is enabled (power down mode), the delayed pulse signals are outputted through the first to fourth delay units 210 to 240 and the two inverters IN7 and IN8 connected to the output terminals. Generates the pulse signal with the slowest period of the modes (power down mode, power up mode, refresh mode, active mode).
pwrup 신호의 인에이블시(파워 업 모드) 제2 내지 제4 딜레이부(220∼240) 및 출력단에 접속된 2개의 인버터(IN7,IN8)를 통해 딜레이된 펄스 신호를 출력한다. 이때, 출력된 펄스 신호는 상기 파워다운 모드시 발생되는 펄스 신호보다는 주기가 빠르고 리프레시 모드시 발생되는 펄스 신호보다는 주기가 느리다.When the pwrup signal is enabled (power-up mode), a delayed pulse signal is output through the second to fourth delay units 220 to 240 and two inverters IN7 and IN8 connected to the output terminal. In this case, the output pulse signal has a faster cycle than the pulse signal generated in the power down mode and a slower cycle than the pulse signal generated in the refresh mode.
refresh 신호의 인에이블시(리프레시 모드) 제3 내지 제4 딜레이부(230∼240) 및 출력단에 접속된 2개의 인버터(IN7,IN8)를 통해 딜레이된 펄스 신호를 출력한다. 이때, 출력된 펄스 신호는 상기 파워업 모드시 발생되는 펄스 신호보다는 주기가 빠르고 엑티브 모드시 발생되는 펄스 신호보다는 주기가 느리다.When the refresh signal is enabled (refresh mode), a delayed pulse signal is output through the third to fourth delay units 230 to 240 and two inverters IN7 and IN8 connected to the output terminal. In this case, the output pulse signal has a faster period than the pulse signal generated in the power-up mode and a slower period than the pulse signal generated in the active mode.
RAS 신호의 인에이블시(엑티브 모드) 제4 딜레이부(240) 및 출력단에 접속된 2개의 인버터(IN7,IN8)를 통해 딜레이된 펄스 신호가 출력되기 때문에, 4개의 동작 모드(파워다운 모드, 파워업 모드, 리프레시 모드, 엑티브 모드)중 가장 빠른 주기를 갖는 펄스 신호를 발생한다.When the RAS signal is enabled (active mode), the delayed pulse signal is output through the fourth delay unit 240 and the two inverters IN7 and IN8 connected to the output terminal. Therefore, four operation modes (power down mode, It generates the pulse signal with the fastest period among power up mode, refresh mode and active mode.
도 5는 본 발명에 의해 내부 전원 전압이 생성되는 순서를 시간에 따라 나타낸 동작 타이밍도이다.FIG. 5 is an operation timing diagram showing the order in which the internal power supply voltages are generated according to the present invention over time.
먼저 외부 전원이 생성된 후, 어느정도 레벨까지 외부전압(Vdd)이 올라가면, 내부 회로의 스탠바이 레벨(standby level)을 잡거나 백 바이어스 전압(Back BiasVoltage: VBB)를 생성시키기 위한 파워업(Pwrup) 신호가 생성된다. 파워업 신호가 생성된후 VBB 전하 펌프부에 의해 VBB 전압이 목표값까지 내려가면 BVBBOK 신호가 생성되고, 그 이후 필요한 전원 전압(VDC,VCP,VBLP,VPP)을 생성한다. 파워업시는 주어진 시간(Power Up Specification)안에 내부 전원 전압이 생성되면 되므로 스탠바이 전류(Standby Current)를 줄이기 위해 발진기 주기를 길게 한다.After the external power is first generated, when the external voltage Vdd rises to a certain level, a power-up signal for setting a standby level of the internal circuit or generating a back bias voltage (VBB) is generated. Is generated. After the power-up signal is generated, when the VBB voltage is lowered to the target value by the VBB charge pump unit, the BVBBOK signal is generated, and then the necessary power supply voltages (VDC, VCP, VBLP, and VPP) are generated. During power-up, the internal power supply voltage needs to be generated within a given power-up specification, so the oscillator period is extended to reduce the standby current.
디램(Dram) 동작을 위해서는 로오 어드레스 스트로브(Row Address Strobe: RAB)신호가 인에이블되면 그 이후부터 내부 전원 전압을 발생하기 위해 디램이 동작을 하게 되는데, 이때 디램은 가장 많은 전류를 소비한다. 이 상태에서 오실레이터는 가장 짧은 주기를 갖는 펄스 신호를 발생한다.For DRAM operation, when the Low Address Strobe (RAB) signal is enabled, the DRAM operates to generate an internal power supply voltage thereafter. The DRAM consumes the most current. In this state, the oscillator generates the pulse signal with the shortest period.
반도체 소자는 일정한 주기에 한번 다시 데이타를 리드나 라이트해주는 리프레시 동작이 있고, 일정시간 반도체 소자를 쉬게 하는 파워 다운 모드(Power Down mode) 또는 슬리프 모드(Sleep Mode)가 있다. 이 모드에서 디램은 가장 적은 전류를 소모하게 된다. 따라서, 오실레이터는 주기가 가장 느린 펄스 신호를 발생한다. 따라서, 오실레이터는 반도체 소자의 상황에 따라 주기가 바뀌어, 필요한 만큼의 전원만 소비하게 된다.The semiconductor device has a refresh operation to read or write data once again at a predetermined cycle, and has a power down mode or a sleep mode that allows the semiconductor device to rest for a predetermined time. In this mode, DRAM consumes the least current. Thus, the oscillator generates the pulse signal with the slowest period. Therefore, the oscillator changes in cycle depending on the situation of the semiconductor element, and consumes only as much power as necessary.
최근의 반도체 소자는 뱅크 인버리브(Bank Interleave)동작을 하는데, 본 발명은 반도체 엑티브 모드시 엑티브 뱅크의 갯수에 따라 오실레이터의 주기를 조절하는 전하 펌프 오실레이터로도 사용이 가능하다.Recent semiconductor devices perform bank interleave operation. The present invention can also be used as a charge pump oscillator for adjusting the cycle of the oscillator according to the number of active banks in the semiconductor active mode.
이상에서 설명한 바와 같이, 본 발명에 의한 전하 펌프 오실레이터에 의하면, 파워 업 모드에서는 주어진 시간안에 파워가 안정화되면 되므로 천천히 전하 펌핑을 하도록 제어하고, 엑티브 모드에서는 빠른 시간내에 안정된 전압을 요하므로 오실레이터의 주기를 빠르게 하고, 리프레시 모드나 파워 다운 모드에서는 전류 소모가 적으므로 가장 긴 주기를 갖고 발진기를 구동한다. 따라서, 본 발명은 필요한 상황에 맞게 전류를 사용하는 효과가 있다.As described above, according to the charge pump oscillator according to the present invention, since the power is stabilized within a given time in the power-up mode, it is controlled to perform charge pumping slowly, and in the active mode, since the stable voltage is required within a short time, the period of the oscillator This speeds up and drives the oscillator with the longest period since the current consumption is low in refresh or power down mode. Therefore, the present invention has the effect of using the current according to the required situation.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, preferred embodiments of the present invention are disclosed for the purpose of illustration, those skilled in the art will be able to various modifications, changes, additions, etc. within the spirit and scope of the present invention, these modifications and changes should be seen as belonging to the following claims. something to do.
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