KR100268329B1 - 반도체 집적 회로 - Google Patents

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아끼쿠사 나오유끼
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Abstract

본 발명은 LSSD 방식과 MUX-D 방식을 혼재시킴으로써, 적절한 규모의 신뢰성이 높은 반도체 집적 회로를 제공하는 것을 목적으로 한다.
반도체 집적 회로로서, 각각 제1 또는 제2 클록을 선택하는 제1 셀렉터와, 제1 클록의 반전 신호 또는 제3 클록을 선택하는 제2 셀렉터와, 제1 데이타 신호 또는 제1 스캔 신호를 선택하는 제3 셀렉터와, 제3 셀렉터의 출력을 래치하는 제1 래치 회로와, 제1 래치 회로의 출력을 래치하는 제2 래치 회로를 갖는 복수의 제1 FF로 이루어지는 제1 시프트 레지스터와, 각각 제2 데이타 신호 또는 제2 스캔 신호를 선택하는 제4 셀렉터와, 제4 셀렉터의 출력을 래치하는 제3 래치 회로와, 제3 래치 회로의 출력 신호를 래치하는 제4 래치 회로를 갖는 복수의 제2 FF로 이루어지는 제2 시프트 레지스터를 구비하여 구성한다.

Description

반도체 집적 회로
본 발명은 반도체 칩상에 형성된 반도체 집적 회로에 관한 것으로, 특히, 반도체 집적 회로의 플립플롭(이하, FF라고 약칭)의 구성에 관한 것이다.
반도체 칩상의 카운터나 레지스터 등에 복수의 FF가 사용되기 때문에, FF 자체의 동작을 확인하는 테스트를 행할 필요가 있다. 개개의 FF에 대해 테스트를 행하면, 테스트 회로에 의해 회로 규모가 커지기 때문에, 테스트를 위해 복수의 FF를 시프트 레지스터 구성하여, 이 시프트 레지스터의 시프트 동작을 확인함으로써, 구성하는 FF의 테스트를 행하는 것으로 하고 있다.
일반적으로 반도체 칩에 형성되는 반도체 집적 회로는 설계 효율의 관점 등에서, 회로를 구성하는 FF 등의 기본 회로를 라이브러리에 셀로서 등록하여, 이 셀을 인용함으로써 레이아웃 설계가 행해진다. 이 FF의 셀에는 LSSD 방식의 셀과 MUX-D 방식의 셀이 있다.
LSSD 방식의 FF의 셀은 선택 신호에 따라서, 시스템 클록과 제1 클록(A 클록) 중 어느 하나를 선택하는 제1 셀렉터와, 시스템 클록을 반전하는 인버터와, 선택 신호에 따라서 인버터의 출력 신호와 제2 클록(B 클록) 중 어느 하나를 선택하는 제2 셀렉터와, 선택 신호에 따라서 데이타 신호와 스캔 신호 중 어느 하나를 선택하는 제3 셀렉터와, 제1 셀렉터의 출력을 클록 입력하고 제3 선택 신호의 출력 신호를 클록의 상승 구간에서 취입하는 전송 게이트 등으로 구성한 제1 래치 회로와, 제2 셀렉터의 출력을 클록 입력하여 제1 래치 회로의 출력을 취입하는 전송 게이트 등으로 구성한 제2 래치 회로를 갖는다.
그리고, LSSD 방식의 FF의 출력을 후단의 FF에 스캔 신호로서 입력하고, 시스템 클록, A 클록 및 B 클록을 공통으로 입력하여 복수의 FF로 이루어지는 시프트 레지스터를 구성하고, 시프트 레지스터의 선두의 FF에 스캔 신호를 외부로부터 입력함으로써 레지스터를 구성한다.
한편, MUX-D 방식의 셀은 선택 신호에 따라서, 시스템 클록을 반전하는 인버터, 선택 신호에 따라서 데이타 신호와 스캔 신호 중 어느 하나를 선택하는 제4 셀렉터와, 시스템 클록을 클록 입력하여 제4 셀렉터의 출력 신호를 클록의 상승 구간에서 취입하는 전송 게이트 등으로 구성한 제3 래치 회로와, 인버터의 출력 신호를 클록 입력하여 제3 래치 회로의 출력을 취입하는 전송 게이트 등으로 구성한 제4 래치 회로를 갖는다.
그리고, MUX-D 방식의 FF의 출력을 후단의 FF에 스캔 신호로서 입력하고, 시스템 클록을 공통으로 입력하여 복수의 FF로 이루어지는 시프트 레지스터를 구성하고, 시프트 레지스터의 선두의 FF에 스캔 신호를 외부로부터 입력함으로써 레지스터를 구성한다.
그러나, 종래의 반도체 집적 회로에서는 1개의 반도체 칩상에 LSSD 방식인 것만이나, MUX-D 방식인 것만에 의해 시프트 레지스터를 구성하고 있고, LSSD 방식인 것과 MUX-D 방식인 것을 혼재하여 구성하지 않았다.
그 때문에, LSSD 방식인 것을 채용한 경우는 독립한 2개의 전용 클록, 즉, A 클록 및 B 클록을 사용하여 시프트 레지스터의 테스트를 행하기 때문에, A 클록과 B 클록의 펄스 기간의 중복을 확실하게 없앨 수 있고, 펄스 기간의 중복에 의한 FF의 오동작이 없어지며, 스캔 동작에서 타이밍 에러의 부적합함이 발생하지 않는다고 하는 이점이 있지만, 제1∼제3 셀렉터의 회로 및 3개의 클록의 배선에 의해, FF의 회로가 복잡해지며, 반도체 칩의 회로 규모가 커진다고 하는 결점이 있었다.
한편, MUX-D 방식인 것에서는 LSSD 방식인 것에 비하여 회로 규모는 작아진다고 하는 이점이 있지만, 시스템 클록과 반전한 시스템 클록을 사용하기 때문에, 2개의 클록의 펄스의 중복해 의해 스캔 동작에서 타이밍 에러가 쉽게 발생한다고 하는 결점이 있었다.
상기한 바와 같이, LSSD 방식 및 MUX-D 방식 중 어느 한쪽 방식만을 채용하는 종래의 반도체 집적 회로에서는, 적절한 규모로 신뢰성이 높은 스캔 회로를 구성할 수 없었다.
따라서, 본 발명의 목적은 2개의 전용 클록을 사용하는 LSSD 방식과 1개의 클록을 사용하는 MUX-D 방식을 혼재시킴으로써, 적절한 규모로 FF의 테스트 신뢰성이 높은 반도체 집적 회로를 제공하는 것이다.
도 1은 본 발명의 반도체 집적 회로의 기본 블록도.
도 2는 본 발명의 실시 형태에 따른 반도체 집적 회로의 구성도.
도 3은 도 2 중의 LSSD 방식의 시프트 레지스터의 구성도.
도 4는 도 2 중의 MUX-D 방식의 시프트 레지스터의 구성도.
〈도면의 주요부분에 대한 부호의 설명〉
SCK1: 제1 시스템 클록
CLKA: 제1 테스트 클록
CLKB: 제2 테스트 클록
SCK2: 제2 시스템 클록
2: 제1 셀렉터
4: 제2 셀렉터
6: 제3 셀렉터
8: 제1 래치 회로
10: 제2 래치 회로
12－i(i=1∼n): 제1 FF
14: 제1 시프트 레지스터
16: 제4 셀렉터
18: 제3 래치 회로
20: 제4 래치 회로
22－j(j=1∼m): 제2 FF
본 발명의 제1 특징에 따른 반도체 집적 회로에 있어서, 반도체 칩상에 형성된 반도체 집적 회로로서, 제1 클록 신호에 기초하여 스캔 데이타를 래치하는 제1 래치 회로와, 상기 제1 클록 신호의 반전 신호에 기초하여 상기 제1 래치 회로의 출력 데이타를 래치하는 제2 래치 회로를 포함하여 이루어지는 제1 플립플롭을 복수 가지며, 상기 제2 래치 회로의 출력을 후단의 제1 플립플롭의 스캔 데이타로 하는 제1 시프트 레지스터와, 제2 클록 신호에 기초하여 스캔 데이타를 래치하는 제3 래치 회로와, 제3 클록 신호에 기초하여 상기 제3 래치 회로의 출력 데이타를 래치하는 제4 래치 회로를 포함하여 이루어지는 제2 플립플롭을 복수 가지며, 상기 제4 래치 회로의 출력을 후단의 제2 플립플롭의 스캔 데이타로 하는 제2 시프트 레지스터를 구비한 것을 특징으로 하는 반도체 집적 회로가 제공된다.
본 발명의 제2 특징에 따른 반도체 집적 회로에 있어서, 반도체 칩상에 형성된 반도체 집적 회로로서, 각각 제1 클록 신호 또는 그 반전 신호와 제2 클록 신호 중 어느 하나를 선택하는 제1 셀렉터와, 상기 제1 클록 신호 또는 그 반전 신호와 제3 클록 신호 중 어느 하나를 선택하는 제2 셀렉터와, 제1 데이타 신호와 제1 스캔 신호 중 어느 하나를 선택하는 제3 셀렉터와, 상기 제1 셀렉터의 출력 신호에 기초하여 상기 제3 셀렉터의 출력 신호를 래치하는 제1 래치 회로와, 상기 제2 셀렉터의 출력 신호에 기초하여 상기 제1 래치 회로의 출력 신호를 래치하는 제2 래치 회로를 갖는 복수의 제1 플립플롭과, 각각 제2 데이타 신호와 제2 스캔 신호 중 어느 하나를 선택하는 제4 셀렉터와, 제4 클록 신호 또는 그 반전 신호에 기초하여 상기 제4 셀렉터의 출력 신호를 래치하는 제3 래치 회로와, 상기 제4 클록 신호 또는 그 반전 신호에 기초하여 상기 제3 래치 회로의 출력 신호를 래치하는 제4 래치 회로를 갖는 복수의 제2 플립플롭을 구비하고, 제1 시스템 클록, 제1 및 제2 테스트 클록 신호를 상기 제1, 제2 및 제3 클록 신호로서 각각 공통으로 입력하고, 전단의 제1 플립플롭의 출력 신호를 후단의 제1 플립플롭의 상기 제1 스캔 신호로서 입력하여, 복수의 상기 제1 플립플롭으로 이루어지는 제1 시프트 레지스터를 구성하고, 제2 시스템 클록을 상기 제4 클록 신호로서 공통으로 입력하고, 전단의 제2 플립플롭의 출력 신호를 후단의 제2 플립플롭의 상기 제2 스캔 신호로서 입력하여, 복수의 상기 제2 플립플롭으로 이루어지는 제2 시프트 레지스터를 구성한 것을 특징으로 하는 반도체 집적 회로가 제공된다.
도 1은 본 발명의 반도체 집적 회로의 기본 블록도이다.
이 도면에 도시된 바와 같이, 반도체 집적 회로는 반도체 칩상에 형성된 복수의 제1 FF(12－i(i=1∼n))에 의해 구성된 제1 시프트 레지스터(14) 및 복수의 제2 FF(22－j(j=1∼m))에 의해 구성된 제2 시프트 레지스터(24)를 구비한다.
제1 FF(12－i)는 제1, 제2, 제3 셀렉터(2, 4, 6) 및 제1, 제2 래치 회로(8, 10)를 갖는다. 제1 셀렉터(2)는 제1, 제2 클록 중 어느 하나를 선택하는 것이다.
제2 셀렉터(4)는 제1 클록의 인버터(5)에 의한 반전 신호 또는 제3 클록을 선택하는 것이다. 제3 셀렉터(6)는 데이타 신호 DI1 또는 하나의 스캔 신호 SI1을 선택하는 것이다.
제1 래치 회로(8)는 제1 셀렉터(2)의 출력 신호를 클록 입력하여, 제3 셀렉터의 출력 신호를 래치하는 것이다. 제2 래치 회로(10)는 제2 셀렉터(4)의 출력 신호를 클록 입력하여, 제1 래치 회로(8)의 출력 신호를 래치하는 것이다.
제1 시프트 레지스터(14)는 전단의 제1 FF(12－(i－1)(i=2∼n))의 출력 신호 SO를 후단의 제1 FF(12－i)의 스캔 신호 SI1로서 입력하고, 각 제1 FF(12－i(i=1∼n))에는 제1, 제2, 제3 클록으로서, 제1 시스템 클록 SCK1, 제1 테스트 클록 CLKA, 제2 테스트 클록 CLKB를 공통으로 입력하는 구성이다.
제2 FF(12－i)는 제4 셀렉터(16) 및 제3, 제4 래치 회로(18, 20)를 갖는다. 제4 셀렉터(16)는 데이타 신호 DI2 또는 스캔 신호 SI2를 선택하는 것이다.
제3 래치 회로(18)는 제4 클록을 클록 입력하여, 제4 셀렉터의 출력 신호를 래치하는 것이다. 제4 래치 회로(20)는 제4 클록의 인버터(19)에 의한 반전 신호를 클록 입력하여, 제3 래치 회로(18)의 출력 신호를 래치하는 것이다.
제2 시프트 레지스터(24)는 전단의 제2 FF(22－(j－1)(j=2∼m)의 출력 신호 SO를 후단의 제2 FF(22－j)의 스캔 신호 SI2로서 입력하고, 각 제2 FF(22－j(j=1∼m))에는, 제4 클록으로서, 제2 시스템 클록 SCK2를 공통으로 입력하는 구성이다.
이상과 같은 구성에 따르면, 제1 시프트 레지스터(14)는 테스트시에는 제1 테스트 클록 CLKA에 동기하여 스캔 신호 SI1을 래치하고, 제2 테스트 클록 CLKB에 동기하여 래치한 스캔 신호 SI1을 출력하여, 시프트 동작을 한다.
제1 시프트 레지스터(14)는 독립인 제1 테스트 클록 CLKA, 제2 테스트 클록 CLKB에 기초하여 래치 동작을 하기 때문에, 제1 테스트 클록 CLKA, 제2 테스트 클록 CLKB를 펄스의 기간이 중복되지 않도록 함으로써, 타이밍 에러에 의한 오동작을 하는 일이 없다.
그러나, 제1 시프트 레지스터(14)는 회로 규모가 커지기 때문에, 예컨대, 클록 스큐가 커지는 경우에 적용하면 된다.
제2 시프트 레지스터(24)는 테스트시에는 제2 시스템 클록 SCK2의 상승 등에 동기하여 스캔 신호 SI2를 래치하고, 제2 시스템 클록 SCK2의 하강 등에 동기하여 래치한 스캔 신호 SI1을 출력하여, 시프트 동작을 한다.
제2 시프트 레지스터(24)는 제2 시스템 클록 SCK2에 기초하여 래치 동작을 하기 때문에, 클록 스큐에 의한 타이밍 에러를 일으키기 쉽지만, 회로 규모를 작게 할 수 있다. 예컨대, 제2 시프트 레지스터(24)는 클록 스큐가 작은 경우에 적용하면 된다.
이것에 의해, 레지스터를 구성할 때의 레지스터의 클록 스큐나 회로 규모를 기준으로 FF를 선택함으로써, 가장 적합한 반도체 집적 회로를 실현할 수 있게 된다.
도 2는 본 발명의 실시 형태에 따른 반도체 집적 회로의 구성도이다.
이 반도체 집적 회로는 1개의 반도체 칩상에 형성되어 있고, 시스템 클록 입력 단자(40), 스캔 제어 신호 입력 단자(42), 스캔 데이타 입력 단자(46), 테스트 클록 입력 단자(48), 복수의 스캔 출력 단자(50), 복수의 지연 소자(56), 복수의 드라이버(52, 54, 58, 60, 62, 64, 66, 68, 70, 72), LSSD 방식의 시프트 레지스터(80, 82), MUX-D 방식의 시프트 레지스터(84 ,86) 및 도시하지 않은 조합 회로나 동기식 RAM 회로 등을 구비한다.
시스템 클록 입력 단자(40)는 시스템 클록 SCLK를 입력하는 단자이다. 또한, 시스템 클록 SCLK를 복수개 필요로 하는 경우는 시스템 클록 입력 단자(40)가 복수개 필요해진다.
스캔 제어 신호 입력 단자(42)는 반도체 집적 회로의 운용/테스트 중 어느 하나를 지정하는 스캔 제어 신호 SCTL을 입력하는 단자로서, 예컨대, 하이 레벨로 테스트를, 로우 레벨로 운용을 행한다.
스캔 신호 입력 단자(46)는 테스트시에 스캔 신호 SI를 입력하는 단자로서, 예컨대, LSI 테스터 등에 의해 스캔 신호 SI가 입력된다. 또한, 이 스캔 신호 입력 단자(46)는 LSSD 방식, MUX 방식 등의 방식마다 복수개 설치하여도 된다.
테스트 클록 입력 단자(48)는 테스트시에 테스트 클록 TCLK를 입력하는 단자로서, 예컨대, LSI 테스터 등에 의해 테스트 클록 TCLK가 입력된다.
스캔 출력 단자(50)는 스캔 신호 SO를 출력하는 단자로서, 예컨대, 테스트시에 LSI 테스터와 접속함으로써 스트로브 포인트에서의 출력 신호의 레벨이 측정되고, 기대치와 비교되어, 시프트 레지스터(80, 82, 84, 86)를 구성하는 FF의 고장이 판단된다.
드라이버(52)는 클록 스큐 감소를 위한 시스템 동작용 메인 클록 드라이버이다. 드라이버(54)는 클록 스큐 감소를 위한 드라이버(52)의 출력측과 클록 배선사이에 설치된 시스템 동작용 글로벌 클록 드라이버이다.
복수의 드라이버(58, 60, 62)는 클록 스큐 감소를 위해, 지연 소자(56)의 출력측과 클록 배선사이에 설치된 시스템 동작용 글로벌 클록 드라이버이다. 지연 소자(56)는 시스템 클록 SCLK를 각 블록으로 분배했을 때의 부하 언밸런스에 의한 스큐의 흡수를 위한 것이다.
클록 발생 회로(63)는 테스트 클록 TCLK로부터 제1, 제2, 제3 테스트 클록 CLKA, CLKB, CLKM을 생성하는 것이다. 제3 테스트 클록 CLKM은 테스트 클록 TCLK와 같은 클록 주기로서, 예컨대 테스트 클록 TCLK를 통과한 클록이다.
제1 테스트 클록 CLKA는 테스트 클록 TCLK와 같은 클록 주기로서, 테스트 클록 TCLK의 상승 구간에서 일정한 펄스폭의 클록이다. 제2 테스트 클록 CLKB는 테스트 클록 TCLK와 같은 클록 주기로서, 테스트 클록 TCLK의 하강 구간에서 일정한 펄스폭의 클록이다.
제1, 제2 테스트 클록 CLKA, CLKB의 펄스폭을 적당히 설정함으로써, 2개의 테스트 클록 CLKA와 CLKB 사이에서 펄스의 기간이 중복되는 것을 여유를 두어 방지하고 있다.
드라이버(64)는 MUX-D 방식의 시프트 레지스터(8)에 제3 테스트 클록 CLKM을 분배했을 때의 클록 스큐 감소를 위한 스캔의 시프트 동작용 글로벌 클록 드라이버이다.
셀렉터(65)는 스캔 제어 신호 SCTL에 기초하여, 시스템 클록 SCLK 또는 제3 테스트 클록 CLKM 중 어느 하나를 선택하는 것으로, 예컨대, 스캔 제어 신호 SCTL이 하이 레벨일 때, 제3 테스트 클록 CLKM을 선택하고, 스캔 제어 신호 SCTL이 로우 레벨일 때, 시스템 클록 SCLK를 선택한다.
드라이버(66)는 MUX-D 방식의 시프트 레지스터(84)를 구성하는 FF의 팬인에 의한 클록 스큐 감소를 위한 스캔의 시프트 동작용 로컬 클록 드라이버이다.
드라이버(68, 70)는 제1, 제2 테스트 클록 CLKA, CLKB를 위한 것으로, 드라이버(64)와 동일한 역할을 행하는 스캔의 시프트 동작용 글로벌 클록 드라이버이다.
드라이버(72, 74)는 제1, 제2 테스트 클록 CLKA, CLKB를 위한 것으로, 드라이버(66)와 동일한 역할을 행하는 스캔의 시프트 동작용 로컬 클록 드라이버이다.
본 실시 형태에서는 LSSD 방식의 시프트 레지스터(80)(타입 1), LSSD 방식의 시프트 레지스터(82)(타입 2), MUX-D 방식의 시프트 레지스터(84)(타입 3) 및 MUX-D 방식의 시프트 레지스터(86)(타입 4)의 4종류의 시프트 레지스터가 있다.
타입 1의 시프트 레지스터(80)는 드라이버(62)로부터 분배된 시스템 클록 SCLK를 다른 시프트 레지스터(82, 84, 86)와 공용하지 않는 LSSD 방식이다.
타입 2의 시프트 레지스터(82)는 드라이버(60)로부터 분배된 시스템 클록 SCLK를 MUX-D 방식의 시프트 레지스터(84)와 공용하는 LSSD 방식이다.
타입 3의 시프트 레지스터(84)는 드라이버(60)로부터 분배된 시스템 클록 SCLK를 LSSD 방식의 시프트 레지스터(84)와 공용하는 MUX-D 방식이다.
타입 4의 시프트 레지스터(86)는 드라이버(60)로부터 분배된 시스템 클록 SCLK를 다른 시프트 레지스터(80, 82, 84)와 공용하지 않는 MUX-D 방식이다.
타입 1의 시프트 레지스터(80)는 테스트시에 독립된 2개의 테스트 클록 CLKA, CLKB를 사용하기 때문에, 타이밍 에러가 쉽게 발생하지 않고, 또한, 운용시에 있어서, 시스템 클록 SCLK가 셀렉터(65)로부터 분배되는 일도 없고, 드라이버(62)의 출력의 시스템 클록 SCLK를 사용하기 때문에, 시스템 클록 SCLK의 지연 시간이 작다는 장점이 있지만, 회로 규모가 커진다고 하는 단점이 있다.
타입 2의 시프트 레지스터(82)는 테스트시에 독립된 2개의 테스트 클록 CLKA, CLKB를 사용하기 때문에, 타이밍 에러가 쉽게 발생하지 않는다고 하는 장점이 있지만, 타입 1과는 달리 드라이버(60)의 출력의 시스템 클록 SCLK를 MUX-D 방식의 시프트 레지스터(84)와 공용하기 때문에, 시스템 클록 SCLK의 지연 시간이 염려되는 데다가 회로 규모가 커진다고 하는 단점이 있다.
타입 3의 시프트 레지스터(84)는 시프트 레지스터(80, 82)에 비하여, 회로 규모가 작아진다는 장점이 있지만, 셀렉터(65)의 출력 중 1개의 클록을 사용하기 때문에, 클록 스큐에 의해, 타이밍 에러가 시프트 레지스터(80, 82)에 비하여 쉽게 생긴다고 하는 단점이 있다.
단, 셀렉터(65)를 이용하여, 제3 테스트 클록 CLKM을 시프트 레지스터(84)에 분배하여 시프트 레지스터(84)의 테스트를 행하기 때문에, 테스트시에 시스템 클록 SCLK를 사용하는 경우에 비하여, 클록 스큐가 작아져서 시프트 레지스터(84)가 타이밍 에러를 일으키기 어렵게 되어 있는 한편, 운용시에 있어서, 시스템 클록 SCLK가 셀렉터(65)를 통해서 출력되기 때문에, 시스템 클록 SCLK의 지연에 의한 출력의 지연이 임계 경로 등에서는 염려된다.
타입 4의 시프트 레지스터(86)는 시프트 레지스터(80, 82)에 비하여, 규모가 작아진다고 하는 장점이 있지만, 테스트시에 드라이버(60)의 출력의 시스템 클록 SCLK를 사용하기 때문에, 클록 스큐에 의한 타이밍 에러가 시프트 레지스터(80, 82)에 비하여 생기기 쉽다고 하는 단점이 있다.
도 3은 도 2 중의 LSSD 방식의 시프트 레지스터의 구성도이다.
이 도면에 도시된 바와 같이, 각 LSSD 방식의 시프트 레지스터(80, 82)는 LSSD 방식의 FF(90－i(i=1∼n))에 의해 시프트 레지스터를 구성하고 있고, 초단의 FF(90－1)의 단자 SI에는 스캔 신호 SI가 입력되며, 최종단의 FF(90－n)의 단자 SO로부터 스캔 출력 단자(50)로 출력한다.
각 FF(90－i)는 단자 DI, SCK, SI, SM, CKA, CKB, DO 및 SO, 도시하지 않은 인버터, 도시하지 않은 제1∼제3 셀렉터 및 도시하지 않은 제1, 제2 래치 회로를 갖는다.
단자 DI는 조합 회로(92) 등으로부터 데이타를 입력하는 단자이다. 단자 SCK는 시스템 클록 SCLK를 입력하는 클록 단자이다. 단자 SI는 스캔 신호 SI를 입력하는 단자이다. 단자 SM은 스캔 제어 신호 SCTL을 입력하는 단자이다.
단자 CKA, CKB는 제1, 제2 테스트 클록 CLKA, CLKB를 입력하는 클록 단자이다. 단자 DO는 조합 회로(92) 등에 데이타를 출력하는 단자이다. 단자 SO는 스캔 신호 SI를 출력하는 단자이다. 인버터는 시스템 클록 SCLK를 반전하는 것이다.
제1 셀렉터는 스캔 제어 신호 SCTL에 따라서, 시스템 클록 SCLK 또는 제1 테스트 클록 CLKA 중 어느 하나를 선택하는 것으로, 예컨대, 스캔 제어 신호 SCTL이 하이 레벨일 때에 제1 테스트 클록 CLKA를 선택하고, 스캔 제어 신호 SCTL이 로우 레벨일 때에 시스템 클록 SCLK를 선택하는 것으로 한다.
제2 셀렉터는 스캔 제어 신호 SCTL에 따라서, 인버터의 출력 신호의 시스템 클록 SCLK의 반전 신호 또는 제2 테스트 클록 CLKB 중 어느 하나를 선택하는 것으로, 예컨대, 스캔 제어 신호 SCTL이 하이 레벨일 때에 제2 테스트 클록 CLKB를 선택하고, 스캔 제어 신호 SCTL이 로우 레벨일 때에 시스템 클록 SCLK의 반전 신호를 선택한다.
제3 셀렉터는 스캔 제어 신호 SCTL에 따라서, 데이타 신호 DI 또는 스캔 신호 SI 중 어느 하나를 선택하는 것으로, 예컨대, 스캔 제어 신호 SCTL이 하이 레벨일 때에 스캔 신호 SI를 선택하고, 스캔 제어 신호 SCTL이 로우 레벨일 때에 데이타 신호 DI를 선택한다.
제1 래치 회로는 제1 셀렉터의 출력 클록이 하이 레벨이 되면, 제3 셀렉터의 출력 신호를 래치하여 출력하는 전송 게이트 등이다.
제2 래치 회로는 제2 셀렉터의 출력 클록이 하이 레벨이 되면, 제1 래치 회로의 출력을 래치하여 단자 DO, SO로부터 출력하는 전송 게이트 등이다.
따라서, 각 FF(90－i)는 테스트시에는 제1 테스트 클록 CLKA의 상승 구간에서 스캔 데이타 SI를 래치하여, 제2 테스트 클록 CLKB의 상승 구간에서 이 스캔 데이타 SI를 단자 SO에 출력하고, 운용시에는 시스템 클록 SCLK의 상승 구간에서 데이타 DI를 래치하여, 시스템 클록 SCLK의 하강 구간에서 이 스캔 데이타 SI를 단자 DO로부터 출력한다.
도 4는 도 2 중의 MUX-D 방식의 시프트 레지스터(84)의 구성도이다.
도 2 중의 MUX-D 방식의 시프트 레지스터(84)는 MUX-D 방식의 FF(100－j(j=1∼m))에 의해 시프트 레지스터를 구성하고 있고, 초단의 FF(100－1)의 단자 SI에는 스캔 신호 SI가 입력되며, 최종단의 FF(100－m)의 단자 SO로부터 스캔 출력 단자(50)로 출력한다.
각 FF(100－j)는 단자 DI, CK, SI, SM, DO 및 SO, 도시하지 않은 인버터, 도시하지 않은 제4 셀렉터 및 도시하지 않은 제3, 제4 래치 회로를 갖는다.
단자 DI는 조합 회로(102) 등으로부터 데이타를 입력하는 단자이다. 단자 CK는 드라이버(66)를 통해서, 셀렉터(65)의 출력 클록을 입력하는 클록 단자이다. 단자 SI는 스캔 신호 SI를 입력하는 단자이다. 단자 SM은 스캔 제어 신호 SCTL을 입력하는 단자이다.
단자 DO는 조합 회로(102) 등으로 데이타를 출력하는 단자이다. 단자 SO는 스캔 신호 SI를 출력하는 단자이다. 인버터는 단자 CK에 입력된 클록을 반전시키는 것이다.
제4 셀렉터는 스캔 제어 신호 SCTL에 따라서, 단자 DI에 입력된 데이타 신호 또는 단자 SI에 입력된 스캔 신호 중 어느 하나를 선택하는 것으로, 예컨대, 스캔 제어 신호 SCTL이 하이 레벨일 때에, 스캔 신호 S1를 선택하고, 스캔 제어 신호 SCTL이 로우 레벨일 때에, 데이타 신호 DI를 선택한다.
제3 래치 회로는 단자 CK의 클록이 하이 레벨이 되면, 제4 셀렉터의 출력 신호를 래치하여 출력하는 것이다. 제4 래치 회로는 인버터의 출력 클록이 하이 레벨이 되면, 제3 래치 회로의 출력을 래치하여 단자 DO, SO로부터 출력하는 것이다.
따라서, 각 FF(100－j)는 테스트시에는 제3 테스트 클록 CLKM의 상승 구간에서 스캔 데이타 SI를 래치하여, 제3 테스트 클록 CLKM의 하강 구간에서 이 스캔 데이타 SI를 단자 SO로 출력하고, 운용시에는 시스템 클록 SCLK의 상승 구간에서 데이타 DI를 래치하여, 시스템 클록 SCLK의 하강 구간에서 이 스캔 데이타 SI를 단자 DO로부터 출력한다.
본 예에서는 FF(90－i(i=1∼n)), FF(100－j(j=1∼m))의 입출력을 조합 회로(92,102)에 입출력하는 구성으로 하고 있지만, FF(90－i,100－j)가 레지스터나 카운터 등의 순서 회로를 구성하는 경우 등에서는 FF(90－(i+1)), FF(100－(j+1) 등의 단자 DI에 출력된다.
MUX-D 방식의 시프트 레지스터(86)의 구성은 시프트 레지스터(84)와 동일하지만, 클록 입력을 셀렉터(65)로부터의 출력이 아니라, 시스템 클록 SCLK만을 입력하는 점에서 시프트 레지스터(84)와 다르다.
이하, 도 2의 반도체 집적 회로의 설계 방법 및 동작에 대해서 설명한다.
(a) 반도체 집적 회로의 설계
반도체 집적 회로의 시스템 설계에서 정해진 규정을 기초로 하여, 기능 블록사이의 관계와 기능 블록 내부의 동작을 정하고, 각 기능 블록을 기본 게이트의 조합으로 구성한다.
트랜지스터 레벨의 전자 회로와 소자의 특성을 정하고, 그 소자의 특성, 규정 및 클록 배선의 배선 지연 등으로부터, 드라이버(52, 54, 58, 60, 62, 64, 66, 68, 70, 72), 클록 발생 회로(63), 셀렉터(65), 지연 소자(56)의 배치 및 사용하는 트랜지스터, 조합 회로(90,100)에 사용하는 셀 및 FF의 셀(LSSD 방식 또는 MUX-D 방식)을 결정한다.
여기서, FF의 셀을 LSSD 방식으로 할지 MUX-D 방식으로 할지를 결정하는 판단 기준의 일례로서는 다음과 같은 것을 생각할 수 있다.
(T1) LSSD 방식의 시프트 레지스터(80)를 사용하는 경우
시프트 레지스터(80)는 MUX-D 방식을 채용하면, 테스트시에 클록 스큐가 커지고, 타이밍 에러가 생기기 쉬운 경우, 즉, 시프트 레지스터의 비트수가 큰 경우 등에 채용한다.
(T2) LSSD 방식의 시프트 레지스터(82)를 사용하는 경우
시프트 레지스터(82)는 블록내에 FF가 다수 존재하여, MUX-D 방식의 시프트 레지스터(84)로 분할을 하지 않으면 안되고, 또한, 분할한 FF에 대해서 시스템 클록(SCLK)이 천이하고 나서, FF의 단자 DO의 출력이 천이할 때까지의 시간이 규정상, 일정 시간내인 것이 요구되는 것(임계 경로)일 때에 사용한다.
임계 경로의 경우에 적용하는 것은 MUX-D 방식의 시프트 레지스터(84)로 FF를 구성하면, 운용시에 시스템 클록 SCLK가 셀렉터(65)를 통과하여 FF에 입력되기 때문에, 시스템 클록 SCLK의 지연이 문제가 되기 때문이다.
(T3) MUX-D 방식의 시프트 레지스터(84)를 사용하는 경우
MUX-D 방식의 시프트 레지스터(84)는 동일 블록내에 LSSD 방식의 시프트 레지스터(82)가 존재하고, 또한, 클록 스큐에 의해 타이밍 에러를 일으키기 어려운 경우, 즉, 시프트 레지스터(84)의 비트수가 작은 경우 등에 채용한다.
(T4) MUX-D 방식의 시프트 레지스터(86)를 사용하는 경우
MUX-D 방식의 시프트 레지스터(84)는 동일 블록내에 LSSD 방식의 시프트 레지스터(82)가 존재하지 않고, 또한, 클록 스큐에 의해 타이밍 에러를 일으키기 어려운 경우, 즉, 시프트 레지스터(84)의 비트수가 작은 경우 등에 채용한다.
셀 라이브러리에 등록된 LSSD 방식의 셀 및 MUX-D 방식의 셀 등의 셀을 이용하여 도 2에 도시된 반도체 집적 회로의 배치·배선을 행하고, LSSD 방식의 시프트 레지스터(80, 82), MUX-D 방식의 시프트 레지스터(84,86) 등의 배치·배선을 매뉴얼 또는 자동 배치 배선 공구에 의해 행하며, 마스크 제작 등으로 반도체 집적 회로의 칩을 제작한다.
(b) 반도체 집적 회로의 테스트
도 2에 도시된 반도체 집적 회로의 테스트는 IC 테스터 등을 사용하여, 단자(40)에는 시스템 클록 SCLK를, 단자(42)에는 예컨대, 하이 레벨의 스캔 제어 신호 SCTL을, 단자(46)에는 클록 TCLK, SCLK에 동기하여 스캔 신호 SI를, 단자(48)에는 테스트 클록 TCLK를 각각 인가함으로써 행한다.
단자(40)에 인가된 시스템 클록 SCLK는 드라이버(52, 54, 58, 60, 62)에 의해 분배되어, LSSD 방식의 시프트 레지스터(80, 82) 및 MUX-D 방식의 시프트 레지스터(84, 86)에 입력된다.
단자(42)에 입력된 스캔 제어 신호 SCTL은 셀렉터(65), LSSD 방식의 레지스터(80, 82) 및 MUX-D 방식의 레지스터(84, 86)에 입력된다. 단자(46)에 입력된 스캔 신호 SI는 LSSD 방식의 레지스터(80, 82) 및 MUX-D 방식의 레지스터(84, 86)의 초단의 FF(90－1, 100－1)의 단자 SI에 입력된다.
단자(48)에 입력된 테스트 클록 TCLK는 클록 발생 회로(63)에 입력되어, 단자 M으로부터는 테스트 클록 TCLK를 통과하여 제3 테스트 클록 CLKM을, 단자 A로부터는 테스트 클록 TCLK의 상승 구간에서 일정폭의 펄스의 제1 테스트 클록 CLKA를, 단자 B로부터는 테스트 클록 TCLK의 하강 구간에서 일정폭의 펄스의 제2 테스트 클록 CLKB를 출력한다.
셀렉터(65)는 제3 테스트 클록 CLKM을 선택하여, 드라이버(66)에 출력한다. 드라이버(66)는 제3 테스트 클록 CLKM을 MUX-D 방식의 시프트 레지스터(84)에 분배한다.
드라이버(68, 72)는 제1 테스트 클록 CLKA를 LSSD 방식의 시프트 레지스터(80, 82)에 분배한다. 드라이버(70, 74)는 제2 테스트 클록 CLKB를 LSSD 방식의 시프트 레지스터(80, 82)에 분배한다.
LSSD 방식의 시프트 레지스터(80, 82)는 제1 테스트 클록 CLKA의 상승 구간에서 래치하여, 단자 SO로부터 제2 테스트 클록 CLKB의 하강 구간에서 출력하고, 테스트 클록 TCLK에 동기하여 1비트씩 스캔 신호 SI를 시프트한다.
MUX-D 방식의 시프트 레지스터(84)는 제3 테스트 클록 CLKM의 상승 구간에서 래치하여, 단자 SO로부터 제3 테스트 클록 CLKM의 하강 구간에서 출력하고, 테스트 클록(TCLK)에 동기하여 1비트씩 스캔 신호 SI를 시프트한다.
이 때, MUX-D 방식의 시프트 레지스터(84)는 제3 테스트 클록 CLKM을 사용하여 시프트 동작을 행하고, LSSD 방식의 시프트 레지스터(82)에는 제3 테스트 클록 CLKM이 분배되지 않으므로, 클록 스큐에 의한 타이밍 에러가 쉽게 일어나지 않는다.
MUX-D 방식의 시프트 레지스터(86)는 시스템 클록 SCLK의 상승 구간에서 래치하여 단자 SO로부터, 시스템 클록 SCLK의 하강 구간에서 출력하고, 시스템 클록 SCLK에 동기하여 1비트씩 스캔 신호 SI를 시프트한다.
이 때, MUX-D 방식의 시프트 레지스터(86)는 클록 스큐에 의한 타이밍 에러가 쉽게 발생되지 않는 구성으로 하고 있기 때문에, 타이밍 에러가 쉽게 발생하지 않는 동시에 회로 구성이 간단하게 되어 있다.
단자 SO로부터 출력된 스캔 신호 SO는 스트로브 포인트로써, IC 테스터 등에 의해 논리 레벨이 측정되어, 기대치의 패턴과 비교되고, LSSD 방식의 시프트 레지스터(80, 82), MUX-D 방식의 시프트 레지스터(84, 86)의 고장이 진단된다.
이상 설명한 실시 형태에 따르면, 반도체 칩상에 LSSD 방식의 레지스터(80, 82)와 MUX-D 방식의 레지스터(84, 86)를 혼재시킬 수 있기 때문에, 시프트 레지스터의 비트수, 임계 경로/비임계 경로, 회로 규모 등의 요인에 의해 가장 적합한 FF를 선택할 수 있고, 칩 사이즈의 최적화를 도모할 수 있는 동시에 테스트시의 타이밍 에러를 보다 효과적으로 방지할 수 있다.
본 발명에 따르면, 제1 FF에 의한 제1 시프트 레지스터와 제2 FF에 의한 제2 시프트 레지스터를 혼재시킬 수 있으므로, 시프트 레지스터의 비트수, 임계 경로/비임계 경로, 칩 사이즈 등의 요인에 의해 가장 적합한 FF를 선택할 수 있고, 칩 사이즈의 최적화를 도모할 수 있는 동시에 테스트시의 타이밍 에러를 보다 효과적으로 방지할 수 있다.

Claims (6)

  1. 반도체 칩상에 형성된 반도체 집적 회로로서,
    제1 클록 신호에 기초하여 스캔 데이타를 래치하는 제1 래치 회로 및 상기 제1 클록 신호의 반전 신호에 기초하여 상기 제1 래치 회로의 출력 데이타를 래치하는 제2 래치 회로를 포함하여 이루어지는 제1 플립플롭을 복수 가지며 상기 제2 래치 회로의 출력을 후단의 제1 플립플롭의 스캔 데이타로 하는 제1 시프트 레지스터와,
    제2 클록 신호에 기초하여 스캔 데이타를 래치하는 제3 래치 회로 및 제3 클록 신호에 기초하여 상기 제3 래치 회로의 출력 데이타를 래치하는 제4 래치 회로를 포함하여 이루어지는 제2 플립플롭을 복수 가지며 상기 제4 래치 회로의 출력을 후단의 제2 플립플롭의 스캔 데이타로 하는 제2 시프트 레지스터를 구비한 것을 특징으로 하는 반도체 집적 회로.
  2. 제1항에 있어서, 소정의 클록 신호로부터 적어도 1개의 테스트 클록 신호를 생성하는 클록 생성 회로와,
    시스템 클록 및 상기 클록 생성 회로에서 생성된 테스트 클록 신호 중 어느 하나를 상기 제1 클록 신호로서 선택하는 셀렉터를 추가로 구비한 것을 특징으로 하는 반도체 집적 회로.
  3. 제2항에 있어서, 상기 클록 생성 회로는 테스트 클록 신호로서, 상기 제2 클록 신호와 상기 제3 클록 신호를 생성하는 것을 특징으로 하는 반도체 집적 회로.
  4. 제2항에 있어서, 상기 셀렉터가 출력하는 상기 제1 클록 신호를 상기 제1 시프트 레지스터에 공급하는 드라이버를 갖는 것을 특징으로 하는 반도체 집적 회로.
  5. 반도체 칩상에 형성된 반도체 집적 회로로서,
    각각 제1 클록 신호 또는 그 반전 신호와 제2 클록 신호 중 어느 하나를 선택하는 제1 셀렉터, 상기 제1 클록 신호 또는 그 반전 신호와 제3 클록 신호 중 어느 하나를 선택하는 제2 셀렉터, 제1 데이타 신호와 제1 스캔 신호 중 어느 하나를 선택하는 제3 셀렉터, 상기 제1 셀렉터의 출력 신호에 기초하여 상기 제3 셀렉터의 출력 신호를 래치하는 제1 래치 회로 및 상기 제2 셀렉터의 출력 신호에 기초하여 상기 제1 래치 회로의 출력 신호를 래치하는 제2 래치 회로를 갖는 복수의 제1 플립플롭과,
    각각 제2 데이타 신호와 제2 스캔 신호 중 어느 하나를 선택하는 제4 셀렉터, 제4 클록 신호 또는 그 반전 신호에 기초하여 상기 제4 셀렉터의 출력 신호를 래치하는 제3 래치 회로 및 상기 제4 클록 신호 또는 그 반전 신호에 기초하여 상기 제3 래치 회로의 출력 신호를 래치하는 제4 래치 회로를 갖는 복수의 제2 플립플롭을 구비하고,
    제1 시스템 클록, 제1 및 제2 테스트 클록 신호를 상기 제1, 제2 및 제3 클록 신호로서 각각 공통으로 입력하고 전단의 제1 플립플롭의 출력 신호를 후단의 제1 플립플롭의 상기 제1 스캔 신호로서 입력하여 복수의 상기 제1 플립플롭으로 이루어지는 제1 시프트 레지스터를 구성하며, 제2 시스템 클록을 상기 제4 클록 신호로서 공통으로 입력하고 전단의 제2 플립플롭의 출력 신호를 후단의 제2 플립플롭의 상기 제2 스캔 신호로서 입력하여 복수의 상기 제2 플립플롭으로 이루어지는 제2 시프트 레지스터를 구성한 것을 특징으로 하는 반도체 집적 회로.
  6. 반도체 칩상에 형성된 반도체 집적 회로로서,
    각각 제1 클록 신호 또는 그 반전 신호와 제2 클록 신호 중 어느 하나를 선택하는 제1 셀렉터, 상기 제1 클록 신호 또는 그 반전 신호와 제3 클록 신호 중 어느 하나를 선택하는 제2 셀렉터, 제1 데이타 신호와 제1 스캔 신호 중 어느 하나를 선택하는 제3 셀렉터, 상기 제1 셀렉터의 출력 신호에 기초하여 상기 제3 셀렉터의 출력 신호를 래치하는 제1 래치 회로 및 상기 제2 셀렉터의 출력 신호에 기초하여 상기 제1 래치 회로의 출력 신호를 래치하는 제2 래치 회로를 갖는 복수의 제1 플립플롭과,
    각각 제2 데이타 신호와 제2 스캔 신호 중 어느 하나를 선택하는 제4 셀렉터, 제4 클록 신호 또는 그 반전 신호에 기초하여 상기 제4 셀렉터의 출력 신호를 래치하는 제3 래치 회로 및 상기 제4 클록 신호 또는 그 반전 신호에 기초하여 상기 제3 래치 회로의 출력 신호를 래치하는 제4 래치 회로를 갖는 복수의 제2 플립플롭과,
    제5 클록 신호와 제6 클록 신호 중 어느 하나를 선택하는 제5 셀렉터를 구비하고,
    제1 시스템 클록 및 제1 테스트 클록 신호를 상기 제5 및 제6 클록 신호로서 상기 제5 셀렉터에 입력하며,
    상기 제1 시스템, 제2 및 제3 테스트 클록 신호를 상기 제1, 제2 및 제3 클록 신호로서 각각 공통으로 입력하고 전단의 제1 플립플롭의 출력 신호를 후단의 제1 플립플롭의 상기 제1 스캔 신호로서 입력하여 복수의 제1 플립플롭으로 이루어지는 제1 시프트 레지스터를 구성하며,
    상기 제5 셀렉터의 출력 신호를 상기 제4 클록 신호로서 공통으로 입력하고 전단의 제2 플립플롭의 출력 신호를 후단의 제2 플립플롭의 제2 스캔 신호로서 입력하여 복수의 상기 제2 플립플롭으로 이루어지는 제2 시프트 레지스터를 구성한 것을 특징으로 하는 반도체 집적 회로.
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