KR100265995B1 - 반도체장치의 표면평탄화 방법 - Google Patents

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Abstract

본 발명은 식각비가 서로 층을 에치백하여 표면을 평탄하게 하는 반도체장치의 표면평탄화방법에 관한 것으로, 기판 상에 단위요소를 형성하는 단계와, 기판 상에 단위요소를 덮도록 층간절연층과 평탄화층을 순차적으로 적층하는 단계와, 층간절연층 표면이 노출되도록 상기 평탄화층의 EDP 까지 제1차 에치백하는 단계와, 노출된 층간절연층 및 단위요소 사이에 잔류된 평탄화층을 식각율을 변화시켜 소정시간동안 제2차 에치백하는 단계를 구비한 것이 특징이다.

Description

반도체장치의 표면평탄화 방법
본 발명은 반도체장치의 표면을 평탄화하는 방법에 관한 것으로, 특히 반도체기판 상의 여러 단위요소를 덮는 각각의 층간절연층과 평탄화층사이의 식각율 차이를 이용하여 표면 평탄화시키기에 적당한 반도체장치의 표면평탄화 방법에 관한 것이다.
반도체소자가 고집적화됨에 따라 구조 및 그 제조방법이 복잡해졌으며, 또한 복잡한 구조로 인하여 여러 단위요소의 표면에는 많은 굴곡이 생긴다.
따라서, 굴곡진 표면을 평탄화하는 공정이 필요하게 되는데, 이러한 표면 평탄화 공정은 이 후의 공정을 용이하게 하고 디바이스 특성을 향상시키기 위한 것으로 디바이스의 신뢰성을 향상시키기 위해 필수불가결한 기술이다.
제1(a)도 내지 제1(c)도는 종래기술에 따른 반도체장치의 표면 평탄화 방법을 도시한 공정도로, 이하 첨부된 도면을 참조하여 설명하겠다.
제1(a)도를 참조하면, 기판(100) 상에 금속 또는 불순물이 도핑된 다결정실리콘을 증착한 후 포토리쏘그래피 방법으로 길게 패터닝하여 배선등의 단위요소(102)를 형성한다. 상기에서 기판(100)은 불순물이 도핑된 확산영역(도시되지 않음)이 형성된 반도체기판, 또는, 배선 상에 형성된 절연막일 수도 있다. 기판(100) 및 배선(13)상에 화학기상증착(Chemical Vapor Deposition 이하, CVD라 칭함) 방법 등으로 TEOS(TetraEthyl OrthoSilicate)를 증착하여 층간절연층(104)을 증착한다. 이어서, 층간절연층(104) 상에 SOG(Spin On Glass)를 도포하여 평탄화층(106)을 형성한다. 이 때, 평탄화층(106)을 충분히 두껍게 하여 층간절연층(104)의 표면이 일정하지 않아 생기는 단위요소(102) 사이의 오목한 부분을 채워 평탄하게 한다.
제1(b)도를 참조하면, 평탄화층(106)인 SOG를 CH4및 CHF3가스를 소정 비율로 혼합한 식각가스로 일정두께인 A 만큼 에치백한다.
이때, 층간절연층(104)은 평탄화층(106)인 SOG의 EPD(End Point Detector)로 사용되는 데, 평탄화층(106)을 층간절연층(104)이 노출되도록 에치 백한다. 상기에서, EPD 지점은 EPD 센서에 의해서 감지되는 데, 평탄화층(106)인 SOG 의 일정두께(A) 값을 EPD 센서에 입력시킨 후, A두께 만큼 식각하면 센서에 의해 EPD가 감지되어 평탄화공정을 완료한다.
그러나, 종래의 반도체장치의 표면평탄화 방법에서는 여러 단위요소들을 덮고 있는 층간절연층과 평탄화층 간의 식각율의 차이로 인하여 즉, 제2(c)도를 참조하면, 평탄화층인 SOG의 식각율이 층간절연층인 TEOS 보다 크기 때문에 층간절연층인 TEOS 표면이 노출되는 시점 즉, 평탄화층인 SOG의 EPD 에 이르렀을 때 TEOS 및 SOG 의 식각율의 차이에 따라 단위요소 사이의 SOG가 움푹 패이는 현상이 발생된다.
따라서, 층간절연층과 평탄화층 간의 식각율로 인하여 표면이 평탄하게 되지 못하는 문제점이 발생된다.
따라서, 본 발명은 상기의 문제점을 해결하고자, 층간절연층과 평탄화층의 식각율이 일정하도록 함으로써 표면이 평탄한 반도체장치의 표면평탄화 방법을 제공하는데 그 목적이 있다.
본 발명의 반도체장치의 표면평탄화방법에서는 소자 형성에 의해 단차가 발생된 기판 상에 소자를 덮도록 식각율이 서로 다른 제1 절연막과 제2 절연막을 순차적으로 형성는 단계와, 제1 절연막 표면이 노출되는 시점까지 상기 제2 절연막을 1차 에치백하는 단계와, 노출된 제1 절연막 및 상기 소자 사이에 잔류된 제2 절연막을 식각율을 변화시켜 소정시간 동안 2차 에치백하는 단계를 구비한 것이 특징이다.
제1(a)도 내지 제1(c)도는 종래기술에 따른 반도체장치의 표면평탄화 방법을 도시한 공정도이고,
제2(a)도 내지 제2(c)도는 본 발명에 따른 반도체장치의 표면평탄화 방법을 도시한 공정도이고,
제3도는 본 발명의 반도체장치의 표면평탄화를 위한 공정 진행흐름도이고,
제4도는 본 발명의 시간에 따른 SOG식각량을 보인 도면이다.
* 도면의 주요부분에 대한 부호의 설명
100, 200 : 반도체기판 102, 202 : 단위요소
104, 204 : 층간절연층 106, 206 : 평탄화층
이하, 첨부된 도면을 참조하여 본 발명을 설명하겠다.
제2(a)도 내지 제2(c)도는 본 발명에 따른 반도체장치의 표면평탄화를 위한 공정도이고, 제3도는 본 발명의 표면평탄화를 위한 공정 진행흐름도이고, 제4도는 본 발명에 따른 시간에 따른 SOG식각량을 보인 도면이다.
제2(a)도를 참조하면, 기판(200) 상에 금속 또는 불순물이 도핑된 다결정실리콘을 증착한 후, 포토리쏘그래피 방법으로 패터닝하여 배선 등의 단위요소(202)를 형성한다. 상기에서 기판(200)은 불순물이 도핑된 확산영역(도시되지 않음)이 형성된 반도체기판, 또는 배선 상에 형성된 절연막일 수도 있다.
기판(200) 및 배선 상에 화학기상증착 CVD 방법 등으로 TEOS 를 증착하여 층간절연층(104)을 증착한다.
이어서, 층간절연층(204) 상에 SOG를 도포하여 평탄화층(206)을 형성한다. 이때, 평탄화층(206)을 충분히 두껍게 하여 층간절연층(204)의 표면이 일정하지 않아 생기는 단위요소(202) 사이의 오목한 부분을 채워 평탄하게 하기 위하여 식각공정을 진행시킨다.
이 때, 식각공정은 제3도에서와 같이, 단계 1과 단계 2로 나뉘어지는 데, 단계 1은 평탄화층(206)의 EPD 지점에 이를 때까지의 식각과정이고, 단계 2는 평탄화층(206)의 EPD 지점에서 부터 지정시간까지의 식각과정이다.
제2(b)도를 참조하면, 단계 1은 105 sccm 의 유속을 갖는 CH4가스와 95 sccm유속을 갖는 CHF3가스를 흘려주면서 평탄화층(206)인 SOG 의 EPD 에 이르게 될 때까지 즉, 층간절연층(204) 표면이 노출될 때까지 식각공정을 진행시키며, 이 때, 식각되는 평탄화층(206)인 SOG 의 두께는 (도면의 A′) 보통 50Å 정도이다.
이때, EPD 지점은 EPD 센서에 의해서 감지되는 데, 사전에 EPD 센서에 평탄화층(206)인 SOG 의 일정두께 값을 입력시킨 후, 일정두께 만큼 식각하면 센서에 의해 EDP가 감지된다.
이어서 평탄화층(206)인 SOG가 일정두께의 X Å 값에 이르게 되면 제3도와 같이, 단계 2로 이르게 되는 데, 단계 2은 95 sccm 와 유속을 갖는 CH4가스와 105 sccm유속을 갖는 CHF3가스를 흘려주면서 지정시간 동안 제2(c)도와 같이, 층간절연층(204)인 TEOS의 노출된 표면과 잔류된 평탄화층인 SOG(206-1)를 식각시키어 표면평탄화 공정을 완료시킨다.
이때, 식각되는 평탄화층(206-1)의 두께는 지정시간 동안 보통 30Å 정도로 유지하며, EPD 지점까지 식각할 경우의 조건보다도 SOG 의 식각비를 하향조정한다.
그리고 단계 2인 95 sccm 의 유속을 갖는 CH4가스와 105 sccm 유속을 갖는 CHF3가스를 혼합한 식각가스를 흘려주는 조건에서는 제4도를 참조하면, 시간 t 동안의 SOG 식각량이 일정하다는 실험결과에 의해 지정시간 t를 미리 입력한다.
즉, 본 발명에서는 여러 단위요소가 형성된 반도체기판 위에 식각비가 서로 다른 층간절연층과 평탄화층을 적층한 후, 식각가스를 이용하여 표면을 평탄하게 하기 위한 본 발명의 반도체장치의 표면평탄화방법에서는 두 단계로 나누어 식각비가 층간절연층 및 평탄층의 일정두께 만이 식각되도록 한다.
상기에서 살펴본 바와같이, 본 발명의 반도체장치의 표면평탄화방법에서는 표면평탄도가 향상되고, 평탄도 불량에 따른 쇼트불량이 발생될 우려가 없는 잇점이 있다.

Claims (4)

  1. 소자 형성에 의해 단차가 발생된 기판 상에 상기 소자를 덮도록 식각율이 서로 다른 제1 절연막과 제2 절연막을 순차적으로 형성하는 단계와, 상기 제1 절연막 표면이 노출되는 시점까지 상기 제2 절연막을 1차 에치백하는 단계와, 상기 노출된 제1 절연막 및 상기 소자 사이에 잔류된 제2 절연막을 변화시켜 소정시간 동안 2차 에치백하는 단계를 구비한 것이 특징인 반도체장치의 표면평탄화 방법.
  2. 청구항 1에 있어서, 상기 제1 절연막으로는 TEOS (TetraEthyl OrthoSilicate) 가 사용되고, 상기 제1 절연막으로는 SOG (Spin On Glass)가 사용된 것이 특징인 반도체장치의 표면평탄화 방법.
  3. 청구항 1에 있어서, 상기 1차 에치백은 CH4가스를 105sccm의 유속으로, CHF3가스를 95 sccm 유속으로 흘려주도록 셋팅된 것이 특징인 반도체장치의 표면평탄화 방법.
  4. 청구항 1에 있어서, 상기 2차 에치백은 CH4가스를 95 sccm 의 유속으로, CHF3가스를 105 sccm 유속으로 흘려주도록 셋팅된 것이 특징인 반도체장치의 표면평탄화 방법.
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* Cited by examiner, † Cited by third party
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JPH05251430A (ja) * 1992-03-04 1993-09-28 Kawasaki Steel Corp 半導体装置及びその製造方法
JPH06283510A (ja) * 1993-03-26 1994-10-07 Kawasaki Steel Corp 半導体装置の製造方法

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