KR100263390B1

KR100263390B1 - ６４k 콤포지트 클럭으로부터의 ８k 클럭추출장치

Info

Publication number: KR100263390B1
Application number: KR1019980013411A
Authority: KR
Inventors: 안일성
Original assignee: 강병호; 대우통신주식회사
Priority date: 1998-04-15
Filing date: 1998-04-15
Publication date: 2000-08-01
Also published as: KR19990080280A

Abstract

본 발명은 64K 콤포지트 클럭으로부터의 8K 클럭추출장치에 관한 것으로서, 입력단 신호 안정화부, 신호처리부, 제 1 4K 클럭추출부, 제 2 4K 클럭추출부, 클럭신호결합부, 및 출력단 신호 안정화부로 이루어진다.

이 때, 입력단 신호 안정화부는 64K 콤포지트 클럭생성기로부터 생성되는 클럭신호 중 양(+)펄스에 대한 정 클럭신호와 음(-)펄스에 대한 부 클럭신호를 안정화시키며, 신호처리부는 입력단 신호 안정화부에서 출력되는 부 클럭신호의 상승에지(Rising Edge)에서 고레벨(High Level)로 되고 정 클럭신호의 상승에지에서 저레벨(Low Level)로 되는 디지털 신호를 생성시킨 다음, 이 디지털 신호의 2/3 주기만큼 지연시켜서 출력한다.

또한 제 1 4K 클럭추출부는 신호처리부의 출력신호로부터 하나의 4K 클럭신호를 생성시키며, 제 2 4K 클럭추출부는 또 하나의 4K 클럭신호를 생성시키는데, 이 두 개의 4K 클럭신호는 클럭신호결합부에서 합쳐진다. 그리고 출력단 신호 안정화부는 클럭신호결합부의 출력신호를 안정화시켜 출력한다.

본 발명을 사용하면, 64K 콤포지트 클럭신호로부터 안정된 8K 클럭신호를 추출 할 수 있으므로, 해당 8K 클럭신호를 사용하여 동작하는 통신장치등이 안정된 동작을 수행할 수 있는 효과가 있다.

Description

６４Ｋ콤포지트 클럭으로부터의 ８Ｋ 클럭추출장치(A clock abstraction unit of abstracting 8Kbps clock from 64Kbps composite clock)

본 발명은 8K 클럭 추출장치에 관한 것으로서, 특히 64k 콤포지트(composite) 클럭생성기로부터 생성되는 64K 콤포지트 클럭신호로부터 안정된 8K 클럭신호를 추출하는 장치에 관한 것이다.

도 1은 8K 클럭신호 공급장치에 관한 연결도이다. 물론 8K 클럭신호는 8K 클럭을 발생시키는 독립적인 클럭발생기에 의해서도 만들어질 수있다. 그러나 광가입자 망과 같은 통신장치에 있어서는, 클럭공급기 또는 클럭공급보드에서 전송장치로 공급되는 64K 클럭으로부터 다중/역다중화 과정에서의 동기를 맞추기 위하여 8K 클럭을 추출해야 하는 필요가 있다. 이런 경우, 도 1에서 보는 바와 같이 8K 클럭 추출장치(200)는 64K 클럭 생성장치(100)로부터 생성되는 64K 클럭신호를 이용하여 8K 클럭신호를 추출하고, 이것을 해당 8K 클럭소요장치(300)로 공급하게 된다.

보통 64K 클럭생성장치(100)로부터 8K 클럭을 추출하기 위해서는, Texas Instrument 사의 SN75107 칩 또는 이와 유사한 기능을 하는 상용칩을 사용하여, 해당 64K 클럭신호의 정(+)부분과 부(-)부분을 각각 먼저 추출하며, 이를 이용하여 8K 클럭을 추출한다. 그러나 이 때, SN75107 칩으로 입력되는 64K 클럭의 상태, 칩의 상태, 혹은 외부적 요인에 의한 영향등으로 이 신호들은 아주 조금씩이기는 하지만 상대적으로 앞 또는 뒤로 흔들릴 수가 있다.

이런 경우, 그 동작이 불안정하게 되어, 해당 시스템의 전원을 ON-OFF시키거나, 해당 보드를 실/탈장하는 경우, 혹은 클럭모드를 변경하는 경우 등과 같은 상태에서는 프레임 동기를 찾지 못하여 에러가 많이 발생하거나 경로(Path)가 깨지는 문제점들이 발생하게 된다.

이에 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 64K 클럭 생성장치로부터 안정된 상태의 8K 클럭신호를 추출할 수 있는 장치를 제공하는데 그 목적이 있다.

상기와 같은 목적을 달성하기 위하여 본 발명에 따른 64K 콤포지트 클럭으로부터의 8K 클럭추출장치는 64K 콤포지트(composite) 클럭생성기로부터 생성되는 클럭신호(CK64)가 양(+)의 논리값을 가질 때에만 양의 논리값을 가지며, 그외에는 논리값 0의 상태를 유지하는 정 클럭신호, 및 상기 클럭신호(CK64)가 음(-)의 논리값을 가질 때에만 양의 논리값을 가지며, 그외에는 논리값 0의 상태를 유지하는 부 클럭신호를 각각 입력받아, 소정의 기준클럭신호를 이용하여, 상기 정 클럭신호와 부 클럭신호를 안정화시켜 출력하는 입력단 신호 안정화부; 상기 기준클럭신호를 이용하여, 상기 입력단 신호 안정화부에서 출력되는 부 클럭신호의 상승에지(Rising Edge)에서 고레벨(High Level)로 되며, 정 클럭신호의 상승에지에서 저레벨(Low Level)로 되는 디지털 신호를 생성시킨 다음, 이 디지털 신호의 2/3 주기만큼 지연시켜서 출력하는 신호처리부; 상기 신호처리부의 출력신호로부터 제 1 4Kbps 클럭신호를 생성시키는 제 1 4K 클럭추출부; 상기 신호처리부의 출력신호로부터 상기 제 1 4Kbps 클럭신호와 동일하고, 그 주기만 제 1 4Kbps 클럭신호의 반주기만큼 지연된 제 2 4Kbps 클럭신호를 생성시키는 제 2 4K 클럭추출부; 상기 제 1 4Kbps 클럭신호와 제 2 4Kbps 클럭신호를 합하여 출력시키는 4K 클럭신호결합부; 및 상기 기준클럭신호를 이용하여, 상기 4K 클럭신호결합부의 출력신호를 안정화시켜 출력하는 출력단 신호 안정화부를 포함하여 구성되는 것을 특징으로 한다.

또한, 상기 입력단 신호 안정화부는 상기 정 클럭신호를 입력 받고, 상기 기준클럭신호를 클럭신호로 받는 제 1 D 플립플롭; 상기 부 클럭신호를 입력 받고, 상기 기준클럭신호를 클럭신호로 받는 제 2 D 플립플롭; 상기 제 1 D 플립플롭의 Q단 출력신호를 입력받는 제 1 버퍼; 및 상기 제 2 D 플립플롭의 Q단 출력신호를 입력받는 제 2 버퍼를 포함하여 구성되는 것을 특징으로 하며, 상기 신호처리부는 상기 입력단 신호 안정화부로부터 안정화되어 출력되는 신호 중 정 클럭신호를 J단 입력신호로 받고, 부 클럭신호를 K단 입력신호로 받으며, 상기 기준클럭신호를 클럭신호로 받는 J/K 플립플롭; 상기 입력단 신호 안정화부로부터 안정화되어 출력되는 정 클럭신호와 부 클럭신호를 각각 입력받는 NOR 게이트 소자; 및 상기 J/K 플립플롭의 Q'단 출력신호를 입력 받고, 상기 NOR 게이트 소자의 출력신호를 클럭신호로 받는 제 3 D 플립플롭을 포함하여 구성되는 것을 특징으로 한다.

또한, 상기 제 1 4K 클럭추출부는 상기 제 3 D 플립플롭의 Q단 출력신호를 입력 받고, 상기 제 1 버퍼의 출력신호를 클럭신호로 받는 제 4 D 플립플롭을 포함하여 구성되는 것을 특징으로 하고, 상기 제 2 4K 클럭추출부는 상기 제 3 D 플립플롭의 Q단 출력신호를 입력 받고, 상기 제 2 버퍼의 출력신호를 클럭신호로 받는 제 5 D 플립플롭을 포함하여 구성되는 것을 특징으로 하며, 상기 클럭결합부는 상기 제 4 D 플립플롭의 Q'단 출력신호와 상기 제 5 D 플립플롭의 Q단 출력신호를 각각 입력받는 OR 게이트 소자를 포함하여 구성되는 것을 특징으로 한다.

그리고, 상기 출력단 신호 안정화부는 상기 OR 게이트소자의 출력신호를 입력 받고, 상기 기준클럭신호를 클럭신호로 받는 제 6 D 플립플롭을 포함하여 구성되는 것을 특징으로 한다.

도 1은 8K 클럭신호 공급장치에 관한 연결도,

도 2는 본 발명에 따른 8K 클럭 추출장치에 대한 블록도로서,

도 3은 본 발명에 따른 8K 클럭 추출장치의 상세 구성도,

도 4는 본 발명에 따른 8K 클럭 추출장치에 대한 각 단에서의 파형도이다.

* 도면의 주요부분에 대한 부호의 설명

100: 64K 클럭 생성장치 200: 8K 클럭 추출장치

300: 8K 클럭 소요장치 210: 입력단 신호 안정화부

211,212,223,231,241,261: D 플립플롭

211,213,214: 버퍼 220: 신호처리부

221: J-K 플립플롭 222: NOR 게이트 소자

230: 제 1 4K 클럭추출부 240: 제 2 4K 클럭추출부

250: 클럭신호결합부 260: 출력단 신호 안정화부

270: 기준클럭생성부

이하에 첨부된 도면을 참조하여 본 발명을 자세히 설명한다.

도 2는 본 발명에 따른 64K 콤포지트 클럭으로부터의 8K 클럭추출장치(200:이하 8K 클럭추출장치라 한다.)에 대한 블록도로서, 입력단 신호 안정화부(210), 신호처리부(220), 제 1 4K 클럭추출부(230), 제 2 4K 클럭추출부(240), 클럭결합부(250), 및 출력단 신호 안정화부(260)로 이루어진다. 또한 도 4는 8K 클럭추출장치(200)의 각 단에서의 파형을 나타낸 파형도이다.

8K 클럭추출장치(200)의 입력단 신호 안정화부(210)는 2개의 입력신호를 가지는데, 정 클럭신호와 부 클럭신호이다. 이 때, 정 클럭신호는 64K 콤포지트 클럭생성장치(100)로부터 생성되는 클럭신호가 양(+)의 논리값을 가질 때에만 양의 논리값을 가지며, 그외에는 논리값 0의 상태를 유지하는 클럭신호로 정의하고, 부 클럭신호는 64K 콤포지트 클럭생성장치(100)로부터 생성되는 클럭신호가 음(-)의 논리값을 가질 때에만 양의 논리값을 가지며, 그외에는 논리값 0의 상태를 유지하는 클럭신호로 정의한다.

즉 64K 클럭생성장치(100)로부터 위의 정 클럭신호와 부 클럭신호가 추출되어 8K 클럭 추출장치(200)로 입력된다. 이 때, 정 클럭신호와 부 클럭신호의 파형은 각각 도 4의 4-a와 4-b에 나타낸 파형과 같다.

그러면, 입력단 신호 안정화부(210)는 위의 정 클럭신호와 부 클럭신호를 입력받은 후, 이 신호들에 발생한 떨림현상을 제거하는 기능을 수행한다. 이 입력단 신호 안정화부(210)로 입력되는 정 클럭신호와 부 클럭신호는, 위에서 설명한바와 같이, 해당 칩(SN75107)으로 입력되는 64K 클럭의 상태, 이 칩의 상태, 혹은 외부적 요인에 의한 영향등으로 조금씩이기는 하지만 상대적으로 앞 또는 뒤로 흔들릴 수가 있는데, 입력단 신호 안정화부(210)는 이런 떨림현상을 제거하는 것이다.

신호처리부(220)는 입력단 신호 안정화부(210)로부터 안정화되어 출력되는 정 클럭신호와 부 클럭신호를 입력받은 후, 해당 클럭을 추출하기 용이하도록 이 신호들을 변환한다.

먼저 신호처리부(220)는 입력단 신호 안정화부(210)로부터 안정화되어 출력되는 부 클럭신호의 상승에지(Rising Edge)에서 고레벨(High Level)로 되고, 정 클럭신호의 상승에지에서 저레벨(Low Level)로 되는 디지털 신호를 생성시킨다. 이렇게 생성된 파형은 도 4의 4-f에 나타낸 파형과 같다. 그리고 이 디지털 신호를 자신의 주기의 2/3만큼 지연시켜서 출력하는데, 이 신호의 파형은 도 4의 4-h에 나타낸 파형과 같다.

제 1 4K 클럭추출부(230)는 신호처리부(220)에서 출력되는 신호를 이용하여 하나의 4K 클럭신호(제 1 4K 클럭신호)를 생성시킨다. 또한 제 2 4K 클럭추출부(240)는 제 1 4K 클럭추출부(230)에서 생성시킨 4K 클럭신호와 동일하나, 그 주기만 반 주기만큼 어긋나 있는 또하나의 4K 클럭신호(제 2 4K 클럭신호)를 생성시킨다. 이 때 제 1 4K 클럭신호와 제 1 4K 클럭신호의 파형은 각각 도 4의 4-i와 4-j에 나타낸 파형과 같다.

그리고 클럭신호결합부(250)에서 제 1 4K 클럭추출부(230)에서 생성된 제 1 4K 클럭신호와 제 2 4K 클럭추출부(240)에서 생성된 제 2 4K 클럭신호를 합하여 8K 클럭신호를 만들게 된다. 이 8K 클럭신호의 파형은 도 4의 4-k에 보인 파형과 같다.

이렇게 생성된 8K 클럭신호는 출력단 신호 안정화부(260)로 입력되어 안정화된 신호로 바뀌게 된다. 즉 출력단 신호 안정화부(260)의 기능은 입력단 신호안정화부(210)의 기능과 같이 최종 출력될 8K 클럭신호를 안정화시키는 기능을 수행한다. 이 때, 최종 출력되는 8K 클럭신호의 파형은 도 4의 4-l에 보인 파형돠 같다.

기준클럭생성기(270)는 입력단 신호 안정화부(210), 신호처리부(220), 및 출력단 신호 안정화부(260)에서 사용될 기준클럭을 공급하는 기능을 수행한다. 이 기준클럭으로는 클럭신호의 안정을 위하여 64Kbps 보다는 빠른 속도를 갖는 클럭신호를 사용해야 하는데, 2Mbps 의 기준클럭신호를 사용한다.

도 3은 본 발명에 따른 8K 클럭추출장치(200)의 상세 구성도로서, 이하에 본 발명에 따른 8K 클럭추출장치(200)의 각 구성요소에 대하여 상세히 설명한다.

먼저, 입력단 신호안정화부(210)는 제 1 D 플립플롭(211), 제 2 D 플립플롭(212), 제 1 버퍼(213), 및 제 2 버퍼(214)로 구성된다.

제 1 D 플립플롭(211)은 정 클럭신호를 입력받고, 기준클럭생성부(270)로부터 생성되어 출력되는 2M의 기준클럭신호를 클럭입력단에 받는데, 2M의 기준클럭신호는 버퍼(271)를 통해 인가된다. 이 때, 프리세트(Preset)단과 클리어(Clear)단은 논리값 1에 해당하는 전압(Vcc)에 연결되어 있으므로 언제나 입력신호에 대한 동작이 이루어진다.

제 2 D 플립플롭(212)은 부 클럭신호를 입력받고, 기준클럭생성부(270)로부터 생성되어 출력되는 2M의 기준클럭신호를 클럭입력단에 받는데, 제 1 D 플립플롭(211)의 경우와 같이 2M의 기준클럭신호는 버퍼(271)를 통해 인가된다. 이 때, 프리세트(Preset)단과 클리어(Clear)단은 논리값 1에 해당하는 전압(Vcc)에 연결되어 있으므로 언제나 입력신호에 대한 동작이 이루어진다.

한편, D 플립플롭은 클럭입력단에 입력되는 클럭신호에 따라서 D단에 인가되는 신호를 받아들이고, 클럭신호의 다음 주기에서 출력시키는 동작을 수행한다. 이 것은 클럭신호에 의하여 입력신호가 안정화된다는 것을 의미한다. 즉 아주 조금씩 앞이나 뒤로 떨리는 정 클럭신호와 부 클럭신호가 2M의 기준클럭신호에 의하여 안정화된다는 것을 의미하는 것이다. 그리고 2M 클럭신호는 정 클럭신호와 부 클럭신호에 비해 빠르기 때문에, 해당 D 플립플롭을 거침으로서 나타나는 지연요소를 줄일 수있다. 이 때, 제 1 D 플립플롭(211)의 Q단에서의 출력파형을 도 4의 4-d에 보였고, 제 2 D 플립플롭(212)의 Q단에서의 출력파형을 도 4의 4-e에 보였다.

또한 입력단 신호안정화부(210)의 제 1 버퍼(213)는 제 1 D 플립플롭(211)의 Q단 출력신호를 입력받고, 제 2 버퍼(214)는 제 2 D 플립플롭(212)의 Q단 출력신호를 입력받는다. 이 제 1 버퍼(213)와 제 2 버퍼(214)는 팬-아웃(Fan-Out) 현상을 방지하기 위하여 사용된다.

신호처리부(220)는 J-K 플립플롭(221), NOR 게이트 소자(222), 및 제 3 D 플립플롭(223)으로 구성된다.

J-K 플립플롭(221)은 J 입력단이 제 1 버퍼(213)의 출력단과 연결되어 있으며, K 입력단은 제 2 버퍼(214)의 출력단과 연결되어 있으며, 기준클럭생성기(270)로부터 생성되어 출력되는 2M의 기준클럭신호를 클럭입력단에 받는다. J-K 플립플롭(221)은 다음의 표 1과 같은 입출력동작을 수행하므로, Q'단 출력신호로 도 4의 4-f와 같은 파형의 신호를 출력시킨다.

J	K	Q'	Q'_n+1
0	0	q	q
1	0	*	0
0	1	*	1
1	1	q	q'

위의 표 1에서 q는 Q'단에서의 현재 출력값, Q'_n+1은 다음 클럭주기에 나타나는 Q'값, *는 임의의 값, q'는 q의 반대값을 의미한다.

제 3 D 플립플롭(223)은 J-K 플립플롭(221)의 Q'단 출력신호를 입력받고, 클럭입력단에는 제 1 버퍼(213)와 제 2 버퍼(214)의 출력신호에 대하여 NOR 동작을 수행한 결과신호를 입력받는다. 이 NOR 동작은 NOR 게이트 소자(222)가 수행하며, NOR 게이트 소자(222)의 출력단에 나타나는 신호의 파형은 도 4의 4-g에 나타낸 파형과 같다.

이 때, 프리세트(Preset)단과 클리어(Clear)단은 논리값 1에 해당하는 전압(Vcc)에 연결되어 있으므로 언제나 입력신호에 대한 동작이 이루어진다. 그러므로 제 3 D 플립플롭(223)의 Q단 출력신호에 대한 파형은 도 4의 4-h에 보인 파형과 같다.

제 1 4K 클럭추출부(230)는 제 4 D 플립플롭(231)으로 구성되는데, 제 3 D 플립플롭(223)의 출력신호를 입력 받고, 제 1 버퍼(213)의 출력신호를 클럭입력단에 받는다. 그러므로 제 4 D 플립플롭(231)의 Q'단 출력신호는 도 4의 4-i에 보인 파형과 같다. 즉 이 때, 하나의 4K 클럭신호(제 1 4K 클럭신호)가 제 1 4K 클럭추출부(230)의 Q' 출력단에서 나타남을 알 수있다.

제 2 4K 클럭추출부(240)는 제 5 D 플립플롭(241)으로 구성되는데, 제 3 D 플립플롭(223)의 출력신호를 입력 받고, 제 2 버퍼(214)의 출력신호를 클럭입력단에 받는다. 그러므로 제 5 D 플립플롭(241)의 Q단 출력신호는 도 4의 4-j에 보인 파형과 같다. 즉 이 때, 제 4 D 플립플롭(231)의 출력신호와 동일하고 주기만 반주기만큼 어긋난 또 하나의 4K 클럭신호(제 2 4K 클럭신호)가 제 5 D 플립플롭(241)의 Q 출력단에서 나타남을 알 수있다.

클럭신호결합부(250)는 제 1 4K 클럭신호와 제 2 4K 클럭신호를 합하는 동작을 수행하는데, 하나의 OR 게이트 소자(251)가 사용될 수있다. 즉 이 클럭신호결합부(250)의 출력단에는 두 개의 4K 클럭신호가 서로 합해져서 8K 클럭신호가 나타나게 된다. 이 파형은 도 4의 4-k에 보인 파형과 같다.

출력단 신호 안정화부(260)는 하나의 D 플립플롭(제 6 D 플립플롭)을 사용하여 구현될 수있다. 제 6 D 플립플롭(261)은 OR 게이트 소자(251)의 출력신호를 입력받고, 클럭입력단에는 기준클럭생성기(270)로부터 생성되어 출력되는 2M 기준클럭신호를 클럭입력단에 받는다. 이 때, 프리세트(Preset)단과 클리어(Clear)단은 논리값 1에 해당하는 전압(Vcc)에 연결되어 있으므로 언제나 입력신호에 대한 동작이 이루어진다.

그러므로 제 6 D 플립플롭(261)의 Q단 출력신호는 도 4의 4-l에 보인 파형과 같다. 즉 4-l 파형에서 보는바와 같이 8K 클럭추출부(200)에 입력된 정 클럭신호와 부 클럭신호가 안정화된 8K 클럭신호로 변환됨을 알 수있다.

본 발명에 따른 8K 클럭추출장치를 사용하면, 64K 클럭신호로부터 안정된 8K 클럭신호를 추출할 수 있으므로, 해당 8K 클럭신호를 사용하여 동작하는 통신장치등이 안정된 동작을 수행할 수 있는 효과가 있다.

Claims

64K 콤포지트(composite) 클럭생성기(100)로부터 생성되는 클럭신호(CK64)가양(+)의 논리값을 가질 때에만 양의 논리값을 가지며, 그외에는 논리값 0의 상태를 유지하는 정 클럭신호, 및 상기 클럭신호(CK64)가 음(-)의 논리값을 가질 때에만 양의 논리값을 가지며, 그외에는 논리값 0의 상태를 유지하는 부 클럭신호를 각각 입력받아, 소정의 기준클럭신호를 이용하여, 상기 정 클럭신호와 부 클럭신호를 안정화시켜 출력하는 입력단 신호 안정화부(210);

상기 기준클럭신호를 이용하여, 상기 입력단 신호 안정화부(210)에서 출력되는 부 클럭신호의 상승에지(Rising Edge)에서 고레벨(High Level)로 되며, 정 클럭신호의 상승에지에서 저레벨(Low Level)로 되는 디지털 신호를 생성시킨 다음, 이 디지털 신호의 2/3 주기만큼 지연시켜서 출력하는 신호처리부(220);

상기 신호처리부(220)의 출력신호로부터 제 1 4Kbps 클럭신호를 생성시키는 제 1 4K 클럭추출부(230);

상기 신호처리부(220)의 출력신호로부터 상기 제 1 4Kbps 클럭신호와 동일하고, 그 주기만 제 1 4Kbps 클럭신호의 반주기만큼 지연된 제 2 4Kbps 클럭신호를 생성시키는 제 2 4K 클럭추출부(240);

상기 제 1 4Kbps 클럭신호와 제 2 4Kbps 클럭신호를 합하여 출력시키는 4K 클럭신호결합부(250); 및

상기 기준클럭신호를 이용하여, 상기 4K 클럭신호결합부(250)의 출력신호를 안정화시켜 출력하는 출력단 신호 안정화부(260)를 포함하여 구성되는 것을 특징으로 하는 64K 콤포지트 클럭으로부터의 8K 클럭추출장치.
제 1 항에 있어서, 상기 입력단 신호 안정화부(210)는 상기 정 클럭신호를 입력 받고, 상기 기준클럭신호를 클럭신호로 받는 제 1 D 플립플롭(211);

상기 부 클럭신호를 입력 받고, 상기 기준클럭신호를 클럭신호로 받는 제 2 D 플립플롭(212);

상기 제 1 D 플립플롭(211)의 Q단 출력신호를 입력받는 제1버퍼(213); 및

상기 제 2 D 플립플롭(212)의 Q단 출력신호를 입력받는 제2버퍼(214)를 포함하여 구성되는 것을 특징으로 하는 64K 콤포지트 클럭으로부터의 8K 클럭추출장치.
제 1 항에 있어서, 상기 신호처리부(220)는 상기 입력단 신호 안정화부(210)로부터 안정화되어 출력되는 신호 중 정 클럭신호를 J단 입력신호로 받고, 부 클럭신호를 K단 입력신호로 받으며, 상기 기준클럭신호를 클럭신호로 받는 J/K 플립플롭(221);

상기 입력단 신호 안정화부(210)로부터 안정화되어 출력되는 정 클럭신호와 부 클럭신호를 각각 입력받는 NOR 게이트 소자(222); 및

상기 J/K 플립플롭(221)의 Q'단 출력신호를 입력 받고, 상기 NOR 게이트 소자(222)의 출력신호를 클럭신호로 받는 제 3 D 플립플롭(223)을 포함하여 구성되는 것을 특징으로 하는 64K 콤포지트 클럭으로부터의 8K 클럭추출장치.
제 1 항에 있어서, 상기 제 1 4K 클럭추출부(230)는 상기 제 3 D 플립플롭(223)의 Q단 출력신호를 입력 받고, 상기 제 1 버퍼(213)의 출력신호를 클럭신호로 받는 제 4 D 플립플롭(231)을 포함하여 구성되는 것을 특징으로 하는 64K 콤포지트 클럭으로부터의 8K 클럭추출장치.
제 1 항에 있어서, 상기 제 2 4K 클럭추출부(240)는 상기 제 3 D 플립플롭(223)의 Q단 출력신호를 입력 받고, 상기 제 2 버퍼(214)의 출력신호를 클럭신호로 받는 제 5 D 플립플롭(241)을 포함하여 구성되는 것을 특징으로 하는 64K 콤포지트 클럭으로부터의 8K 클럭추출장치.
제 1 항에 있어서, 상기 클럭결합부(250)는 상기 제 4 D 플립플롭의 Q'단 출력신호와 상기 제 5 D 플립플롭(240)의 Q단 출력신호를 각각 입력받는 OR 게이트 소자(251)를 포함하여 구성되는 것을 특징으로 하는 64K 콤포지트 클럭으로부터의 8K 클럭추출장치.
제 1 항에 있어서, 상기 출력단 신호 안정화부(260)는 상기 OR 게이트소자 (250)의 출력신호를 입력 받고, 상기 기준클럭신호를 클럭신호로 받는 제 6 D 플립플롭(261)을 포함하여 구성되는 것을 특징으로 하는 64K 콤포지트 클럭으로부터의 8K 클럭추출장치.