KR100258537B1

KR100258537B1 - 디스크 회전 속도 제어 회로

Info

Publication number: KR100258537B1
Application number: KR1019970045885A
Authority: KR
Inventors: 히로미치 노가와
Original assignee: 가네꼬 히사시; 닛본 덴기 가부시키가이샤
Priority date: 1996-08-29
Filing date: 1997-08-29
Publication date: 2000-07-01
Also published as: KR19980019220A; DE19737813A1; JPH1069717A; SG60108A1; US5923628A; DE19737813B4; JP2919380B2

Abstract

디스크 회전 속도 제어 회로에서, 에지 검출 회로(1)는 상승 에지 검출기 및 하강 에지 검출기를 포함하여, 각각 개별적으로 EFM 신호(E)의 상승 에지 및 하강 에지를 검출한다. 동기 패턴 검출 회로(13)는, 연속하는 상승 에지 검출 신호(REG)의 각 쌍 사이의 간격을 측정하여 제1 및 제2 회전 신호(RFF 및 RRW)를 생서하기 위해, 측정된 각각의 상승 에지 간격과 정규 동기 패턴 폭을 비교하는 제1 패턴 폭 검출기(2)와, 각각의 연속하는 하강 에지 검출 신호(FEG) 사이의 간격을 측정하여 제3 및 제4회전 신호(FFF 및 FRW)를 생성하기 위해 측정된 각각의 하강 에지 간격과 정규 동기 패턴 폭을 비교하는 제2패턴 폭 검출기(3)와, 상기 제1 및 제3회전 신호(RFF 및 FFF)를 합성하여 포지티브 회전 신호(FF)를 생성하고, 상기 제2 및 제4회전 신호(RRW 및 FRW)를 합성하여 네거티브 회전 신호(RW)를 새성하는 검출 결과 합성 회로(4)를 포함한다.

Description

디스크 회전 속도 제어 회로

[배경]

본 발명은 디스크의 회전 속도 제어에 관련되고, 특히 CLV(constant linear velocity) 유형의 CD(콤팩트 디스크) 등의 디스크의 회전 속도를 제어하는 디스크 회전 속도 제어 회로에 관련된다.

[종래 기술]

종래의 상기 유형의 디스크 회전 속도 제어 회로는, 예를들어 일본 특허 공개 공보 제 JP-A-61-126665호(JP-A-61-126665의 영문 초록은 일본 특허청에서 열람할 수 있으며, JP-A-61-126665의 영문 초록은 본원의 참고자료로 포함되었음)(종래 기술 참조 자료 1) 또는 일본 특허 공개 공보 제 JP-A-58-056258호, 또는 일본 특히 공개 공보 제 JP-A-58-056258호를 바탕으로 우선권을 주장하여 출원한 미국 특허 제4, 532, 561호 및 세 다른 일본 특허 출원(그 내용은 참고자료로 본원에 포함됨)(종래 기술 참고 자료 2)에 공개된 바와 같은 재생 속도 제어 장치와 같이, 정보가 PCM(펄스 코드 변조) 포맷으로 기록되는, CD등의 기록 매체용 신호 재생 장치의 속도 제어 회로를 구성하는데 사용된다.

제1도는 종래의 디스크 회전 속도 제어 회로의 블록도를 도시한다. 종래의 디스크 회전 속도 제어 회로는, 디지털 정보가 EFM(eight-to-fourteen Modulation) 포맷 또는 CLV형으로 기록되는 CD 등의 디스크(10)와, 픽업 장치(도시하지 않음)로 디스크(10)로부터 판독한 아날로그 신호(AR)를 수신하여 아날로그 신호를 디지털 신호로 변환시켜 EFM 신호(E)룰 생성하는 신호 재생 회로(101)와, 클럭(CK)을 생성하는 클럭 생성기(8)와, EFM 신호(E)와 클럭(CK)을 수신하여 클럭(CK)과의 동기시 EFM 신호의 레벨 전이인 에지를 검출하는 에지 검출 회로(102)와, 에지 검출 신호(EG)와 클럭(CK)을 수신하여 에지 검출 신호(EG)로부터 동기 패턴의 폭을 계산하고 디스크 회전 속도 제어 신호(CR)를 생성하는 패턴 폭 검출 회로(104)를 포함한다.

지금부터 제1도를 참고로 종래의 디스크 회전 속도 제어 회로를 설명한다. 기록 밀도를 향상시키기 위해, CD로 정형화된 디지털 디스크는, 신호가 기록된 내주 및 외주에 상관없이 선형 속도가 일정하게 유지되는 CLV형이 적합하다. 그러므로, 디스크의 회전 속도는 디스크의 회전 방향의 판독 위치에 따라 변화되어야 한다. 이를 위해, 디스크(10)로 부터 판독한 신호(AR)에 포함된 동기 신호 펄스로부터 현재 선형 속도를 계산하여, 소정의 일정 속도로 유지시켜야 한다.

CD 변조 시스템에서, 속도 검출의 기준이 되는 클럭(CK)의 주파수는 4.3218MHz이고, 따라서, 클럭 주기인 T=1/4.3218MHz이다. 정보는 클럭 주기(T)의 3배 내지 11배의 폭(또는 구간)(즉, 3T 내지 11T)을 갖는 패턴으로 기록된다. 상기 정보 기록은 588 비트 즉, 588T로 구성된 하나의 프레임을 단위로 행해지고, 정보 기록 영역 또는 섹션은 최대 패턴 폭인 11T가 2이상 이어지지 않도록 구성된다. 반면, 프레임 동기용 동기 신호 패턴(이하 본원에서,“동기 패턴”이라 한다)은 11T의 구간(즉, 폭)를 갖는 고 레벨 및 11T의 구간(즉, 폭)을 갖는 연속한 저레벨 또는 11T의 구간을 갖는 저 레벨 및 11T의 구간을 갖는 연속한 고 레벨로 정의된다. 즉, 상기 동기 패턴도 연속한 최대 패턴 폭(또는 구간)로 정의되고, 588T마다 기록된다. 따라서, 동기 패턴으로 두 연속한 최대 패턴 폭을 검출하고, 그 검출된 최대 패턴 폭과 정규 회전 선형 속도에 대응하는 최대 패턴 폭(11T) 사이의 차이를 계산하여 디스크의 회전 속도를 조정할 수 있다. 예를들어, 만약 검출된 최대 패턴 폭이 11T보다 크다면, 즉, 디스크 회전 선형 속도가 정규 회전 선형 속도보다 느리다면, 제어 신호(CR)가 생성되어 디스크 회전 속도를 가속시킨다. 반면, 검출된 최대 패턴 폭이 11T보다 작다면, 즉, 디스크 회전 선형 속도가 정규 회전 선형 속도보다 빠르다면, 제어 신호(CR)가 생성되어 디스크 회전 속도를 감속시킨다. 검출된 최대 패턴 폭이 11T와 동일하다면, 즉, 디스크 회전 선형 속도와 정규 회전 선형 속도와 같다면, 제어 신호(CR)가 생성되어 디스크 회전 속도를 그대로 유지시킨다.

신호 재생 회로(101)는 판독 신호(AR)를 디지털 신호로 변환시켜 EFM 신호(E)를 생성하여 에지 검출 신호(102)로 출력한다. 클럭 생성기(8)는 주기(T)를 갖는 클럭(CK)를 생성하여 에지 검출 회로(102) 및 패턴 폭 검출 회로(104)에 공급한다. 상기 에지 검출 회로(102)는, 수신된 클럭(CK)에 동기하여, EFM신호(E)의 레벨 전이인 에지를 검출하고, 에지 검출 신호(EG)를 생성하여 패턴 폭 검출 회로(104)에 공급한다. 상기 패턴 폭 검출 회로(104)는 상기 에지 검출 신호(EG)에 응답하여 패턴 폭을 검출하고, 검출된 패턴 폭과 11T 와의 차이에 따라 디스크 가속, 디스크 감속, 또는 디스크 속도 유지 등을 위한, 디스크 회전 제어 신호(CR)를 생성한다.

제2도는 에지 검출 회로(102)의 회로도를 도시한다. 상기 에지 검출 회로(102)는, EFM 신호(E)를 수신하고 증폭하여, 증폭 신호(EA)를 생성하는 버퍼 증폭기(A201)와, 클럭(CK)을 수신하여, 클럭(CK)보다 소정만큼 지연된 지연 클럭(CKD)을 생성하는 종속 인버터(1201, 1202)와, 신호(EA)를 수신하고 지연 클럭(CKD)에 의해 제어되어 신호(EA)보다 한 클럭 지연된 신호(ED₁)를 출력하는 D형 플립플롭(F201)과, 신호(ED₁)를 수신하고 지연 클럭(CKD)에 의해 제어되어 신호(ED₁)보다 한 클럭 지연된 신호(ED₂)를 생성하는 또다른 D형 플립플롭(F202)과, 신호(ED₁와 ED₂)를 수신하여 에지 검출 신호로서 신호(ED₁와 ED₂)간의 배타적 논리합 신호를 생성하는 배타적 논리합 게이트(EX₂₀₁)를 포함한다.

이제부터 상기 에지 검출 회로(102)의 작동에 대해 설명한다. EFM 신호(E)가 버퍼 증폭기(A₂₀₁)에 공급되면, 버퍼 증폭기(A₂₀₁)는 증폭된 EFM 신호(EA)를 출력한다. 상기 D형 플립플롭(F₂₀₁)은 신호(EA)를 상기 지연 클럭(CKD)에 동기하여 한 클럭 지연시킨 후 신호(ED₁)로 출력한다. 상기 신호(ED₁)는 D형 플립플롭(F₂₀₂)과 배타적 논리합 게이트(EX₂₀₁)에 공급된다. 상기 D형 플립플롭(F₂₀₂)은 신호(ED₁)를 지연 클럭(CKD)에 동기하여 한 클럭 지연시켜 신호(ED₂)로 출력한다. 상기 신호(ED₂)는 상기 배타적 논리합 게이트(EX₂₀₁)에 공급된다. 상기 배타적 논리합 게이트(EX₂₀₁)는 신호(ED₁과 ED₂) 간의 배타적 논리합 논리 연산을 실행하여 EFM 신호 레벨이 변화하는 에지를 검출하고 에지 검출 신호(EG)를 생성한다.

제3도는 패턴 폭 검출 회로(104)의 회로도를 도시한다. 상기 패턴 폭 검출 회로(104)는, 상기 에지 검출 신호(EG)와 클럭(CK)을 수신하여, EFM 신호(E)의 패턴 폭을 결정하고 패턴 폭 신호(W)를 생서하기 위해, 클럭(CK)을 이용하여, 각각의 연속한 에지 검출 신호(EG) 사이의 시간 간격을 측정하는 패턴 폭 검출기(41)와, 패턴 폭 신호(W)를 수신하여 수신된 패턴 폭 신호(W)와 소정의 패턴 폭 사이의 차이를 디코딩하고, 디스크 감속 신호(RW)나 디스크 가속 신호(FF)를 생성하는 디코더(42)를 포함한다.

이제 패턴 폭 검출 회로(104)의 작동을 설명한다. 상기 패턴 폭 검출기(41)는, 클럭(CK)을 카운트하여, 각각의 연속한 에지 검출 신호(EG) 사이의 시간 간격을 측정하고, 그 시간 간격의 측정값(W)을 디코더(42)로 출력한다. 여기서, 디스크 회전 선형 속도 계산을 위해, 클럭(CK) 대신에 주기(T/N)(N은 정수)를 갖는 클럭을 이용할 수 있다. 디코더(42)는 측정된 값(W)으로부터 그 측정된 값(W)에 대응하는 패턴 폭을 계산하고, 또한, 상기 계산된 패턴 폭과 소정의 정규 회전 선형 속도에 대응하는 소정의 패턴 폭 사이의 차이를 계산한다. 그 차이가 양(positive)이면, 회전 속도가 너무 빠르므로, 디코더(42)는 디스크 감속 신호(RW)를 생성한다. 반대로, 상기 차이가 음(negative)이면, 회전속도가 너무 느리므로, 디코더(42)는 디스크 가속 신호(FF)를 생성한다.

이제, 디스크 회전 시작 시간, 또는 픽업 위치가 임의로 이동하는 트랙 점프시 등의 드로인(draw-in) 작동을 고려한다. 단지 디스크로부터의 판독 신호의 11T인 최대 패턴 폭이 상기 언급한 바와 같이 측정된다면, 소정의 회전 선형 속도에 대한 드로인 정밀도는 1/11이 된다. 다시 말해, 디스크 선형 속도의 변화율은 9.09%가 된다. 이는 액세스 속도 및 트랙 점프 등에서 드로인 시간을 감소시키는 원인이 된다.

상기 언급한 단점을 극복하기 위해서는, 디스크 회전 선형 속도 검출 클럭의 주파수를 상기 언급한 바와 같이 N배로 증가시키는 방법이 있다. 그러나, 이 경우, 회전 속도 검출 회로에서의 작동 마진이 이하에 기술하는 설명하는 이유에 따라 작아지고, 컴퓨터에 기록 매체로서 보급된 CD-ROM(컴팩트 디스크 판독 전용 메모리) 재생 장치이 대다수인 4배속 재생 또는 8배속 재생, 및 미래에 향상될 재생 속도에 응용하기 어렵게 된다.

현재, CD용 조래의 기준 클럭 주파수는 상기 언급한 바와 같이, 4.3218MHz(클럭 주기 T=1/4.3218MHz)이다. 만약, 검출 정밀도를 두배로 하기 위해 N=2로 하면, 검출 클럭 주파수는 8.6436MHz가 된다. 상기 장치에서, 재생 속도가 8배가 되면, 필요한 검출 클럭 주파수는 69.1488MHz가 되고, 따라서 회로 고안이 어렵게 된다.

제4도는, JP-A-59-172180(JP-A-59-172180의 영문 초록은 일본 특허청에서 구할 수 있으며, JP-A-59-172180의 영문 초록의 내용은 참고 자료로 본원에 포함되었다)(종래 기술 참고 자료 3)인, 종래의 디스크 회전 속도 제어 회로의 블록도를 도시한다. 제4도에 도시한 바와 같이, 상기 제2의 종래의 디스크 회전 속도 제어 회로는 상기 제1의 종래의 디스크 회전 속도 제어 회로에 비해, 주로 패턴 폭 검출 회로(104)의 위치에서 차이점이 있으며, 에지 검출 신호(EG)를 수신하고 속도 검출용 클럭(CK)에 응답하여 시프트 작동을 하는 시프트 레지스터(206)를 포함한다.

상기 시프트 레지스터(206)의 수는, 디스크의 기록 트랙의 정규 선형 속도일 때, 동기 신호 생성 주기에서 생성되는 기준 클럭(CK)의 수보다 많게 설정되고, 상기 선형 속도는 시프트 레지스터(206)의 각각의 스테이지의 출력 내용에 따라 검출된다. 상기 예에서, 속도 검출용 클럭(CK)이 2/T로 만들어지고, 검출되는 동기 신호의 패턴 폭이 11T×2=22T이기 때문에, 정규 속도에서 상기 시프트 레지스터(206)에 필요한 스테이지의 수는 44(22T÷T/2)이다. 그러므로, 디스크 회전 선형 속도가 정규 속도보다 느린 경우에 검출 오차로 3 스테이지를 부가하여, 상기 시프트 레짓터(206)는 47 스테이지를 갖도록 설정된다. 제4도에서, 시프트 레지스터(206)의 중앙 위치(“X”)의 우측의 23 스테이지는, 오른쪽 끝 스테이지를 향해“1”내지“23”으로 번호가 붙여지고, 좌측이 24 스테이지는 좌측 끝을 향해“-1”내지“-24”의 번호가 붙여진다.

에지 검출 신호(EG)는 T/2의 패턴 폭을 갖는다. 정규 속도의 경우, 동기 신호 패턴 폭은 22T이고, 시프트 레지스터(206)에서,“1”이 비반전 출력을 갖는 스테이지는 스테이지“22”,“-1”,“-23”를 포함하며, 다른 스테이지는“0”인 비반전 출력을 갖는다. 만약 선형 속도가, 동기 신호 패턴 폭이 22T가 되도록, 증가한다면, 상기 시프트 레지스터(206)는, 스테이지“21”,“-1” 및 “-22”가 “1”의 비반전 출력을 갖고, 다른 스테이지가“0”인 비반전 출력을 갖도록 변화시킨다. 반대로, 선형 속도가, 동기 신호 패턴 폭이 23T가 되도록 낮아진다면, 시프트 레지스터(206)는 스테이지“23”,“-1”및“-24”가“1”인 비반전 출력을 갖고, 다른 스테이지가“0”인 비반전 출력을 갖도록 변화시킨다.

시프트 레지스터(206)의 각각의 스테이지의 출력 내용은, 공지된 AND 회로 및 OR 회로를 포함하는 조합형 회로에 의해 검출되고, 선형 속도가 정규 속도보다 느리거나 빠르다는 것을 상기 검출 결과에 근거하여 검출한다.

상기 제2의 종래의 디스크 회전 속도 제어 회로는, 상기 언급한 바와 같이, 높은 정밀도를 갖지만, 회로 크기가 커진다. 즉, EFM 기록 디스크로부터 판독한 판독 신호의 동기 신호 패턴 폭이, 상기 언급한 바와 같이, 22T(=11T×2)이고, 기준 클럭(T)에 동기한 에지 패턴을 기억하는 시프트 레지스터의 최소 필요 스테이지 수는 22+α가 된다. 그러므로, 속도 검출 클럭 신호 주파수가 상기 예에서와 같이, 2N이면, 최소 필요 스테이지 수는 44+α가 된다. 또한, 상기 시프트 레지스터의 스테이지의 내용을 모두 검출하기 위해, 속도 검출 논리 회로는 회로 크기가 커진다.

간단히 말해, 상기 제1의 종래의 디스크 회전 속도 제어 회로가, 상기 언급한 바와 같이, 디스크로부터 판독한 신호의 최대 패턴 폭 값인 11T만을 사용하기 때문에, 상기 제1의 종래의 디스크 회전 속도 제어 회로는, 속도 검출 정밀도가 낮고, 트랙 점프에서 액세스 속도 등이 낮아지고 드로인 시간이 길어지는 등의, 단점이 있다.

상기 언급한 문제점을 개선하기 위해, 기준 클럭 주파수를 정수배하기 위해 디스크 회전 선형 속도 검출 클럭의 주파수를 증가시키는 방법이 고려된다. 그러나, 이 방법은, 디스크 회전 속도 제어 회로의 작동 마진을 감소시킨다. 또한, 이 방법은, 이제 컴퓨터용 기록 매체로서 널리 보급된 CD-ROM 재생 장치에 주로 사용되는 4배속 재생 또는 8배속 재생, 및 앞으로 사용될 재생 속도에 적용하기 어렵다.

반면, 상기 제2의 종래의 디스크 회전 속도 제어 회로는, 상기 언급한 바와 같이, EFM 기록 디스크로부터 판독한 신호의 동기 신호 패턴 폭(22T)에 적합한, 회전 선형 속도 검출 클럭에 동기한 에지 패턴을 기억하기 때문에, 시프트 레지스터의 최소 필요 스테이지 수는 많아진다. 또한, 상기 시프트 레지스터의 스테이지의 모든 내용을 검출하기 위한 상기 속도 검출 논리 회로의 크기는 커지고, 따라서, 회로 크기가 커진다.

따라서, 본 발명의 목적은, 상기 언급한 종래 기술의 결점을 극복한 디스크 회전 속도 제어 회로를 제공하는 것이다.

본 발명의 또다른 목적은, 회전 속도의 검출 정밀도를 증가시키고 회로 크기를 줄인 디스크 회전 속도 제어 회로를 제공하는 것이다.

본 발명의 상기 및 다른 목적은, 청구항 제1항에 주장한 바와 같은, 디스크 회전 속도 제어 회로에 의해 본 발명에 따라 이루어질 것이다.

본 발명의 상기 및 다른 목적, 특징, 이점 등은, 첨부된 도면을 참고로 본 발명의 양호한 실시예의 설명으로부터 명백해질 것이다.

제1도는 종래의 디스크 회전 속도 제어 회로의 블록도.

제2도는 제1도에 도시된 종래의 제1의 디스크 회전 속도 제어 회로에 사용된 에지 검출 회로의 회로도.

제3도는 제1도에 도시된 종래의 제1의 디스크 회전 속도 제어 회로에 사용된 패턴 폭 검출 회로의 회로도.

제4도는 종래의 제2의 디스크 회전 속도 제어 회로의 블록도.

제5도는 본 발명에 따른 디스크 회전 속도 제어 회로의 제1실시예의 블록도.

제6도는 제5도에 도시된 디스크 회전 속도 제어 회로에 사용된 에지 검출 회로의 회로도.

제7도는 정규 동작시의, 본 발명에 따른 디스크 회전 속도 제어 회로의 제1실시예의 작동의 일례를 도시한 타임도.

제8도는 제5도에 도시된 디스크 회전 속도 제어 회로에 사용된 패턴 폭 검출기의 회로도.

제9도는 제8도에 도시된 패턴 폭 검출기에 사용된 카운터의 회로도.

제10도는 제8도에 도시된 패턴 폭 검출기에 사용된 디코더의 회로도.

제11도는 정규 작동시, 본 발명에 따른 디스크 회전 속도 제어 회로의 제1실시예의 작동의 일례를 도시한 타임도.

제12도는 회전 속도가 정규 회전 속도보다 빠를 때, 본 발명에 따른 디스크 회전 속도 제어 회로의 제1실시예의 작동의 일례를 도시한 타임도.

제13도는 회전 속도가 정규 회전 속도보다 느릴 때, 본 발명에 따른 디스크 회전 속도 제어 회로의 제1실시예의 작동의 일례를 도시한 타임도.

제14도는 본 발명에 따른 디스크 회전 속도 제어 회로의 제2실시예에 사용된 에지 검출 회로의 회로도.

제15도는 본 발명에 따른 디스크 회전 속도 제어 회로의 제3실시예에 사용된 카운터의 회로도.

제16도는 본 발명에 따른 디스크 회전 속도 제어 회로의 제3실시예에 사용된 디코더의 회로도.

제17도는 본 발명에 따른 디스크 회전 속도 제어 회로의 제4실시예에 사용된 카운터의 회로도.

제18도는 본 발명에 따른 디스크 회전 속도 제어 회로의 제4실시예에 사용된 디코더의 회로도.

* 도면의 주요부분에 대한 부호의 설명

1 : 에지 검출 회로 2, 3 : 패턴 폭 검출 회로

4 : 검출 결과 합성 회로 5 : 피크/바텀 유지 회로

7 : 프레임 생성기 8 : 클럭 생성기

9 : PLL 10 : 디스크

11 : 신호 재생 회로 12 : 출력 회로

13 : 동기 패턴 폭 검출 회로

제5도는 본 발명에 따른 디스크 회전 속도 제어 회로의 제1실시예의 블록도를 도시한다. 제5도에서, 제1도에서 도시된 동일 구성 요소에는 동일함 참조 번호 및 부호를 붙였다.

상기 도시된 디스크 회전 속도 제어 회로의 제1실시예는, 제1도에 도시된 종래의 회로와 같이, 디스크(10) 및 클럭 새성기(8)는 물론, 디스크(10)로부터 판독한 아날로그 판독 신호(AR)를 수신하여 EFM 신호(E)를 생성하기 위해 디지털 신호로 변환시키는 신호 재생 회로(11)와, EFM 신호(E) 및 클럭(CK)을 수신하여 클럭(CK)가 동기하여, EFM 신호(E)의 고 레벨 또는 저 레벨로 전이하는, EFM 신호(E)의 에지를 검출하고, 상승 에지 검출 신호(REG) 및 하강 에지 검출 신호(FEG)를 생성하는 에지 검출 회로(1)와, 상기 상승 에지 검출 신호(REG)와, 상기 하강 에지 검출 신호(FEG)와, 클럭(CK)을 수신하여, 두 연속한 상승 에지 검출 신호(REG) 각각의 사이의 간격 및 두 연속한 하강 에지 검출 신호(FEG) 각각의 사이의 간격을 측정하고, 측정된 최대 패턴 폭이 22T 보다 크면, 포지티브 회전 신호(FF)를, 측정된 최대 패턴 폭이 22T보다 작으면, 네거티브 회전 신호(RW)를 생성하기 위해, 각 최대 패턴 폭을 정규 디스크 회전 선형 속도에 대응하는 동기 패턴 폭(22T)과 비교하는 동기 패턴 폭 검출 회로(13)를 포함한다.

도시된 디스크 회전 속도 제어 회로의 제1실시예는, 일정 피크 샘플링 주기(TS)에 대해 포지티브 회전 신호(FF)와 네거티브 회전 신호(RW)를 래치하고 유지하여 대응 포지티브 모터 구동 신호(MDF)와 대응 네거티브 모터 구동 신호(MDR)를 출력하는 피크/바텀(peak/bottom) 유지 회로(5)와, 상기 포지티브 모터 구동 신호(MDF)와 상기 네거티브 모터 구동 신호(MDR)를 수신하여 모터 구동 출력 신호(MD)를 출력하는 출력(12)와, 신호 재생 회로(11)로부터 공급된 핏 클럭(PC)을 수신하여 상기 핏 클럭(PC)과 동기하여 셀프락(self-lock)시키고, 1T에 대응하는 핏 클럭 신호(PLCK)를 생성하는 PLL(위상 동기 루프) 회로(9)와, 소정 분주비(N)로 프레임 신호(FCK)를 수신하고 분할하여 피크 샘플링 주기(TS)를 생성하는 분주 회로(6)를 더 포함한다.

상기 동기 패턴 폭 검출 회로(13)는, 클럭(CK)을 카운트하여 연속한 상승 에지 검출 신호(REG)의 각 쌍 사이의 간격을 측정하고, 측정된 최대 패턴 폭이 22T보다 크면 포지티브 회전신호(RFF)를, 측정된 최대 패턴 폭이 22T보다 작으면 네거티브 회전 신호(RRW)를 생성하기 위해, 측정된 간격의 최대 패턴 폭을 정규 회전 선형 속도에 대응하는 동기 패턴 폭(22T)과 비교하는 상승 에지 패턴 폭 검출기(2)와, 클럭(CK)을 카운트하여 연속한 하강 에지 검출 신호(FEG)의 각 쌍 사이의 간격을 측정하고, 측정된 최대 패턴 폭이 22T보다 크면 포지티브 회전 신호(FFF)를, 측정된 최대 패턴 폭이 22T보다 작으면 네거티브 회전 신호(FRW)를 생성하기 위해, 측정된 간격의 최대 패턴 폭을 정규 회전 선형 속도에 대응하는 동기 패턴 폭(22T)과 비교하는 하강 에지 패턴 폭 검출기(3)와, 상기 포지티브 회전 신호(RFF 및 FFF)를 합성하여 포지티브 회전 신호(FF)를 생성하고, 또한 상기 네거티브 회전 신호(RRW 및 FRW)를 합성하여 네거티브 회전 신호(RW)를 생성하는 검출 결과 합성 회로(4)를 포함한다.

출력 회로(12)는, 포지티브 모터 구동 신호(MDF) 및 네거티브 모터 구동 신호(MDR)를 각각 수신하는 인버터(I₂₁및 I₂₂)와, 포지티브 전원 전압에 접속된 소스와, 상기 포지티브 모터 구동 신호(MDF)의 반전 신호를 수신하기 위해, 상기 인버터(I₂₁)의 출력에 접속된 게이트를 갖는 P채널 MOS 트랜지스터(M₂₁)와, 상기 P채널 MOS 트랜지스터(M₂₁)의 드레인 및 출력 단자(T₀)에 접속된 드레인과, 접지에 접속된 소스와, 상기 네거티브 모터 구동 신호(MDR)의 반전 신호를 수신하기 위해, 상기 인버터(I₂₂)의 출력에 접속된 게이트를 갖는 N채널 MOS 트랜지스터(M₂₂)를 포함한다.

이제, 제5도를 참고로 도시된 실시예의 작동을 설명한다. 이하의 설명에서, 편의를 위해, 회전 선형 속도 검출용 클럭(CK)의 주기는 상기 핏 클럭(PC)의 주기의 반, 즉 (1/2)T라고 가정한다.

먼저, 종래 기술의 예와 마찬가지로, 디스크(10)(디저털 정보가 EFM 포맷 및 CLV형으로 기록됨)로부터 판독한 판독 신호(AR)에 포함되고, 판독 신호(AR)에 포함된 핏 클럭의 폭(T)에 {11+11}를 곱하여 얻은 폭(11T+11T)을 갖는, 동기 패턴에 기초하여 현재의 회전 선형 속도를 계산하여 소정의 선형 속도를 유지하기 위해 제어한다. 이를 위해, 타이밍 신호, 즉, 동기 패턴은, 신호 재생 회로(11)로부터 출력된 EFM 신호로부터 추출되고, 디스크(10)의 선형 속도는 동기 패턴을 이용하여 일정하게 유지되도록 제어된다. 상기 동기 패턴은, 선형 속도가 소정 범위의 변화를 나타내면 검출될 수 있다. 다시 말해, 선형 속도의 변화가 PLL 회로(9)의 포착 범위 내이면, 동기 패턴을 이용하여 회전을 정확히 제어할 수 있다. 그러나, 예를들어, 디스크 회전 시작점이나, 픽업 장치의 위치가 랜덤하게 이동하는 랜덤 액세스 또는 트랙 점프 시 등의, 선형 속도의 변화가 상기 PLL 회로(9)의 포착 범위 밖이면, 동기 패턴을 검출하기 불가능하고 따라서 회전 제어는 불가능하다.

상기 문제점을 극복하기 위해, 도시된 실시예는, 신호 반전의 간격(즉, 상승 에지로부터 하강 에지까지의 주기, 또는 하강 에지로부터 상승에지까지의 주기)이 최대이면, 최대 반전 간격을 갖는 신호가 동기 패턴임을 이용한다. 다시 말해, 도시된 실시예의 에지 검출 회로(1)는, 종래 기술의 예와 마찬가지로, 즉, 최대 반전 간격 신호인 EFM 신호의 레벨 전이를 검출한다. 그러나, 도시된 실시예의 에지 검출 회로(1)는 각각 분리하여, 상승 에지와 하강 에지를 검출하고, 검출된 상승 에지와 검출된 하강 에지는 각각, 두 패턴 폭 검출기(2 및 3)에 공급되어, 패턴 폭(22T)의 최대 상승 에지 간격과 패턴 폭(22T)의 최대 하강 에지 간격을 검출한다.

상기 신호 재생 회로(11)는, 판독 신호(AR)를 디지털 신호로 변환시켜, 에지 검출 회로(1)에 EFM 신호(E)를 생성하고, 또한 주기(T)의 핏 클럭(PC)을 추출하여 그 핏 클럭 신호(PC)를 PLL 회로(9)에 공급한다. 클럭 생성기(8)는 주기(T/2)를 갖는 클럭(CK)을 생성하고, 그 클럭(CK)을 에지 검출 신호(1)와, 패턴 폭 검출기(2 및 3)와, 프레임 생성 회로(7)에 공급한다. 상기 에지 검출 회로(1)는 클럭(CK)에 동기하여 EFM 신호(E)의 상승 에지 및 하강 에지를 검출하여 패턴 폭 검출기(2 및 3) 각각에 대해 상승 에지 검출 신호(REG)와 하강 에지 검출 신호(FEG)를 생성한다.

상기 패턴 폭 검출기(2)는 연속한 상승 에지 검출 신호(REG)의 각 쌍 사이의 간격을 클럭(CK)을 카운트하여 측정하고, 측정된 간격의 최대 간격, 즉, 최대 패턴 폭 신호의 패턴 폭을 정규 회전 선형 속도에 대응하는 동기 패턴 폭(22T)와 비교한다. 상기 비교의 결과, 최대 패턴 폭이 22T보다 커, 디스크가 정규 회전 선형 속도보다 느린 속도로 회전하면, 패턴 폭 검출기(2)는 디스크 가속을 위한 포지티브 회전 신호(RFF)를 생성한다. 반대로, 최대 패턴 폭이 22T 보다 작아, 디스크가 정규 회전 선형 속도보다 빠른 속도로 회전하면, 패턴 폭 검출기(2)는 디스크 감속을 위한 네거티브 회전 신호(RRW)를 생성한다. 마찬가지로, 패턴 폭 검출기(3)는 연속한 하강 에지 검출 신호(FEG)의 간격을 측정하고, 포지티브 회전 신호(FFF) 또는 네거티브 회전 신호(FRW)를 선택적으로 생성한다.

검출 결과 합성 회로(4)는 패턴 폭 검출기(2 및 3)으로부터 출력된 각각의 검출 결과를 합성한다. 상기 패턴 폭 검출기(2)로부터 출력된 포지티브 회전 신호(RFF)와 상기 패턴 폭 검출기(3)로부터 출력된 포지티브 회전 신호(FFF) 모두는 디스크(10)의 회전을 가속하기 위한 신호이기 때문에, 검출 결과 합성 회로(4)는 두 포지티브 회전 신호(RFF 및 FFF)를 합성하여 포지티브 회전 신호(FF)를 생성한다. 마찬가지로, 검출 결과 합성 회로(4)는 두 네거티브 회전 신호(RRW 및 FRW)를 합성하여 네거티브 회전 신호(RW)를 생성한다.

디스크 회전의 시작 또는 트랙 점프 시, 두 포지티브 및 네거티브 최대 패턴 폭 신호의 패턴 폭은 서로 많이 다르고, 상기 최대 패턴 폭의 외양 주파수는 변화한다. 상기 환경에서, 피크/바텀 유지 회로(5)는 포지티브 회전 신호(FF)한다. 상기 환경에서, 피크/바텀 유지 회로(5)는 포지티브 회전 신호(FF) 및 네거티브 회전 신호(RW)를 일정 피크 샘플링 주기(TS)에 래치하고 유지하여, 각각 대응 포지티브 및 네거티브 모두 구동 신호(MDF 및 MDR)를 출력한다. 상기 피크 샘플링 주기(TS)의 길이는, 분주 회로(6)의 작용에 의해 프레임 생성 회로(7)로부터 공급된 프레임 신호(FCK)를 1/N으로 분주하여 설정된다. 동기 패턴이 적어도 매 하나의 주기, 즉 588T로 반복하여 존재하기 때문에, 상기 포지티브 및 네거티브 최대 패턴 폭 신호는 상기 프레임 신호(FCK)를 1/N으로 분주하여 얻은 피크 샘플링 주기(TS)동안 반드시 존재한다.

프레임 생성 회로(7)는, PLL 회로(9)로부터 공급된 상기 핏 클럭(PLCK)이나, 클럭 생서 회로(8)로부터 공급된 클럭(CK)에 응답하여, 하나의 프레임을 지시하는 프레임 신호(FCK)를 생성한다.

또한, 피크/바텀 유지 회로(5)는, 피크 샘플링 주기동안 검출된 최대 패턴 폭 신호로부터, 피크 샘플링 주기보다 긴 바텀 주기동안 최소 패턴 폭을 갖는 최대 패턴 폭 신호를 추출한다. 이는 디스크(10) 상의 스크래치로 인해 생성된 큰 패턴 폭의 신호를 제거하고, 따라서 최대 패턴 폭 신호의 오차 검출을 최소화한다.

출력 회로(12)는 상기 피크/바텀 유지 회로(5)로부터 공급된 모터 구동 신호(MDF 및 MDR)에 응답하여, 디스크(10)를 회전시키기 위한 스핀들 모터(도시하지 않음)를 구동하기 위해 모터 구동 출력 신호(MD)를 출력한다.

다음, 도시된 실시예를 자세히 설명한다.

제6도는 에지 검출 회로(1)의 회로도이다. 제6도에 도시된, 에지 검출 회로(1)는 상기 EFM 신호(E)를 수신하고 증폭하여 증폭된 신호(EA)를 생성하는 버퍼 증폭기(A₁₁)와, 클럭(CK)을 수신하여 각각, 반전되고 지연된 클럭(CKB)가 반전되지 않은 또다른 지연 클럭(CKD)를 생성하는 종속 인버터(I₁₁및 I₁₂)와, 신호(EA)를 수신하고, 반전되고 지연된 클럭(CKB)에 의해 제어하여 한 클럭만큼 신호(EA)로부터 지연된 신호(ED₁)와 신호(ED₁)의 반전된 신호(

)를 출력하는 D형 플립플롭(F₁₁)과, 신호(ED₁)를 수신하고, 반전되지 않은 또다른 지연 클럭(CKD)에 의해 제어하여, 신호(ED₁)보다 한 클럭 지연된 신호(ED₂)와 그 신호(ED₂)의 반전 신호(

)를 출력하는 또다른 D형 플립플롭(F₁₂)과, 신호(ED₁와

)를 수신하여 신호(ED₁와

) 사이의 논리 AND로 구성된 상승 에지 검출 신호(REG)를 생성하는 AND 게이트(G₁₁)와, 신호(

와 ED₂)를 수신하여 신호(

와 ED₂) 사이의 논리 AND로 구성된 하강 에지 검출 신호(FEG)를 생성하는 또다른 AND 게이트(G₁₂)를 포함한다.

이제 상기 에지 검출 회로(1)의 작동을 설명한다. EFM 신호(E)가 버퍼 증폭기(A₁₁)에 공급되면, 상기 버퍼 증폭기(A₁₁)는 증폭된 EFM 신호(EA)를 출력한다. 상기 D형 플립플롭(F₁₁)은, 신호(EA)로부터 한 클럭 지연되고 지연 클럭(CKB)에 동기 된 신호(ED₁)와 그 반전 신호(

)를 출력한다. 상기 신호(ED₁및

)는 D형 플립플롭(F₁₂) 및 AND 게이트(G₁₁및 G₁₂)에 공급된다. 상기 D형 플립플롭(F₁₂)는, 신호(ED₁)에 한 클럭 지연되고 지연 클럭(CKD)과 지연 클럭(CKB)에 반대 위상으로 동기되며, 따라서, 실질적으로 신호(ED₁)에 클럭의 반주기만큼(즉, T/4) 지연된, 신호(ED₂) 및 그 반전 신호(

)를 출력한다. 신호(ED₂및

)는 AND 게이트(G₁₁및 G₁₂)에 공급된다.

AND 게이트(G₁₁)는 신호(ED₁와

)를 수신하여 신호(ED₁와

) 사이의 논리 AND 연산을 실행하고, 따라서 EFM 신호의 상승 에지, 즉 상승 레벨 전이를 검출하고, 클럭의 반주기(즉, T/4)인 폭을 갖는 상승 에지 검출 신호(REG)를 생성한다. 상기 AND 게이트(G₁₂)는 신호(

와 ED₂)를 수신하여, 신호(

와 ED₂) 사이의 논리 AND 연산을 실행하고, 따라서 상기 EFM 신호의 하강 에지 즉, 하강 레벨 전이를 검출하고 클럭의 반주기(즉, T/4)인 폭을 갖는 하강 에지 검출 신호(FEG)를 생성한다.

제7도는 디스크가 정규 선형 속도로 회전하는 제1경우에서 하나의 프레임에 대응하는 작동 파형의 일례를 도시한 타이밍도를 도시한다. 제7도에 도시하듯이, EFM 신호(E)는 폭(11T)을 갖는 고 레벨과 폭(11T)을 갖는 저 레벨의 조합의 형태로 생성된다. 상기 신호(ED₁)는 EFM 신호(E)가 상승한 후 제1클럭의 하강 에지가 나타날 때 생성되고, 상기 신호(ED₂)는 EFM 신호(E)가 상승한 후 제2클럭의 상승에지가 나타날 때 생성된다. 신호(REG)는 신호(ED₁)의 상승 에지에서 시작하고 신호(ED₂)의 하강 에지에서 종료하는 폭을 갖도록 생성되고, 신호(FEG)는 신호(ED₁)의 하강 에지에서 시작하고 신호(ED₂)의 하강 에지에서 종료하는 폭을 갖도록 생성된다.

패턴 폭 검출기(2 및 3)는 동일한 구성을 가지며, 따라서, 패턴 폭 검출기(2)만의 구성을, 제5도에 도시된 디스크 회전 속도 제어 회로에 사용된 패턴 폭 검출기(2)의 회로도인, 제8도를 참고로 설명한다.

제8도에 도시된 상기 패턴 폭 검출기(2)는, 상승 에지 검출 신호(REG)에 응답하여 리셋되고 클럭(CK)을 카운트하여 카운트 값(nR)을 출력하는 카운터(21)와, 카운터(21)와 연결되고 각각 카운트 값이“43”및“44”에 이를 때, 신호(RRW) 및 신호(RFF)를 생성하는 한 쌍의 디코더(22 및 23)를 포함한다. 상기 카운터(21)는 22×2+α값까지 카운트 업(count up)한다.

또한, 상기 및 이하의 설명에서, 패턴 폭 검출기(3)는, 제8도의 참조 번호 및 부호에 의해 나타낸대로, 상기 참조 번호를 30번대 번호들로 바꾸고, 신호(REG, RRW 및 RFF)를 각각 FEG, FRW 및 FFF로 바꾸며, 카운트 값(nR)을 카운트 값(nF)으로 바꿔 설명한다.

상기 언급한대로, 카운터(21)는, 주기 T/2를 갖는 클럭(CK)을 카운트하여 동기 패턴 폭(22T)을 결정하기 위해, 22×2+α값까지 카운트할 수 있다. 여기서, +α는 디스크 회전 선형 속도가 정규 선형 속도보다 느릴 때 22T보다 큰 동기 패턴 폭을 측정할 수 있게 보장하기 위한 오차 허용도 또는 여유분이다.

이제, 패턴 폭 검출기(2)의 동작에 대해 설명한다. 카운터(21)는 상승 에지 검출 신호(REG)에 응답하여 리셋되고 그 후 클럭(CK)을 카운트하기 시작한다. 카운터(21)는 다음 상승 에지 검출 신호(REG)에 응답하여 다시 리셋되나, 카운터(21)가 리셋되기 직전에 카운터(21)의 카운트 값(nR)이 디코더(22 및 23)에 인가된다. 디코더(22)는 수신된 카운트 값(nR)이 43(=22×2-1) 또는 그보다 작은 값에 도달하면 네거티브 회전 신호(RRW)를 발생한다. 마찬가지로, 디코더(23)는 수신된 카운트 값(nR)이 44(=22×2) 또는 그보다 큰 값에 도달하면 포지티브 회전 신호(RFF)를 발생한다.

제9도는 카운터(21)의 회로도이다. 도시된 카운터(21)는, 도시된대로 연결된, D형 플립플롭(F₂₀에서 F₂₅)까지 여섯개의 종속접속된 단계 및 각 플립플롭(F₂₀과 F₂₅)의 Q 출력을 수신하고 플립플롭(F₂₀)의 D 입력에 연결된 하나의 출력을 가지는 배타적 OR 회로(EX₂₁)를 포함한다.

카운터(21)는 최대 길이 시퀀스 랜덤 번호(maximum length sequence random number)를 발생하고 (2ⁿ-1)의 주기를 가지는 최대 길이 시퀀스 코드(maximum length sequence code)를 구성한다. 도시된 예에서 카운터(21)는 F₂₀에서 F₂₅(n=6)까지의 플립플롭 여섯단계로 구성되므로 카운터(21)는 63까지 카운트할 수 있다. 플립플롭(F₂₀내지 F₂₅)는 시프트 레지스터를 구성하고, 카운트 값은 각 클럭(CK)에 응답하여 증가되고 상기 에지 검출 신호(REG)에 응답하여 리셋된다. 상기 기술한대로, 플립플롭(F₂₀)의 D입력은 배타적 OR 회로(EX₂₁)의 출력을 공급받는다. 상기 배열로, 이진수 시퀀스(binary sequence)가 피드백되므로, 카운터(21)는 주기“63”의 랜덤 번호(random number)를 발생하고 또한 동기 카운터(synchronous counter)의 기능을 한다.

제7도의 상기 타이밍도로 돌아가서, 카운트 값(nR과 nF)은 임으로 변하지만, 설명이 편의상, 그것이 리셋된 후, 계수값(nR)은 0(영), …, 22, ……, 43과 같이 변하고, 다시 리셋된 후 0(영), …과 같이 변한다. 리셋된 후 카운트 값(nF)는 임의의 수“X”, …, X+22, 0(영), …, 21과 같이 변하고, 다시 리셋된 후“X”, …와 같이 변한다. 상기 임의의 수“X”는 이제부터 설명될 것이다.

먼저, 만일 고 레벨의 상승 에지 검출 신호(REG)가 공급되면 카운터(21)의 카운트 값(nR)은 리셋되고, 카운터(21)는 상기 클럭(CK)을 카운트하여 다음 상승 에지 검출 신호(REG)가 공급될 때까지 카운트 값을 증가시킨다. 마찬가지로, 카운터(31)의 카운트 값(nF)은 하강 에지 검출 신호(FEG)에 응답하여 리셋되고, 카운터(31)는 클럭(CK)을 카운트하여 다음 하강 에지 검출 신호(FEG)가 공급될 때까지 카운트 값을 증가시킨다. 제7도에 도시된 예는 정규 선형 속도를 보여주므로 카운트 값(nR)은 43까지 증가하고 그후 0(영)으로 리셋된다. 이번에 카운트 값(nR)은 리셋 입력(reset input)으로 인하여 0(영)으로 되므로, 동기 패턴 폭의 카운트 값“43”은 실제로는 패턴 폭“44”, 즉, 정규 선형 속도를 나타낸다. 마찬가지로,“44”의 카운트 값(nF)은 실제로는 패턴 폭 45, 즉 정규 선형 속도보다 느린 속도를 가리킨다.

디코더(22, 23, 32 및 33)와 검출 결과 합성 회로(4)의 회로도를 도시한 제10도에서, 디코더(22)는 두 개의 3-입력 AND 회로(G₂₂₁및 G₂₂₂)와 AND 회로(G₂₂₁및 G₂₂₂)의 출력을 수신하는 2-입력 NAND 회로(G₂₂₃)을 포함한다. 디코더(23)는 두 개의 3-입력 AND 회로(G₂₃₁및 G₂₃₂)와 AND 회로(G₂₃₁과 G₂₃₂)의 출력을 수신하는 하나의 2-입력 NAND 회로(G₂₃₃)을 포함한다. 디코더(32)는 두 개의 3-입력 AND 회로(G₃₂₁및 G₃₂₂)와 AND 회로(G₃₂₁및 G₃₂₂)의 출력을 수신하는 하나의 2-입력 NAND 회로(G₃₂₃)을 포함한다. 디코더(33)는 두 개의 3-입력 AND 회로(G₃₃₁및 G₃₃₂)와 AND 회로(G₃₃₁및 G₃₃₂)의 출력을 수신하는 하나의 2-입력 NAND(G₃₃₃)을 포함한다.

상기 검출 결과 합성 회로(4)는 NAND 회로(G₂₂₃) 및 NAND 회로(G₃₂₃)으로부터 각각 출력된 신호(RRW 및 FRW)를 수신하여 신호(RW)를 발생하기 위해 NAND 논리 연산을 실행하는 하나의 NAND 회로(G₄₁)과, NAND 회로(G₂₃₃및 G₃₃₃)으로부터 각각 출력된 신호(RFF 및 FFF)를 수신하여 신호(FF)를 발생하기 위해 NAND 논리 연산을 실행하는 또다른 NAND 회로(G₄₂)를 포함한다.

상기 디코더(22)의 상기 AND 회로(G₂₂₁및 G₂₂₂)는,“43”즉 카운터(21)의 44번째 상태를 해독하기 위해 제10도에 나타낸대로 플립플롭(F₂₀에서 F₂₅)의 출력들 QB1, Q1 및 QB2 및 Q3, Q4 및 QB5를 수신하기 위해 연결된다. 디코더(23)의 AND 회로(G₂₃₁및 G₂₃₂)는“44”즉 카운터(21)의 45번째 상태를 해독하기 위해, 제10도에 나타낸대로, 플립플롭(F₂₀에서 F₂₅)의 출력들 Q0, QB1 및 Q2 및 QB3, Q4 및 Q5를 수신하기 위해 연결된다.

상기 배열로써, AND 회로(G₂₂₁및 G₂₂₂)의 모든 입력들이 고 레벨에 있을 때에만, 즉, 상기 카운터(21)가 4번째 상태를 나타낼 때만, 각 AND 회로(G₂₂₁및 G₂₂₂)는 고 레벨을 출력하고, 따라서 NAND 게이트(G₂₂₃)은 저 레벨의 네거티브 회전 신호(RRW)를 출력한다. 마찬가지로, AND 회로(G₂₃₁및 G₂₃₂)의 모든 입력들이 고 레벨에 있을 때에만, 즉 상기 카운터(21)가 45번째 상태를 나타낼 때만, 각 AND 회로(G₂₃₁및 G₂₃₂)는 고 레벨을 출력하고, 따라서 NAND 게이트(G₂₃₃)은 저 레벨의 포지티브 회전 신호(FRW)를 출력한다.

마찬가지로, 제10도에 나타낸대로, 디코더(32)의 AND 회로(G₃₂₁및 G₃₂₂)는 플립플롭(F₂₀에서 F₂₅)의 출력들 QB0, Q1 및 QB2 및 Q3, Q4 및 QB5를 수신하기 위해 연결되고, 디코더(33)의 AND 회로(G₃₃₁및 G₃₃₂)는 플립플롭(F₂₀에서 F₂₅)의 출력들 Q0, QB1 및 Q2 및 QB3, Q4 및 Q5를 수신하기 위해 연결된다. 디코더(32)의 모든 입력들이 고 레벨에 있을 때에만, 디코더(32)는 저 레벨의 네거티브 회전 신호(FRW)를 출력한다. 디코더(33)의 모든입력들이 고 레벨에 있을 때에만, 디코더(33)은 저 레벨의 포지티브 회전 신호(FFF)를 출력한다.

상기 언급된 동작으로, 상기 상승 에지 최대 패턴 폭 및 상기 하강 에지 최대 패턴 폭은 서로 분리되어, 측정되고 해독되고 검출된다. 따라서, 상기 검출된 상승 에지 최대 패턴 폭과 상기 검출된 하강 에지 최대 패턴 폭을 합성하는 것이 필요하다.

상기 목적을 위하여 상기 검출 결과 합성 회로(4)는 카운터(21 및 31)의 각 44번째 상태(카운트 값 43)의 검출을 나타내는 신호(RRW 및 FRW)를 합성함에 의해 네거티브 회전 신호(RW)를 발생한다. 나아가, 상기 검출 결과 합성 회로(4)는 카운터(21 및 31)의 각 45번째 상태(카운트 값 44)의 검출을 나타내는 신호(RFF 및 FFF)를 합성함에 의해 포지티브 회전 신호(FF)를 발생한다. 즉, NAND 게이트(G₄₁)은 상기 신호(RRW 및 FRW)를 수신하여 만약 상기 신호(RRW 및 FRW)중의 적어도 하나가 저 레벨에 있으면 고 레벨의 네거티브 회전 신호(RW)를 발생한다. 마찬가지로, NAND 게이트(G₄₂)는 신호(RFF 및 FFF)를 수신하여 만약 상기 시호(RFF 및 FFF) 중의 적어도 하나가 저 레벨에 있으면 포지티브 회전 신호(FF)를 발생한다.

이제, 제7도에서 nF의 임의의 번호 “X”는 EFM 포맷에서 최소 번호 3T에 대응하는 최소값으로부터 EFM 포맷에서 최대 번호 10T에 대응하는 최대값의 범위에 있으며, 다시 말하면, 최소값 5(=3×2-1)와 최대값 19(=10×2-1)의 사이에 있다. 따라서, 비록 최대값“X+22”가 41과 같게 되더라도, 디코더(32 및 33) 중의 어느것도 상기 검출 신호를 발생할 수 없으며, 따라서 신호(FRW 및 FFF) 중의 어느 것도 발생되지 않는다.

이제, 제11도에 관하여 보면, 디스크가 정규 선형 속도로 회전하는 경우, 본 발명에 따른 디스크 회전 속도 제어 회로의 제1 실시예에서, 하나의 프레임에 대응하는 동작 파형이 두 번째 경우를 도시하는 타이밍도가 나타나있다. 상기 두 번째 경우에서 EFM 신호(E)는 폭(11T)을 가지는 저 레벨과 폭(11T)를 가지는 고 레벨의 조합 형태로 발생되는데, 그것은 제7도에 보여진 첫 번째 경우와 위상에 있어 반대이다. 따라서, 먼저 상기 하강 에지가 검출되고 그리고 하강 에지 검출 신호(FEG)가 발생된다. 상기 하강 에지 검출 신호(FEG)에 응답하여, 카운터(31)는“0”부터 카운트하기 시작하여 카운트 값(nF)을 출력하도록 리셋된다. 반대로, 이번에는, 카운터(21)가 카운트 값(nR)을, 임의의 번호“X”,“X+1”, …와 같이, 카운터(21)가 상기 상승 에지 검출 신호(REG)에 의해 리셋될 때까지 계속 카운트하여 증가시킨다. 그러나, 상기“X”는 5에서 19의 범위내에 있기 때문에 신호(RRW 및 RFF) 중의 어느 하나도 발생되지 않는다. 따라서, 상기 경우에, 신호(FRW 및 FFF)에 기하여 상기 제어가 수행된다.

다음, 제12도에 관해서 보면, 상기 디스크 회전 속도가 정규 회전 선형 속도보다 빠른 경우의, 본 발명에 따른 디스크 회전 속도 제어 회로의 제1실시예에서, 한 프레임에 대응하는 동작 파형의 예를 도시하는 타이밍도가 도시된다. 상기예에서, 상기 EFM 신호(E)는 폭(11T)를 가지는 고 레벨과 폭(10.5T)을 가지는 저 레벨의 조합 형태로 발생된다. 따라서, 제7도에 보여진 첫 번째 경우와 유사하게, 먼저 상승 에지가 검출되고 그리고 상기 상승 에지 검출 신호(REG)가 발생되어 카운터(21)가 카운트 값(nR)을 0(영)부터 카운트하도록 리셋된다. 그러나, 카운트 값(nR)이 43에 도달함과 동시에, 상승 에지 검출 신호(REG)가 발생되어 카운터(21)를 리셋한다. 따라서, 디코더(22) 및 23) 중의 어느것도 그 출력을 변화시키지 않으며, 따라서 상기 신호(RRW 또는 RFF) 둘중의 하나는 변하지 않는다. 즉, 상기 신호(RW 또는 FF) 둘중의 하나는 변하지 않는다.

우연하게, 상기 조건은 EFM 신호(E)가 상기 경우와 반대가 되는 위상일 때, 즉 EFM 신호(E)가 폭(11T)의 저레벨과 폭(10.5T)의 고 레벨의 조합 형태로 발생될 때 일어나고, 또한 EFM 신호(E)가 폭(10T)를 가진 고 레벨과 폭(10T)를 가진 저 레벨의 조합 형태로 발생되는데, 이는 상기 경우 보다 더 짧다. 다시말해서, 동기 패턴이 22T보다 짧을 때, 신호(RW 또는 FF)는 변하지 않는다. 더욱이, 제13도를 참조하면, 한 프레임에 해당하는 작동 파형의 일예를 나타내는 타이밍도가 나타나 있는데, 본 발명에 다른 디스크 회전 속도 제어 회로의 실시예에서, 회전 속도가 정규 회전 속도 보다 느릴 때이다. 상기예에서, EFM 신호(E)는 폭(11T)의 고 레벨과 폭(11.5T)의 저 레벨이 조합 형태로 발생된다. 따라서, 제7도에 나타나 첫째 경우와 유사하게, 상승 에지는 첫째 장소에서 검출되고, 상승 에지 검출 신호(REG)는 카운터(21)가 카운트 값 0으로 리셋되어 nR로 카운트 하도록 발생된다. 카운트 값(nR)이 43에 도달하면, 디코더(22)는 네거티브 회전 신호(RRW)를 발생하고, 신호(RW)는 고 레벨로 옮겨진다. 상승 에지 검출 신호(REG)는 이 때에는 발생되지 않으므로, 클럭(CK)에 응답하여 카운트하는 카운터(21)는 아직 리셋되지 않고, 따라서, 카운트 값(nR)을“44”까지 증가시킨다. 상기“44”의 카운트 값(nR)에 응답하여, 디코더(23)는 저 레벨의 포지티브 회전 신호(RFF)를 가져오고, 포지티브 회전 신호(FF)는 고레벨로 옮겨진다.

상기 상태는 EFM 신호(E)가 상기 경우와 반대가 되는 위상일 때, 즉 EFM 신호(E)가 폭(11T)의 저 레벨과 폭 (12T)의 고 레벨의 조합 형태로 발생될 때 유사하게 일어나고, EFM 신호(E)가 폭(12T)의 고 레벨과 폭(12T)의 저 레벨의 조합 형태로 발생되고, 이는 상기 경우보다 더 길다. 다시말해서, 동기 패턴이 22T보다 더 길 때, 신호(RW와 FF) 모두 결과적으로 고 레벨에 이르는데, 신호(FRW 혹은 FFF)가 동기 패턴, 포지티브 또는 네거티브의 위상에 따라서 변화하기 때문이다.

상기에서 보듯이, 다음과 같이 식별할 수 있다; 네거티브 회전 신호(RW)만 고 레벨에 이를 때, 디스크는 정규 선형 속도로 회전한다. 네거티브 회전 신호(RW)와 포지티브 회전 신호(FF)가 저 레벨로 유지될 때, 디스크는 정규 선형 속도 보다 빠른 속도로 회전한다. 한편, 네거티브 회전 신호(RW)와 포지티브 회전 신호(FF)가 고 레벨로 되면, 디스크는 정규 선형 속도보다 느린 속도로 회전한다.

네거티브 회전 신호(RW)와 포지티브 회전 신호(FF)는 피크/바텀 보유 회로(5)에 공급되면, 피크/바텀 보유 회로(5)는 네거티브 회전 신호(RW)와 포지티브 회전 신호(FF)에 대해서 피크/바텀 처리를 수행하여, 모터 구동 신호(MDF 또는 MDR)을 출력 회로(12)로 발생시킨다.

디스크가 정규 선형 속도로 회전할 때, 정규 회전 신호(FF)는 저 레벨로 유지되고, 모터 구동 신호(MDF)는 저 레벨로 유지된다. 따라서, 출력 회로(12)에서, 저 레벨의 모터 구동 신호(MDF)를 수신하는 인버터(I₁₂)는 고 레벨을 출력하고, PMOS 트랜지스터(M₂₁)은 오프 상태로 유지된다. 한편, 네거티브 회전 신호(RW)는 고 레벨에 있으므로, 모터 구동 신호(MDR)도 역시 고 레벨로 같다. 고 레벨의 모터 구동 신호(MDF)를 수신하는 인버터(I₂₂)는 저 레벨을 출력하고, NMOS 트랜지스터(M₂₂)는 오프 상태에서 유지된다. 결과적으로, 출력 신호(MD)는 고 임피던스 상태나 중간 포텐셜에 있어서, 디스크를 구동하는 스핀들 모터는 그 회전 속도를 유지한다.

디스큰 정규 선형 속도보다 높은 속도로 회전할 때, 포지티브 회전 신호(FF)는 저 레벨에서 유지되고, 따라서, 모터 구동 신호(MDF)는 저 레벨로 유지된다. 저 레벨이 모터 구동 신호(MDF)를 수신하는 인버터(I₁₂)는 고 레벨을 출력하고, PMOS 트랜지스터(M₂₁)는 오프 상태에서 유지된다. 한편, 네거티브 회전 신호(RW)는 저 레벨로 유지되므로, 모터 구동 신호(MDR)은 저 레벨로 유지된다. 저 레벨의 모터 구동 신호(MDF)를 수신하는 인버터(I₂₂)는 고 레벨을 출력하고, NMOS 트랜지스터(M₂₂)는 온 상태에 이르게 된다. 결과적으로, 출력 신호(MD)는 NMOS 트랜지스터(M₂₂)의 전원 전위와 동일한 그라운드 전위나 네거티브 전위에 이르고, 스핀들 모터의 회전 속도는 감속된다.

디스크가 정규 선형 속도보다 느린 속도로 회전할 때, 포지티브 회전 신호(FF)는 고레벨로 되고, 따라서, 모터 구동 신호(MDF)는 고 레벨로 된다. 고 레벨의 모터 구동 신호(MDF)를 수신하는 인버터(I₁₂)는 저 레벨을 출력하고, PMOS 트랜지스터(M₂₁)은 온 상태로 된다. 한편, 네거티브 회전 신호(RW)도 역시 고 레벨로 되므로, 모터 구동 신호(MDR)은 고 레벨로 된다. 고 레벨의 모터 구동 신호(MDF)를 수신하는 인버터(I₂₂)는 저 레벨을 출력하고, NMOS 트랜지스터(M₂₂)는 오프 상태로 된다. 결과적으로, 출력 신호(MD)는 PMOS 트랜지스터(M₂₁)의 전원 전위와 같은 포지티브 전위로 되고, 스핀들 모터의 회전 속도는 가속된다.

위에서 본 바와같이, 도시된 실시예는 11T+11T의 펄스로서가 아니라, 폭(22T)의 한 신호로서 디스크로부터 판독된 동기 패턴을 검출하기 위하여 배치되어 있으므로, 디스크 회전 선형 속도를 더욱 정밀하게 검출할 수 있다.

예를들면, 디스크에 스크래치 또는 그와 같은 것 때문에 신호 패턴 폭 9T이 12T로 판독될 때, 종래의 기술예에서는 최대 패턴 폭으로 검출되었지만, 서로 독립적인 상승 에지 간격과 하강 에지 간격을 검출하기 위한 도시된 실시예에서는, 패턴폭이 10T보다 크지 않다면, 상승 에지 간격과 하강 에지 간격은 22T에 도달하지 않고, 디스크의 스크래치와 같은 것 때문에 신호 패턴 폭 9T를 12T로 잘못 판독한 것은 최대 패턴 폭으로서 결코 검출되지 않는다. 다시말해서, 최대 패턴폭 검출은 디스크상의 스크래치와 같은 것으로 인한 우연한 패턴폭 변화에 의해 거의 영향을 받지 않는다.

게다가, 내부 클럭 주파수가 검출 정밀도를 향상시키기 위해서 올라갈 때, 내부 회로내에 동작 마진을 확장할 수 있다. 또한, 필요한 핏 클럭이 디스크 시작시나 트랙 점프시에 EFM 신호에서 얻을 수 없을 때라도 정규 선형 속도로 디스크 회전 선형 속도를 유지하는 것이 가능하다.

더욱이, 향상된 속도 검출 정밀도로, 드로인(draw-in) 번위를 좁히는 것이 가능하다. 예를들면, 드로인 범이는 종전 기술예에서 채택한 ±4.5%의 정규 선형 속도에서 ±2.25%의 정규 선형 속도로 개선될 수 있다.

또한, 디스크 회전 선형 속도의 검출 정밀도가 개선되므로, 정규 선형 속도를 이끄는 드로인 시간이 단축 가능하고, 따라서, 디스크에 대한 액세스 속도를 올릴 수 있다. 특히, 픽업(pickup) 운동이 전운동 범위의 1/3일 때, 즉 1/3 스트로크(stroke)에서, 종전 기술예에서는 액세스 속도가 400ms이었지만, 도시된 실시예에서는 100ms로 단축될 수 있다.

더욱이, PLL 회로상의 부하가 감소될 수 있으므로, 클럭 주파수가 종전 기술과 동일하더라도, 정밀도는 올라가고 동작 마진은 향상될 수 있다.

본 발명은 특정한 실시예를 기준을 도시되고 기술되었다. 그러나, 본 발명은 상기의 특정한 실시예의 사항에 결코 제한되지 않고 변화와 수정의 본 발명의 범위내에서 이루어질 수 있다. 예를들면, 본 발명은 CD 플레이어에만 적용되는 것이 아니라, 동기 패턴 폭과 같은 파라미터의 차이에 따라서 계수의 디코드 수를 변화시켜, 정보 재생 장치에도 적용될 수 있다는 것은 당연하다.

여기서, 디스크 최적의 선형 속도를 검출하는 경우에 다음 관계가 충족된다면, 동기 패턴의 최대 폭과 디코드 값“N”을 검출하는데 사용되는 카운터를 구동하기 위한 클럭(CK)의 주파수“f”는 자유로이 변화될 수 있다.

(1/f)×N=22T

여기서, T는 핏 클럭의 주기이다.

이제, 본 발명에 따른 디스크 회전 속도 제어 회로의 제2실시예에 관려된 에지 검출 회로(1A)는 제14도를 참고하여 기술되는데, 제14도는 에지 검출 회로(1A)의 회로도이다. 제14도에서, 제6도에 도시된 것에 해당하는 소자들은 동일한 도면 번호를 붙였고, 그에 대한 설명은 생략한다.

제6도와 제14도의 비교에서, 에지 검출 신호(1A)는 에지 검출 신호(1A)와 다른데, 버퍼 증폭기(A₁₁)이 생략되어 EFM 신호(E)는 D형 플립플롭(F₁₁)에 직접 공급되며, AND 회로(G₁₁및 G₁₂)는 플립플롭(F₁₁에서 F₁₂)의 신호(ED1과 ED2)를 수신하는 NOR 회로(G₁₃)으로 대치되어, ED1과 ED2 사이에 논리 NOR로 구성되는 상승 에지 검출 신호(REG)를 발생하고, 또한 플립플롭(F₁₁에서 F₁₂)의 출력 신호(ED1과 ED2)를 수신하는 다른 NOR 회로(G₁₄)로 대치되어 신호(ED1과 ED2) 사이에 논리 NOR로 구성되는 하강 에지 검출 신호(FEG)를 발생한다.

본 발명에 따른 디스크 회전 속도 제어 회로의 제2실시예는, 에지 검출 신호(1A)를 제외하고는, 본 발명에 따른 디스크 회전 속도 제어 회로의 제1실시예와 동일하다.

이제, 상기 에지 검출 신호(1A)의 작동을 설명한다. EFM 신호(E)가 상기 D형 플립플롭(F₁₁)에 공급되면, 상기 D형 플립플롭(F₁₁)은, 한 클럭만큼 신호(EA)보다 지연되고 지연 클럭(CKB)에 동기한, 신호(ED₁)와 그 반전 신호(

)를 출력한다. 상기 신호(ED₁및

)는 D형 플립플롭(F₁₂)과 NOR 게이트(G₁₃및 G₁₄)에 공급된다. 상기 D형 플립플롭(F₁₂)은, 지연 클럭(CKB)과 반대 위상인 지연 클럭(CKD)에 동기하고, 상기 클럭의 반주기만큼(즉, T/4) 신호(ED₁) 보다 지연된, 신호(ED₂) 및 그 반전 신호(

)를 출력한다. 신호(ED₂및

) 는 NOR 게이트(G₁₃및 G₁₄)에 공급된다. 상기 NOR 게이트(G₁₃)는 신호(

및 ED₂) 사이의 논리적 NOR 연산을 실행하여, EFM 신호(E)이 상승 에지를 검출하고, 상승 에지 검출 신호(REG)를 생성한다. 상기 NOR 게이트(G₁₄)는 신호(ED₂및

) 사이의 논리적 NOR 연산을 실행하여, EFM 신호(E)의 하강 에지를 검출하고 하강 에지 검출 신호(FEG)를 생성한다.

에지 검출 회로(1A)는, 필요한 트랜지스터의 수를 에지 검출 회로(1)에 비해 줄일 수 있기 때문에, 에지 검출 신호(1) 보다 유리하다.

이제, 본 발명에 따른 디스크 회전 속도 제어 회로의 제3실시예에 포함된, 각각의 패턴 폭 검출기(2A 및 3A)에 포함된, 카운터(21A) 및 디코더(22A, 23A, 32A, 33A)를 제15도 및 제16도를 참고로 설명한다. 제15도는 카운터(21A)의 회로도이고, 이는 패턴 폭 검출기(2A)의 카운터(21A) 및 패턴 폭 검출기(3A)의 카운터(31A) 모두를 나타낸다. 제15도 및 제16도에서, 제9도 및 제10도에 대응하는 소자에는 동일 참고 번호를 붙이고, 그 설명을 생략한다.

제15도와 제16도 및 제9도와 제10도를 비교하여 보면, 카운터(21A(31A))가 링 형태로 조속된 플립플롭(F₁내지 F₂₄)을 갖는 24스테이지 시프트 레지스터로 구성된 링 카운터를 갖는 점과, 디코더(22A)가, 카운터(21A) 플립플롭(F₁₉)의

출력 신호(

)와, 카운터(21A) 플립플롭(F₂₀)의 Q 출력 신호(Q₂₀)를 수신하여, 네거티브 회전 신호(RRW)로 NAND 논리를 출력하는 NAND 회로를 갖고, 디코더(23A)가, 카운터(21A)의, 플립플롭(F₂₀)의

출력 신호(

)와 플립플롭(F₂₁)의 Q 출력 신호(Q₂₁)를 수신하여, 포지티브 회전 신호(RFF)로 NAND 논리를 출력하는 NAND 회로를 갖고, 디코더(32A)가, 카운터(31A) 플립플롭(F₁₉)의

출력 신호(

)와, 카운터(31A) 플립플롭(F₂₀) Q 출력 신호(Q₂₀)를 수신하여, 네거티브 회전 신호(FRW)로 NAND 논리를 출력하는 NAND 회로를 갖고, 디코더(23A)가, 카운터(31A)의, 플립플롭(F₂₀)의

출력 신호(

)와, 플립플롭(F₂₁)의 Q 출력 신호(Q₂₁)를 수신하여, 포지티브 회전 신호(FFF)로 NAND 논리를 출력하는 NAND 회로를 갖는다는 점에서, 패턴 폭 검출기(2A)는 패턴 폭 검출기(2)와 상이하다.

특히, 카운터(21A)는, 제1 스테이지 플립플롭(F₁)의 Q 출력이 제2스테이지 플립플롭(F₂)의 D 입력에 접속되고, 제2 스테이지 플립플롭(F₂)의 Q 출력이 제3 스테이지 플립플롭(F₃)의 D입력에 접속되고, 이런식의 접속을 반복하고, 마지막 스테이지 플립플롭(F₂₄)의 Q 출력이 제1 스테이지 플립플롭(F₁)의 D 입력에 접속되는 식으로 종속 접속되는 플립플롭(F₁내지 F₂₄)을 포함하는 링카운터로 구성된다. 플립플롭(F₁내지 F₂₄)는 모두 상승 에지 검출 신호(REG)(카운터(31A)에서는 하강 에지 검출 신호(FEG)에 의해 리셋되고 클럭(CK)에 의해 구동되어 시프트 동작을 수행한다.

이제, 동작을 설명한다. 카운터(21A)에 포함된 플립플롭(F₁내지 F₂₄) 각각은 각각의 클럭에 응답하여 1 클럭에 대응하는 지연을 가지면서 순서대로 다음 스테이지에 데이터를 전달한다. 카운터(21A)의 주기는 24×2이며, 따라서 카운터(21A)는 47까지 카운트할 수 있다. 따라서, 카운터(21A)는 클럭(CK)에 응답하여 업카운트하고, 상승 에지 검출 신호(REG)에 응답하여 리셋된다. 카운터(21A)는 실질상 제1실시예의 카운터와 유사하게 동작한다. 그러나, 카운트 값의 출력 상태가 제1실시예의 카운터와 다르므로, 카운터의 다른 출력 상태에 기초하여 포지티브와 네거티브의 회전 신호를 발생시키는 디코더(22A 및 23A)는 제1실시예의 디코더와 구성이 다르다.

제1실시예와 마찬가지로, 디코더(22A 및 23A)는 카운터(21A)의 제44상태와 제45상태에 각각 대웅하는 카운터(21A)의 카운트 값(“43” 및“44”)을 각각 디코딩하여 검출한다. 카운터(21A)의 제44상태에서, 즉, 카운트값이“0”에서부터 카운트될 때, 플립플롭(F₁₉)의

출력 신호(

) 및 플립플롭(F₂₀)의 Q 출력 신호(Q₂₀)는 모두 고 레벨이다. 이 상태는“43”을 제외한 카운트값에서는 존재할 수 없으므로, 디코더(22A)는 플립플롭(F₁₉)의

출력 신호(

) 및 플립플롭(F₂₀)의 Q 출력 신호(Q₂₀)를 수신하는 NAND 회로로 구성된다. 마찬가지로, 디코더(23A)는 플립플롭(F₂₀)의

출력 신호(

) 및 플립플롭(F₂₁)의 Q 출력 신호(Q₂₁)를 수신하는 NAND 회로로 구성되며, 이들 출력 신호는 카운터(21A)의 카운트값이“44”일 경우 고 레벨이다.

위의 설명으로 알 수 있듯이, 패턴 폭 검출기(2A)는, 카운터에 포함된 회로 효소의 수가 증가하더라도, 카운터의 구조가 단순하고, 디코더에 포함된 회로 요소의 수를 크게 감소시킬 수 있다는 특징이 있다.

이제, 제17도 및 제18도를 참고로, 본 발명에 따른 디스크 회전 속도 제어 회로의 제4실시예에 포함된 패턴 폭 검출기(2B 및 3B) 각각에 포함되는 카운터(21B) 및 디코더(22B, 23B, 32B, 33B)에 대해 설명한다. 제17도는 카운터(21B)의 회로도로서, 패턴 폭 검출기(2B)이 카운터(21B)와 패턴 폭 검출기(3B)의 카운터(31B)에 모두 적용된다. 제18도는 디코더(22B, 23B, 32B, 32B)의 회로도이다. 제17도 및 제18도에서, 제9도 및 제10도에 도시된 요소에 대응하는 요소에는 동일 도면 부호가 제공되며, 간결한 설명을 위해 그 설명은 생략한다.

제17도 및 제18도와 제9도 및 제10도간의 비교로부터 알 수 있듯이, 패턴 폭 검출기(2B)는, 카운터(21B 또는 31B)가 도시된 것처럼 접속된 6개의 플립플롭(F₃₁내지 F₃₆)을 포함하는 동기 이진 카운터로 구성되고 사승 에지 검출 신호(REG)에 의해 리셋되고 B클럭(CK)에 응답하여“63”까지 업카운트되도록 구성된다는 점과, 디코더(22B)가, 카운트 값“43”에 대응하는 이진수“101011”를 디코딩하여 검출하기 위해 플립플롭(F₃₆, F₃₄, F₃₂, F₃₁)의 각각의 Q 출력 신호(Q₆, Q₄, Q₂, Q₁) 및 플립플롭(F₃₅및 F₃₃)의 각각의

출력 신호(

및

)를 수신하는 한쌍의 AND 게이트를 포함하고 아울러 이들 AND 게이트의 출력을 수신하여 네거티브 회전 신호(RRW)를 발생시키는 NAND 회로를 포함하고, 디코더(23B)가, 카운트 값“44”에 대응하는 이진수“101100”를 디코딩하여 검출하기 위해 플립플롭(F₃₆, F₃₄, F₃₃)의 각각의 Q 출력 신호(Q₆, Q₄, Q₃) 및 플립플롭(F₃₅, F₃₂, F₃₁)의 각각의

출력 신호(

)를 수신하는 한쌍의 AND 게이트를 포함하고 아울러 이들 AND 게이트의 출력을 수신하여 포지티브 회전 신호(RFF)를 발생시키는 NAND 회로를 포함한다는 점에서 패턴 폭 검출기(2)와 다르다. 디코더(32B)는 디코더(22B)와 마찬가지로 구성되며, 디코더(33B)는 디코더(23B)와 마찬가지로 구성된다.

카운터(21B 또는 31B) 및 디코더(22B, 23B, 32B, 33B)의 동작은 각각의 회로 구성으로부터 당업자에게 명백할 것이므로 그 설명은 생략한다.

위의 설명으로부터 알 수 있듯이, 본 발명에 따른 디스크 회전 속도 제어 회로는, 에지 검출 회로가 상승 에지 검출기 및 하강 에지 검출기를 포함하고, 동기 패턴 검출 회로가, 각각의 연속 상승 에지 검출 신호쌍 사이의 간격을 측정하여 상승 에지 패턴폭 신호를 발생시키고 제1 및 제2 회전 신호를 발생시키기 위해 상승 에지 패턴 폭 신호와 정상 동기 패턴을 비교하는 제1 패턴 폭 검출기와, 각각의 연속 하강 에지 검출 신호쌍 사이의 간격을 측정하여 하강 에지 패턴 폭 신호를 발생시키고 제3 및 제4 회전 신호를 발생시키기 위해 하강 에지 패턴폭 신호와 정규 동기 패턴을 비교하는 제2패턴 폭 검출기 및 제1 및 제3회전 신호를 합성하여 포지티브 회전 신호를 발생시키고 제2 및 제4회전 신호를 합성하여 네거티브 회전 신호를 발생시키는 검출 결과 합성 회로를 포함하도록 구성된다.

이 장치에서, 디스크로부터 판독된 동기 패턴을 11T+11T의 펄스로서가 아니라 22T의 폭을 갖는 하나의 신호로서 검출하는 것이 가능하므로, 디스크의 선형 회전 속도를 보다 정확히 검출할 수 있다.

또한, 디스크 회전 선형 속도 검출의 정확성이 개선되므로, 정규 선형 속도로 되는 드로인(draw-in) 시간이 단축될 수 있으며, 따라서, 디스크에 대한 액세스 속도를 상승시킬 수 있다.

또한, 디스크 회전 선형 속도가 정규 선형 속도와 같은지, 더 낮은지 더 높은지가 식별된다. 따라서, 디크스 회전 선형 속도의 검출 범위를 확장할 수 있다.

Claims

소정의 신호 포맷에 디지털 정보가 일정 선형 속도 유형으로 기록된 기록 매체 디스크의 회전 속도를 제어하고, 상기 디스크로부터 판독한 판독 신호를 수신하여 상기 판독 신호를 상기 소정 신호 포맷의 재생 신호로 변환시키는 신호 재생 수단을 포함하는 디스크 회전 속도 제어회로에 있어서, 에지 검출 회로는, 상기 재생 신호를 수신하여, 상기 재생 신호의 상승 에지를 검출하고, 상승 에지 검출 신호를 생성하는 상승 에지 검출 수단과, 상기 재생 신호를 수신하여 상기 재생 신호의 하강 에지를 검출하고, 하강 에지 검출 신호를 생성하는 하강 에지 검출 수단을 포함하고, 동기 패턴 검출 회로는, 상기 상승 에지 검출 신호를 수신하여, 연속한 상승 에지 검출 신호의 각 쌍 사이의 간격을 측정하고, 제1 및 제2회전 신호를 생성하기 위해, 각 측정된 상승 에지 간격을 정규 동기 패턴 폭과 비교하는 제1패턴 폭 검출기와, 상기 하강 에지 검출 신호를 수신하여, 연속한 하강 에지 검출 신호의 각 쌍 사이의 간격을 측정하고, 제3 및 제4회전 신호를 생성하기 위해, 각 측정된 하강 에지 간격을 정규 동기 패턴 폭과 비교하여 제2패턴 폭 검출기와, 상기 제1 및 제3회전 신호를 합성하여 포지티브 회전 신호를 생성하고, 상기 제 2 및 제4회전 신호를 합성하여 네거티브 회전 신호를 생성하는 검출 결과 합성 회로를 포함하는 것을 특징으로 하는 디스크 회전 속도 제어 회로.
제1항에 있어서, 상기 제1패턴 폭 검출기는, 상기 상승 에지 검출 신호를 수신하고, 연속한 상승 에지 검출 신호의 각 쌍 사이의 간격을 측정하여, 제1패턴 폭 신호를 생성하는 제1패턴 폭 측정 수단과, 상기 제1패턴 폭 신호를 수신하고, 상기 제1패턴 폭 신호를, 상기 디스크의 정규 선형 속도에 대응하는 정규 동기 패턴 폭과 비교하는 제1비교 수단을 포함하고, 상기 제1비교 수단은, 상기 제1패턴 폭 신호가 상기 정규 동기 패턴 폭보다 크면 상기 제1회전 신호를 생성하고, 상기 제1패턴 폭 신호가 상기 정규 패턴 폭보다 크지 않으면 제2 회전 신호를 생성하며, 상기 패턴 폭 검출기는, 상기 하강 에지 검출 신호를 수신하고, 연속한 하강 에지 검출 신호 각 쌍의 사이의 간격을 측정하여, 제2패턴 폭 신호를 생성하는 제2패턴 폭 측정 수단과, 상기 제2패턴 폭 신호를 수신하고, 각각의 제2패턴 폭 신호를 상기 정규 동기 패턴 폭과 비교하는 제2비교 수단을 포함하고, 상기 제2비교 수단은, 상기 제2패턴 폭 신호가 상기 정규 동기 패턴 폭보다 크면 상기 제3회전 신호를 생성하고, 상기 제2패턴 폭 신호가 상기 정규 동기 패턴 폭보다 크지 않으면 제4회전 신호를 생성하며, 상기 검출 결과 합성 수단은 상기 제1, 제2, 제3, 제4회전 신호를 수신하고, 상기 제1 및 제3회전 신호를 합성하여, 상기 포지티브 회전 신호를 생성핫고, 상기 제2 및 제4회전 신호를 합성하여, 상기 네거티브 회전 신호를 생성하며, 상기 포지티브 회전 신호 및 상기 네거티브 회전 신호를 소정의 일정 피크 샘플링 주기동안 래치하고 유지하여, 모터 구동 신호로서, 유지 포지티브 회전 신호 및 유지 네거티브 회전 신호를 출력하는 피크/바텀 유지 회로와, 상기 모터 구동 신호를 수신하여 모터 구동 출력 신호를 출력하는 출력 회로를 더 포함하는 것을 특징으로 하는 디스크 회전 속도 제어 회로.
제1항에 있어서, 상기 에지 검출 회로는, 상기 재생 신호를 수신하여 증폭된 재생 신호를 출력하는 버퍼 증폭기와, 클럭 신호를 수신하여 반전 클럭 신호를 생성하는 제1인버터와, 상기 반전된 클럭 신호를 수신하여 비반전 클럭 신호를 생성하는 제2인버터와, 상기 증폭된 재생 신호를 수신하기 위해 접속된 데이터 입력과, 상기 반전 클럭 신호를 수신하기 위해 접속된 클럭 입력을 갖고, 제1 비반전 출력 신호 및 제1반전 출력 신호를 생성하는 제1플립플롭과, 상기 제1비반전 출력 신호를 수신하기 위해 접속된 데이터 입력과, 상기 비반전 클럭 신호를 수신하기 위해 접속된 클럭 입력을 갖고, 제1비반전 출력 신호 및 제2반전 출력 신호를 생성하는 제2플립플롭과, 상기 제1비반전 출력 신호 및 상기 제2반전 출력 신호를 수신하여, 상기 상승 에지 검출 신호를 생성하는 제1AND 회로와, 상기 반전 출력 신호 및 상기 제2비반전 출력 신호를 수신하여, 상기 하강 에지 검출 신호를 생성하는 제2 AND 회로를 포함하는 것을 특징으로 하는 디스크 회전 속도 제어 회로.
제1항에 있어서, 상기 에지 검출 회로는, 클럭 신호를 수신하여 반전 클럭 신호를 생성하는 제1인버터와, 상기 반전 클럭 신호를 수신하여 비반전 클럭 신호를 생성하는 제2인버터와, 상기 재생 신호를 수시하기 위해 접속된 데이터 입력과, 상기 비반전 클럭 신호를 수신하기 위해 접속된 클럭 입력을 갖고, 제1비반전 출력 신호 및 제1반전 출력 신호를 생성하는 제1플립플롭과, 상기 제1비반전 출력 신호를 수신하기 위해 접속된 데이터 입력과, 상기 비반전 클럭 신호를 수신하기 위해 접속된 클럭 입력을 갖고, 제2비반전 출력 신호 및 제2반전 출력 신호를 생성하는 제2플립플롭과, 상기 제1반전 출력 신호 및 상기 제2비반전 출력 신호를 수신하여, 상기 상승 에지 검출 신호를 생성하는 제1NOR 회로와, 상기 제1비반전 출력 신호 및 상기 제2반전 출력 신호를 수신하여, 상기 하강 에지 검출 신호를 생성하는 제2NOR 회로를 포함하는 것을 특징으로 하는 디스크 회전 속도 제어 회로.
제2항에 있어서, 상기 제1패턴 폭 측정 수단은, 상기 상승 에지 검출 수단에 의해 리셋되고 클럭 신호를 카운트하는 제1카운터를 포함하여, 상기 제1패턴 폭 신호로서 제1카운트 값을 출력하고, 상기 제2패턴 폭 측정 수단은, 상기 하강 에지 검출 신호에 의해 리셋되고 상기 클럭 신호를 카운트하는 제2카운터를 포함하여, 상기 제2패턴 폭 신호로서 제2카운트 값을 출력하며, 상기 제1비교 수단은, 상기 제1카운트 값을 수신하여, 상기 제1카운트 값이 상기 정규 동기 패턴 폭에 대응하는 제1기준 값과 일치하면, 상기 제1회전 신호를 생성하는 제1디코더와, 상기 제1카운트 값을 수신하여, 상기 제1카운트 값이 상기 제1기준 값보다 하나 큰 제2기준 값과 일치하면, 상기 제2회전 신호를 생성하는 제2디코더를 포함하고, 상기 제2비교 수단은, 상기 제2카운트 값을 수신하여, 상기 제2카운트 값이 상기 제1기준 값과 일치하면, 상기 제3회전 신호를 생성하는 제3디코더를 포함하고, 상기 제3디코더는, 상기 제2카운트 값을 수신하여, 상기 제2카운트 값이 상기 제2기준 값과 일치하면 상기 제2회전 신호를 생성하는 것을 특징으로 하는 디스크 회전 속도 제어 회로.
제5항에 있어서, 상기 제1카운터는, 상기 상승 에지 검출 신호에 의해 리셋되고 종속되어 상기 제1 내지 제N 플립플롭 내에 상기 클럭에 응답하여 데이터 신호를 다음 스테이지로 전달하는 제1 내지 제N 플립플롭과, 상기 제1 및 상기 제1N플립플롭의 각 출력을 수신하고, 상기 제1 플립플롭의 데이터 입력에 접속된 출력을 갖는 배타적 OR 회로를 포함하고, 상기 제1 내지 제N플립플롭은 각각, 상 제1 및 제2 기준 값에 대응하여 선택된, 제1의 N출력 비트 그룹과 제2의 N 출력 비트 그룹을 가지며(N은 양의 정수), 상기 제1디코더는, 상기 제1의 N출력 비트 그룹에 접속되어, 상기 제1의 N출력 비트 그룹에 포함된 모든 비특 소정의 논리 레벨이면, 상기 제1회전 신호를 생성하는 제1논리 회로를 포함하고, 상기 제2디코더는, 상기 제2의 N출력 비트 그룹에 접속되어, 상기 제2의 N출력 비트 그룹에 포함된 모든 비트가 상기 소정의 논리 레벨이면, 상기 제2회전 신호를 생성하는 제2논리 회로를 포함하고, 상기 제2카운터는, 상기 하강 에지 검출 신호에 의해 리셋되고 종속되어 상기 제1 내지 제N플립플롭 내에 상기 클럭에 응답하여 데이터 신호를 다음 스테이지로 전달하는 제1 내지 제N플립플롭과, 상기 제1 및 상기 제N플립플롭의 각 출력을 수신하고, 상기 제1플립플롭의 데이터 입력에 접속된 출력을 갖는 배타적 OR 회로를 포함하고, 상기 제1 내지 제N플립플롭은 각각, 상기 제1 및 제2 기준값에 대응하여 선택된, 제3의 N 출력 비트 그룹과 제4의 N 출력 비트 그룹을 가지며, 상기 3 디코더는, 상기 제1의 N출력 비트 그룹에 접속되어, 상기 제3의 N 출력 비트 그룹에 포함된 모든 비트가 소정의 논리 레벨이면, 상기 제3회전 신호를 생성하는 제3논리 회로를 포함하고, 상기 제23디코더는, 상기 제4의 N 출력 비트 그룹에 접속되어, 상기 제4의 N 출력 비트 그룹에 포함된 모든 비트가 상기 소정의 논리 레벨이면, 상기 제4회전 신호를 생성하는 제4논리 회로를 포함하는 것을 특징으로 하는 디스크 회전 속도 제어 회로.
제5항에 있어서, 상기 제1카운터는, 상기 상상승에지 검출 신호에 의해 리셋되고 종속되어 상기 제1 내지 제M 플립플롭 내에 상기 클럭에 응답하여 데이터 신호를 다음 스테이지로 전달하는 제1 내지 제N 플립플롭을 포함하고, 상기 제M 플립플롭은 상기 제1 플립플롭의 입력에 접속되고, 상기 제1 디코더는, 상기 제1 내지 제M 플립플롭의 제i 플립플롭의 반전 출력과 제 i+1 플립플롭의 비반전 출력에 접속되어, 상기 제 i 플립플롭의 반전 출력과 제 i+1 플립플롭의 비반전 출력 모두가 소정의 논리 레벨이면, 상기 제1회전 신호를 생성하는(여기서“i”는 상기 제1 기준 값에 실질적으로 대응하는 정수이고, 1≤i≤M이다) 제1 논리 회로를 포함하고, 상기 제2 디코더는, 상기 제i+1 플립플롭의 반전 출력과 i+2 플립플롭의 비반전 출력에 접속되어, 상기 제i+1 플립플롭의 반전 출력과 제 i+2 플립플롭의 비반전 출력 모두가 상기 소정의 논리 레벨이면, 상기 제2회전 신호를 생성하는 제2논리 회로를 포함하며, 상기 제2카운터는, 상기 하강 에지 검출 신호에 의해 리셋되고 종속되어 상기 제1 내지 제 M 플립플롭 내에 상기 클럭에 응답하여 데이터 신호를 다음 스테이지로 전달하는 제1 내지 제N 플립플롭을 포함하고, 상기 제 M 플립플롭은 상기 제1 플립플롭의 입력에 접속되고, 상기 제3디코더는, 상기 제1 내지 제M 플립플롭의 제i 플립플롭의 반전 출력과 제 i+1 플립플롭의 비반전 출력에 접속되어, 상기 제 i 플립플롭의 반전 출력과 제 i+1 플립플롭의 비반전 출력 모두가 소정의 논리 레벨이면, 상기 제3회전 신호를 생성하는 제3 논리 회로를 포함하고, 상기 제4 디코더는, 상기 제i+1 플립플롭의 반전 출력과 제 i+2 플립플롭의 비반전 출력에 접속되어, 상기 제 i+1 플립플롭의 반전 출력과 제 i+2 플립플롭의 비반전 출력 모두가 상기 소정의 논리 레벨이면, 상기 제4회전 신호를 생성하는 제4논리 회로를 포함하는 것을 특징으로 하는 디스크 회전 속도 제어 회로.