KR100257926B1 - Multi-layer film for circuit board and multi-layer circuit board using the same and pakage for semiconductor device - Google Patents

Multi-layer film for circuit board and multi-layer circuit board using the same and pakage for semiconductor device Download PDF

Info

Publication number
KR100257926B1
KR100257926B1 KR1019970000993A KR19970000993A KR100257926B1 KR 100257926 B1 KR100257926 B1 KR 100257926B1 KR 1019970000993 A KR1019970000993 A KR 1019970000993A KR 19970000993 A KR19970000993 A KR 19970000993A KR 100257926 B1 KR100257926 B1 KR 100257926B1
Authority
KR
South Korea
Prior art keywords
multilayer film
circuit board
wiring pattern
layer
multilayer
Prior art date
Application number
KR1019970000993A
Other languages
Korean (ko)
Other versions
KR970060458A (en
Inventor
토시까즈 타께노우찌
Original Assignee
모기 쥰이찌
신꼬오덴기 고교 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 모기 쥰이찌, 신꼬오덴기 고교 가부시키가이샤 filed Critical 모기 쥰이찌
Publication of KR970060458A publication Critical patent/KR970060458A/en
Application granted granted Critical
Publication of KR100257926B1 publication Critical patent/KR100257926B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/49105—Connecting at different heights
    • H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Abstract

본 발명은 간단한 공정으로 제조가 가능한 다층회로기판 및 이것에 사용하기 적합한 회로기판형성용 다층필름을 제공한다. 해결수단은 도체층(16)이 소요 배선패턴(16a)으로 형성되고, 열경화성수지층(12) 및 그 양면에 설비한 접착층(14)에 비아홀(18)이 형성되고, 배선패턴(16a)에 접속하는 도전성물질이 비아홀(18)에 충전된 비아(20)를 갖는 회로기판형성용다층필름(10)이 도전성물질이 비아홀에 충전되어 형성된 비아(20)를 갖는 코어기판(24)의 한면 또는 양면에 다층필름(10) 표면의 접착층(14)을 거쳐서 소요매수 적층되어 열압착 되고, 또 다층필름(10) 및 코어기판(24)에 설비한 비아(20)를 거쳐서 배선패턴(16a) 사이가 전기적으로 접속되어 있는 것을 특징으로 한다.The present invention provides a multilayer circuit board which can be manufactured in a simple process and a multilayer film for forming a circuit board suitable for use therein. The solution means is that the conductor layer 16 is formed of the required wiring pattern 16a, the via hole 18 is formed in the thermosetting resin layer 12 and the adhesive layer 14 provided on both sides thereof, and the wiring pattern 16a is formed. One side of the core substrate 24 having the vias 20 formed by filling the via holes in the circuit board forming multilayer film 10 having the vias 20 filled with the vias 18 filled with the conductive material to be connected thereto, or The required number of layers are laminated on both sides via the adhesive layer 14 on the surface of the multilayer film 10 and thermally compressed, and between the wiring patterns 16a via the vias 20 provided on the multilayer film 10 and the core substrate 24. Is electrically connected.

Description

회로기판형성용다층필름 및 이를 사용한 다층회로기판 및 반도체장치용패키지Multilayer film for circuit board formation and multi-layer circuit board and package for semiconductor device using same

본 발명은 회로기판형성용다층필름 및 이를 사용한 다층회로기판 및 반도체장치용패키지에 관한 것이다.The present invention relates to a multilayer film for forming a circuit board, and a package for a multilayer circuit board and a semiconductor device using the same.

고밀도실장에 적합한 다층회로기판의 배선패턴을 다층으로 형성하는 방법으로서 도10∼도13에 나타낸 빌드업법이 알려져 있다.The build-up method shown in Figs. 10 to 13 is known as a method of forming multilayer wiring patterns of multilayer circuit boards suitable for high density mounting.

이 빌드업법은 유리에폭시기판등의 코어기판(1)에 스퍼터링법 또는 도금법에 의해 도체층을 형성하고, 도체층을 에칭하여 배선패턴(2)을 형성한다(도10).In this build-up method, a conductor layer is formed on a core substrate 1 such as a glass epoxy substrate by sputtering or plating, and the conductor layer is etched to form a wiring pattern 2 (Fig. 10).

이 배선패턴(2)상에 감광성레지스트(3)를 도포하고, 감광성레지스트(3)에 포토리소그래피에 의하여 비아홀(4)을 형성한다(도11).The photosensitive resist 3 is coated on the wiring pattern 2, and the via hole 4 is formed in the photosensitive resist 3 by photolithography (Fig. 11).

다음에 비아홀(4)을 포함해서 감광성레지스트(3)상에 도금법이나 스퍼터링법등으로 도체층을 형성하고, 이 도체층을 에칭하여 배선패턴(5)을 형성하여, 코어기판(1)상에 형성한 배선패턴(2)과 비아홀(4) 부분에서 도통시킨다(도12).Next, a conductor layer is formed on the photosensitive resist 3 including the via hole 4 by plating, sputtering, or the like. The conductor layer is etched to form a wiring pattern 5, which is then formed on the core substrate 1. The wiring pattern 2 and the via hole 4 are made conductive (Fig. 12).

또 감광성레지스트(3)상에 형성한 배선패턴(5)을 포함시켜 레지스트상에 감광성레지스트(6)를 도포하고, 상기와 같은 공정에 의해 배선패턴(7)을 형성하는(도13) 공정을 반복한다.In addition, the photosensitive resist 6 is applied onto the resist by including the wiring pattern 5 formed on the photosensitive resist 3, and the wiring pattern 7 is formed by the above-described process (Fig. 13). Repeat.

상기 빌드업법에 의하면, 미세한 배선패턴을 다층으로 형성하는 것이 가능해 진다.According to the build-up method, it is possible to form a fine wiring pattern in a multilayer.

그러나, 빌드업법에서는 포토리소그래피의 공정을 반복하여 순차 패턴형성하기 때문에, 공정이 복잡하고 길어져 비용이 높아진다는 문제점이 있다.However, in the build-up method, since the process of photolithography is repeated to form a pattern sequentially, there is a problem that the process is complicated and long, resulting in high cost.

따라서, 본 발명은 상기 문제점을 해결하기 위해서 행해진 것으로서, 그 목적으로 하는 바는 간이한 공정으로 제조가 가능한 다층회로기판, 반도체장치용패키지 및 이것에 사용하기 적합한 회로기판형성용 다층필름을 제공하는데 있다.Accordingly, the present invention has been made to solve the above problems, and an object thereof is to provide a multilayer circuit board, a package for a semiconductor device, and a circuit board-forming multilayer film suitable for use in the same, which can be manufactured by a simple process. have.

도1은 회로기판형성용다층필름의 단면구조를 나타낸 도면.1 is a view showing a cross-sectional structure of a multilayer film for forming a circuit board.

도2는 회로기판형성용다층필름에 배선패턴을 형성한 상태의 단면도.2 is a cross-sectional view of a wiring pattern formed on a multilayer film for forming a circuit board.

도3은 비아를 형성한 상태의 단면도.3 is a sectional view of a state in which vias are formed;

도4는 단위기판, 코어기판의 조립도.4 is an assembly diagram of a unit substrate and a core substrate.

도5는 다층회로기판의 단면도.5 is a cross-sectional view of a multilayer circuit board.

도6은 다층회로기판의 다른 실시형태를 나타낸 단면도.Fig. 6 is a sectional view showing another embodiment of the multilayer circuit board.

도7은 다층회로기판의 다른 실시형태를 나타낸 조립도.Fig. 7 is an assembly view showing another embodiment of the multilayer circuit board.

도8은 반도체장치용패키지의 일례를 나타낸 설명도.8 is an explanatory diagram showing an example of a package for a semiconductor device;

도9는 반도체장치용패키지의 다른 일례를 나타낸 설명도.9 is an explanatory diagram showing another example of a package for a semiconductor device;

도10은 빌드업법의 공정도.10 is a process chart of the build-up method.

도11은 빌드업법의 공정도.11 is a process chart of the build-up method.

도12는 빌드업법의 공정도.12 is a process chart of a build-up method.

도13 빌드업법의 공정도.Fig. 13 is a flowchart of the buildup method.

본 발명은 상기 목적을 달성하기 위해서 다음 구성을 구비한다.The present invention has the following configuration in order to achieve the above object.

즉, 본 발명에 관한 회로기판형성용다층필름은 열경화성수지층의 양면에 열가소성수지로 된 접착층이 형성되고, 접착층의 한쪽의 접착층상에 도체층이 형성되어 있는 것을 특징으로 한다.In other words, the multilayer film for forming a circuit board according to the present invention is characterized in that an adhesive layer made of thermoplastic resin is formed on both sides of the thermosetting resin layer, and a conductor layer is formed on one adhesive layer of the adhesive layer.

상기 열경화성수지층을 열경화성(비열가소성)의 폴리이미드수지로 형성하고, 상기 접착층을 열가소성의 폴리이미드수지로 형성하면 좋다.The thermosetting resin layer may be formed of a thermosetting (non-thermoplastic) polyimide resin, and the adhesive layer may be formed of a thermoplastic polyimide resin.

또한 상기 도체층을 스퍼터링층과 스퍼터링층상에 형성된 도금층으로 형성하면 좋다.The conductor layer may be formed of a plating layer formed on the sputtering layer and the sputtering layer.

상기 도체층의 도금층을 동으로 형성할수도 있다.The plating layer of the said conductor layer can also be formed with copper.

본 발명에 관한 다층회로기판은 도체층이 소요 배선패턴으로 형성되고, 열경화성수지층 및 그 양면에 설비한 접착층에 비아홀이 형성되고, 비아홀에 상기 배선패턴에 접속하는 도전성물질이 충전된 비아를 갖는 상기 회로기판형성용다층필름이, 상기 다층필름표면의 접착층을 거쳐서 복수매 적층되어 열압착 되고, 또 상기 비아를 거쳐서 상기 배선패턴 사이가 전기적으로 접속되어 있는 것을 특징으로 한다.In the multilayer circuit board according to the present invention, the conductor layer has a required wiring pattern, a via hole is formed in the thermosetting resin layer and the adhesive layer provided on both sides thereof, and the via hole has a via filled with a conductive material connected to the wiring pattern. The multilayered film for forming a circuit board is laminated in plural sheets through an adhesive layer on the surface of the multilayer film, and thermally compressed, and the wiring patterns are electrically connected through the vias.

또한 본 발명에 관한 다층회로기판에서는 도체층이 소요의 배선패턴으로 형성되고, 열경화성수지층 및 그 양면에 설비한 접착층에 비아홀이 형성되고, 비아홀에 상기 배선패턴에 접속하는 도전성물질이 충전된 비아를 갖는 상기한 회로기판형성용다층필름이, 도전성물질이 비아홀에 충전되어 형성된 비아를 갖는 코어기판의 한면 또는 양면에 상기 다층필름표면의 접착층을 거쳐서 소요매수 적층되어 열압착 되고, 또 상기 다층필름 및 코어기판에 설비한 비아를 거쳐서 상기 배선패턴 사이가 전기적으로 접속되어 있는 것을 특징으로 한다.In the multilayer circuit board according to the present invention, the conductor layer is formed of a required wiring pattern, a via hole is formed in the thermosetting resin layer and the adhesive layer provided on both sides thereof, and the via hole is filled with a conductive material connected to the wiring pattern. The above-mentioned multilayer film for forming a circuit board having a plurality of layers is laminated on the one side or both sides of a core substrate having a via formed by filling a via hole with a conductive material through an adhesive layer on the surface of the multilayer film, and thermally compressed. And the wiring patterns are electrically connected to each other via vias provided in the core substrate.

상기 도전성물질은 동페이스트를 사용하여 형성할 수 있다.The conductive material may be formed using a copper paste.

상기 코어기판을 세라믹기판으로 형성할 수 있다.The core substrate may be formed of a ceramic substrate.

상기 코어기판을 수지기판으로 형성할 수 있다.The core substrate may be formed of a resin substrate.

또한 상기 코어기판의 표면 또는 그 내부에, 상기 다층필름의 배선패턴에 비아를 거쳐서 전기적으로 접속하는 배선패턴을 형성할 수 있다.In addition, a wiring pattern may be formed on the surface of the core substrate or inside thereof to electrically connect the wiring pattern of the multilayer film via vias.

본 발명에 관한 반도체장치용 패키지에서는, 상기 다층회로기판의 한쪽 면에 상기 배선패턴과 전기적으로 접속하는 외부접속단자가 형성되고, 다른쪽 면에 반도체소자의 탑재부가 형성되어 있는 것을 특징으로 한다.The semiconductor device package according to the present invention is characterized in that an external connection terminal for electrically connecting the wiring pattern is formed on one surface of the multilayer circuit board, and a mounting portion of the semiconductor element is formed on the other surface.

상기 코어기판에 적층된 상기 회로기판형성용 다층필름을 틀상으로 형성함으로서, 상기 반도체소자의 탑재부를 캐비티상으로 형성하면 좋다.By forming the circuit board-forming multilayer film laminated on the core substrate into a frame shape, the mounting portion of the semiconductor element may be formed in a cavity shape.

상기 외부접속단자를 땜납범프로 형성하여, BGA형의 반도체장치용패키지로 할수 있다.The external connection terminal can be formed of a solder bump to form a package for a BGA type semiconductor device.

이하, 본 발명의 바람직한 실시형태를 첨부도면에 따라서 상세히 설명한다.EMBODIMENT OF THE INVENTION Hereinafter, preferred embodiment of this invention is described in detail according to an accompanying drawing.

도1은 회로기판형성용다층필름(10)의 단면구조를 나타낸다.1 shows a cross-sectional structure of a multilayer film 10 for forming a circuit board.

12는 열경화성수지층이다. 열경화성수지층(12)은 비열가소성을 나타내는 폴리이미드수지를 사용하는 것이 바람직하다. 열경화성수지층(12)은 두께 25∼100μm로 형성하여 필요한 강도를 얻도록 한다.12 is a thermosetting resin layer. As the thermosetting resin layer 12, it is preferable to use a polyimide resin exhibiting non-thermoplasticity. The thermosetting resin layer 12 is formed to a thickness of 25 ~ 100μm to obtain the required strength.

14a,14b는 열경화성수지층(12)의 양면에 도포하여 형성한 열가소성수지로 되는 접착층이다. 접착층(14a,14b)은 열가소성의 폴리이미드수지를 사용하는 것이 바람직하고, 200℃ 이상의 열을 가함으로서 연화하여 접착성을 나타낸다. 접착층(14a,14b)의 두께는 대략 10μm전후가 좋다.14a and 14b are adhesive layers made of thermoplastic resins formed by coating on both sides of the thermosetting resin layer 12. It is preferable to use thermoplastic polyimide resin for the contact bonding layers 14a and 14b, and it softens by applying the heat of 200 degreeC or more, and shows adhesiveness. The thickness of the adhesive layers 14a and 14b is preferably around 10 μm.

열경화성수지층(12)로 사용하는 재료는 유비렉스(상표), 아피칼(상표)등이 좋다.As a material used for the thermosetting resin layer 12, Ubirex (trademark), Apical (trademark), etc. are good.

예를들어 유비렉스의 인장탄성율은 900Kg/mm2(25℃), 350Kg/mm2(300℃)이고, 300℃에서는 실온의 반이하의 강도로 저하한다. 아피칼에서는 325Kg/mm2(25℃)의 강도를 갖는다.For example, Ubilex's tensile modulus is 900 Kg / mm 2 (25 ° C.) and 350 Kg / mm 2 (300 ° C.). At Apical it has a strength of 325 Kg / mm 2 (25 ° C.).

이들의 폴리이미드는 정확하게는 비열가소성폴리이미드라고 하는 것이 정확하고, 유리전이온도( Tg )와 열분해온도가 접근하고 있고, Tg는 정확하게 구할 수는 없으나, 열분해온도 400∼500 ℃까지 안정한 기계적강도를 유지한다. 또한 이 들 폴리이미드는 열처리(큐어)에 의해 이미드화반응을 일으켜 경화하기 때문에, 열경화성폴리이미드라고도 한다. 본 발명에서는 이 들 폴리이미드를 포함해서 열경화성수지라 한다.These polyimides are precisely called non-thermoplastic polyimides, and the glass transition temperature (Tg) and the pyrolysis temperature are approaching. Keep it. Moreover, since these polyimides harden | cure an imidation reaction by heat processing (cure), they are also called thermosetting polyimide. In this invention, these polyimide is called thermosetting resin.

한편 열가소성폴리이미드는 유리전이온도( Tg )를 갖고, 이 Tg를 경계로 하여, Tg 이상의 온도에서는 가소화, 즉 기계적강도가 현저하게 내려가 유연하게 된다. 예를들어 미쓰이도아쯔화학주식회사제열가소성폴리이미드 PI－Ah(Tg 200℃)는 200℃ 이상의 온도에서는 인장강도는 1Kg/mm2이하로 된다.On the other hand, the thermoplastic polyimide has a glass transition temperature (Tg), and at the temperature of Tg or more, plasticization, that is, mechanical strength is considerably lowered and becomes flexible at a temperature above Tg. For example, the thermoplastic polyimide PI-Ah (Tg 200 ° C) manufactured by Mitsui Otsu Chemical Co., Ltd. has a tensile strength of 1 Kg / mm 2 or less at a temperature of 200 ° C or higher.

열가소성폴리이미드가 Tg 이상의 온도에서 연화하기 때문에 접착도 가능하고, 동시에 동배선패턴을 연화한 열가소성폴리이미드수지중에 매설하도록 하는 것도 가능하다.Since the thermoplastic polyimide softens at a temperature of Tg or more, adhesion is possible, and at the same time, it is possible to embed the copper wiring pattern in the softened thermoplastic polyimide resin.

16은 도체층이고, 한쪽의 접착층(14a)상에, 약5μm정도의 두께로 형성되어 있다.16 is a conductor layer, and is formed in thickness of about 5 micrometers on one adhesive layer 14a.

도체층(16)은 예를들어 스퍼터링법에 의해 동박막을 형성한 후, 전해도금에 의해 박막상에 동 도금피막을 형성하여 두께5μm정도로 하는것이 좋다.The conductor layer 16 is preferably formed by forming a copper thin film by sputtering, for example, and then forming a copper plating film on the thin film by electroplating to have a thickness of about 5 m.

도체층(16)의 두께를 5μm정도로 형성함으로서, 물리적, 화학적강도가 우수한 매우 미세한 배선패턴으로 형성할 수 있다.By forming the thickness of the conductor layer 16 to about 5 μm, it is possible to form a very fine wiring pattern excellent in physical and chemical strength.

또, 경우에 따라서는 스퍼터링법에의한 동 박막만을 도체층(16)으로 해도 좋다.In some cases, only the copper thin film by the sputtering method may be used as the conductor layer 16.

스퍼터링법에 의해 동 박막을 폴리이미드수지 상에 형성할 때는, 폴리이미드수지와의 밀착성을 좋게 하기 위해서, 공지의 방법에 의해서, 스퍼터링법에 의해 크롬 박막, 또 니켈 박막을 형성하고, 그 위에 동박막을 형성하도록 한다. 또는 폴리이미드수지표면을 조면화한 후, 스퍼터링법에 의해 동박막을 형성하도록 해도 좋다.When forming a copper thin film on a polyimide resin by sputtering method, in order to improve adhesiveness with a polyimide resin, a chromium thin film and a nickel thin film are formed by sputtering method by a well-known method, Form a thin film. Alternatively, after roughening the surface of the polyimide resin, a copper thin film may be formed by sputtering.

상기 회로기판형성용 다층필름은 후술하는 다층회로기판의 구성재료로서 적합하게 사용할 수 있다.The multilayer film for forming a circuit board can be suitably used as a constituent material of the multilayer circuit board to be described later.

이어서, 다층회로기판의 실시 형태를 그 제조방법과 동시에 설명한다.Next, an embodiment of the multilayer circuit board will be described at the same time as the manufacturing method thereof.

도2에 나타낸 바와같이, 회로기판형성용다층필름(10)의 도체층(16)을 에칭가공하여 배선패턴(16a)으로 형성하고, 또, 엑시머레이저등으로 열경화성수지층(12) 및 접착층(14a,14b)에 비아홀(18)을, 배선패턴(16a)의 이면이 노출되도록 배선패턴(16a)의 소요부위에 형성한다.As shown in Fig. 2, the conductor layer 16 of the multilayer film 10 for forming a circuit board is etched to form a wiring pattern 16a, and a thermosetting resin layer 12 and an adhesive layer (excimer laser or the like) The via holes 18 are formed in the required portions of the wiring pattern 16a so as to expose the back surface of the wiring pattern 16a at 14a and 14b.

이어서 도3에 나타낸 바와같이, 비아홀(18)에 동페이스트, 은페이스트를 충전하고, 또는 금, 은, 동, 니켈, 납등의 금속입자를 수지(열가소성수지, 예를들어 열가소성폴리이미드수지가 바람직하다) 중에 혼입한 도전성수지등의 도전성물질을 충전하여 비아(20)를 형성하여 다층필름으로 된 단위기판(22)을 형성한다.As shown in Fig. 3, the via hole 18 is filled with copper paste and silver paste, or metal particles such as gold, silver, copper, nickel, and lead are made of a resin (a thermoplastic resin, for example, a thermoplastic polyimide resin). A via 20 is formed by filling a conductive material such as a conductive resin mixed therein to form a unit substrate 22 made of a multilayer film.

다음에 도4에 나타낸 바와같이, 상기한 바와 같이 형성한 소요매수의 단위기판(22)을 코어기판(24)을 사이에 끼워 위치맞춤한다.Next, as shown in Fig. 4, the core substrate 24 is interposed between the required number of unit substrates 22 formed as described above.

코어기판(24)에는 미리 소정 위치에 비아홀이 형성되고, 또 이 비아홀에 상기와 같은 도전재료가 충전되어 비아(20)가 형성되어 있다.The core substrate 24 is formed with a via hole at a predetermined position in advance, and the via 20 is filled with the conductive material as described above.

코어기판(24)으로는, 유리에폭시기판등의 수지기판이나 세라믹기판을 사용할 수 있다. 세라믹기판을 사용하는 경우, 세라믹기판의 비아홀을 충전하는 도전재료는 텅스텐이나 몰리브덴등 종래부터 일반적으로 사용하고 있는 것도 사용할 수 있다.As the core substrate 24, a resin substrate such as a glass epoxy substrate or a ceramic substrate can be used. In the case of using a ceramic substrate, a conductive material that fills the via hole of the ceramic substrate can also be conventionally used, such as tungsten or molybdenum.

26은 열경화성수지층(12)의 한 면에 열가소성수지로 되는 접착층(14)을 형성한 보호필름이다. 보호필름(26)에는, 전자부품이나 실장기판접속용의 외부접속단자(예를들어 땜납볼)을 배치설비하기 위한 투공(27)이 형성되어 있다.Reference numeral 26 denotes a protective film in which an adhesive layer 14 made of thermoplastic resin is formed on one surface of the thermosetting resin layer 12. The protective film 26 is formed with a perforation 27 for arranging an external connection terminal (for example, a solder ball) for connecting an electronic component or a mounting board.

상기 단위기판(22), 코어기판(24), 보호필름(26)을 겹처 가압, 가열하여 열압착 함으로서, 도5에 나타낸 소요매수의 단위기판(22)이 적층된 다층회로기판(30)을 형성할 수 있다. 또, 최상층의 노출되는 패턴(16a)에는, 반도체장치나 반도체소자등의 전자부품접속부를 제외하고 솔더레지스트(31)로피복하나, 상기와 같은 보호필름을 피착하더라도 좋다.By pressing and heating the unit substrate 22, the core substrate 24, and the protective film 26, the multilayered circuit board 30 having the required number of unit substrates 22 shown in FIG. Can be formed. The uppermost exposed pattern 16a is covered with the solder resist 31 except for electronic component connection parts such as semiconductor devices and semiconductor elements, but a protective film as described above may be deposited.

또, 보호필름(26)의 투공(27)에 외부접속단자, 예를들어 땜납범프(32)를 설비함으로서, BGA 형의 다층배선기판이나 반도체장치용패키지로 할수있다. 이 경우 최상층의 배선패턴에, 반도체소자를 패키지한 반도체장치나 반도체소자가 전기적으로 접속되어 탑재되게 된다.In addition, by providing an external connection terminal, for example, a solder bump 32, in the through hole 27 of the protective film 26, a BGA type multilayer wiring board or a package for a semiconductor device can be provided. In this case, the semiconductor device or semiconductor device in which the semiconductor device is packaged is electrically connected to and mounted on the wiring pattern on the uppermost layer.

각 층의 배선패턴(16a) 사이는 비아(20)를 통하여 전기적으로 접속된다.The wiring patterns 16a of each layer are electrically connected through the vias 20.

그리고 도5로부터 명백한 바와같이, 각 배선패턴(16a)은 양측에서 접착층(14) 사이에 끼워져, 열압착시, 열가소성수지로 되는 접착층(14)이 연화에 의해서 접착층(14)중에 매몰되므로, 배선패턴(16a)의 양옆으로 기포등이 말려들어가지 않고, 또 인접한 배선패턴(16a)끼리의 절연성이 충분히 확보되기 때문에, 신뢰성이 높은 다층회로기판 또는 반도체장치용패키지를 제공할 수 있다.As is apparent from Fig. 5, each wiring pattern 16a is sandwiched between the adhesive layers 14 on both sides, and when the thermocompression bonding is performed, the adhesive layer 14, which is a thermoplastic resin, is embedded in the adhesive layer 14 by softening. Since bubbles and the like are not rolled on both sides of the pattern 16a and sufficient insulation between adjacent wiring patterns 16a is ensured, a highly reliable multilayer circuit board or a package for a semiconductor device can be provided.

각 단위기판(22)은 각각 별개로 배선패턴(16a)을 형성하면 되므로, 순차 연속적으로 패턴형성을 해야하는 빌드업법과 비교하여, 공정이 간단하게 되어, 비용의 저감화를 도모할 수 있다.Since each unit substrate 22 needs to form the wiring pattern 16a separately, compared with the build-up method which requires pattern formation successively, a process becomes simple and a cost can be reduced.

또한, 코어기판(24)을 설비함으로서, 다층회로기판의 중심층이 유연성을 갖지 않으므로 전체의 휘어짐을 방지할 수 있다.In addition, since the core substrate 24 is provided, the entirety of the center layer of the multilayer circuit board is not flexible, and thus the entirety of the core substrate 24 can be prevented.

열경화성수지층(12), 접착층(14), 비아(20)를 구성하는 수지재료로, 폴리이미드수지를 공통으로 사용하면, 열팽창계수가 일치하므로, 열변형이 없고, 보다 신뢰성이 높은 다층회로기판 또는 반도체장치용패키지를 제공할 수 있다.A resin material constituting the thermosetting resin layer 12, the adhesive layer 14, and the vias 20. When a polyimide resin is used in common, the coefficient of thermal expansion coincides so that there is no thermal deformation and a more reliable multilayer circuit board. Alternatively, a package for a semiconductor device can be provided.

코어기판(24) 자체를 기판내부에도 배선패턴을 형성한 다층의 세라믹배선기판 또는 다층의 프린트배선기판에 형성하여, 이 코어기판(24)에 상기 단위기판(22)을 소요매수 적층하여 다층회로기판 또는 반도체장치용패키지로 해도 좋다.The core substrate 24 itself is formed on a multilayer ceramic wiring board or a multilayer printed wiring board in which wiring patterns are also formed in the substrate, and the unit substrate 22 is stacked on the core substrate 24 to form a required number of multilayer circuits. It may be a package for a substrate or a semiconductor device.

또, 코어기판(24)의 표면에도 상기와 같이 하여 배선패턴을 형성하더라도 좋다.The wiring pattern may also be formed on the surface of the core substrate 24 as described above.

도6은 코어기판(24)의 표리에 비아(20)에 의해서 전기적으로 접속하는 배선패턴(16b)을 형성하여, 코어기판(24)의 한 면에 상기와 같이 하여 형성한 단위기판(22)을 열압착하여, 적층한 다층회로기판(30)을 나타낸다.6 shows a unit pattern 22 formed on the front and back surfaces of the core substrate 24 with wiring patterns 16b electrically connected by vias 20, and formed on one surface of the core substrate 24 as described above. Is thermally compressed to show a stacked multilayer circuit board 30.

또한 적층체의 하면 및 상면에 위치하는 배선패턴의 일단부에 대응하여 투공(27)을 갖는 보호필름(26)을 열압착하고 있다.In addition, the protective film 26 having the perforations 27 is thermo-compressed in correspondence with one end of the wiring pattern located on the lower surface and the upper surface of the laminate.

한쪽의 보호필름(26)의 투공(27)에 외부접속단자, 예를들어 땜납범프이라든지 표면을 금속피복한 구상의 절연체를 설비함으로서, BGA 형의 다층회로기판으로 형성할 수 있다.By providing an external connection terminal, for example, a solder bump or a spherical insulator coated with a metal coating on the surface of the perforation 27 of one protective film 26, a BGA type multilayer circuit board can be formed.

물론 투공(27)에 리드핀(도시하지 않음)을 설비하면 PGA형의 다층회로기판으로 형성할 수 있다.Of course, if a lead pin (not shown) is provided in the perforation 27 can be formed of a PGA type multilayer circuit board.

상기한 바와 같이 코어기판(24)을 설비함으로서 강도가 증가하고, 휘어짐등을 방지할 수 있지만, 경우에 따라서는 코어기판(24)을 설비하지 않고, 단위기판(22)만을 적층하여 유연한 다층회로기판 또는 반도체장치용패키지로해도 좋다.As described above, the core substrate 24 is provided to increase the strength and prevent warpage. However, in some cases, the unit substrate 22 is laminated without the core substrate 24, and thus the flexible multilayer circuit is provided. It may be a package for a substrate or a semiconductor device.

도7은 단위기판(22)만을 적층하는 경우의 조립도를 나타낸다.7 shows an assembly view in the case where only the unit substrates 22 are laminated.

이 경우, 최하층이 되는 단위기판(22a)에는, 양면에 배선패턴(16a, 16b)을 형성하여, 표층의 배선패턴(16b)을 외부접속용의 배선패턴으로 한다.In this case, the wiring patterns 16a and 16b are formed on both surfaces of the unit substrate 22a serving as the lowermost layer, and the wiring pattern 16b of the surface layer is used as the wiring pattern for external connection.

이들의 다층회로기판은 반도체장치를 실장하는 실장기판, 또는 반도체소자를 탑재하여, 수지봉지 또는 캡봉지하는 반도체장치용패키지로서 사용하는 것이 가능하다.These multilayer circuit boards can be used as a package for mounting a semiconductor device on which a semiconductor device is mounted, or a semiconductor device in which a semiconductor device is mounted on which a semiconductor element is mounted.

도8, 도9는 반도체장치용패키지(34)의 일례를 나타낸다.8 and 9 show an example of a package 34 for semiconductor devices.

도8에 나타낸 반도체장치용패키지(34)는 코어기판(24)의 한면에 상기와 같이 형성한 단위기판(22)을 다층으로 형성하고 있다. 이 경우에 단위기판(22)을 틀상으로 형성하여 반도체소자탑재부를 캐비티상으로 설비하고 있다. 반도체소자(36)와 각 단위기판(22)의 노출된 배선패턴을 와이어(38)에 의해 전기적으로 접속하고, 반도체소자(36)를 포팅등에 의해 봉지수지(40)로 봉지함으로서 반도체장치로 완성된다.In the semiconductor device package 34 shown in Fig. 8, the unit substrate 22 formed as described above is formed on one surface of the core substrate 24 in multiple layers. In this case, the unit substrate 22 is formed in a frame shape, and the semiconductor element mounting portion is provided in a cavity shape. The exposed wiring patterns of the semiconductor element 36 and each unit substrate 22 are electrically connected by the wire 38, and the semiconductor element 36 is sealed by the sealing resin 40 by potting or the like to complete the semiconductor device. do.

또 26은 보호필름, 42는 코어기판(24)과 단위기판(22)의 측면을 보호하는 보호레지스트, 또는 금속틀이다. 보호레지스트(42)나 금속틀은 반드시 설비하지 않더라도 좋다.26 is a protective film, 42 is a protective resist or metal frame protecting the side surfaces of the core substrate 24 and the unit substrate 22. The protective resist 42 or the metal frame may not necessarily be provided.

도9에 나타낸 반도체장치용패키지(34)는 단위기판(22)을 2층등의 다층으로 적층한 BGA형의 패키지로 형성되어 있다. 반도체소자(36)는 패키지상면의 반도체소자탑재부에 플립칩 접속하여 전기적으로 접속되고, 측면을 봉지수지(40)로 봉지하고 있다. 42는 단위기판(22)의 측면을 봉지하는 보호레지스트이다. 본예에 의하면, 거의 반도체소자의 크기정도의, 칩사이즈패키지로 형성할 수 있다.The semiconductor device package 34 shown in Fig. 9 is formed of a BGA type package in which the unit substrates 22 are laminated in multiple layers such as two layers. The semiconductor element 36 is electrically connected by flip-chip connection to the semiconductor element mounting part of the package upper surface, and the side surface is sealed by the sealing resin 40. As shown in FIG. 42 is a protective resist that seals the side surface of the unit substrate 22. According to this embodiment, it can be formed in a chip size package approximately the size of a semiconductor element.

이상 본 발명에 관한 바람직한 실시예를 들어 여러가지 설명했지만, 본 발명은 이 실시예에 한정되는 것이 아니고, 발명의 정신을 일탈하지 않는 범위내에서 여러가지 개변을 행할 수 있음은 물론이다.Although various preferred embodiments of the present invention have been described above, the present invention is not limited to these examples, and various modifications can be made without departing from the spirit of the present invention.

본 발명에 관한 다층회로기판 또는 반도체장치용패키지에 의하면, 상기한 바와같이, 각 배선패턴은 양측에서 접착층 사이에 끼워져 열압착시, 열가소성수지로 되는 접착층이 연화함으로서 접착층중에 매몰하므로, 배선패턴의 양옆에 기포등이 말려들어 가는 일이 없어, 신뢰성이 높은 다층회로기판 또는 반도체장치용패키지를 제공할 수 있다.According to the package for a multilayer circuit board or semiconductor device according to the present invention, as described above, each wiring pattern is sandwiched between the adhesive layers on both sides, and when the thermocompression bonding is carried out, the adhesive layer made of thermoplastic resin softens and is buried in the adhesive layer. No bubbles or the like are formed on both sides, so that a highly reliable multilayer circuit board or a package for a semiconductor device can be provided.

각 단위기판은 각각 별개로 배선패턴을 형성하면 되므로, 순차 연속적으로 패턴형성을 하지 않으면 안되는 빌드업법과 비교하여, 공정이 간략하게 되어, 비용의 저감화를 도모할 수있다.Since each unit substrate needs to form a wiring pattern separately, compared with the build-up method which requires pattern formation sequentially, the process can be simplified and cost can be reduced.

Claims (16)

제1면 및 제2면을 갖는 열경화성 수지층과, 상기 열경화성 수지층의 상기 제1면과 제2면에 각각 형성된 열가소성 수지로 되는 제1 및 제2접착층과, 소정의 도전성 배선패턴으로서 상기 제1 및 제2접착층중 어느 한쪽에 형성된 금속층과, 상기 열경화성 수지층과 상기 제1 및 제2접착층을 관통하여 형성되며 상기 도전성 배선패턴에 전기적으로 접속되는 도전성 비아를 형성하도록 금속입자가 혼입된 열가소성 수지를 포함하는 도전성 물질로 충전되는 적어도 하나의 비아홀을 각각 포함하는 복수매 적층된 다층필름을 구비하며,The thermosetting resin layer which has a 1st surface and a 2nd surface, The 1st and 2nd adhesive layer which consists of thermoplastic resin formed in the said 1st surface and the 2nd surface of the said thermosetting resin layer, respectively, The said 1st as a conductive wiring pattern A thermoplastic material in which metal particles are mixed to form a metal layer formed on either one of the first and second adhesive layers, and the conductive vias formed through the thermosetting resin layer and the first and second adhesive layers and electrically connected to the conductive wiring patterns. Comprising a plurality of laminated multilayer film each comprising at least one via hole filled with a conductive material containing a resin, 상기 복수의 다층필름은, 하나의 다층필름의 배선패턴이 상기 도전성 비아를 거쳐서 다른 다층필름의 배선패턴에 전기적으로 접속되고 또한 적어도 하나의 배선패턴이 상기 제1 및 제2접작층중에 매몰되어 접촉하도록, 상기 제1 및 제2접착층에 의해 서로 적층되며,In the plurality of multilayer films, a wiring pattern of one multilayer film is electrically connected to a wiring pattern of another multilayer film through the conductive vias, and at least one wiring pattern is buried in the first and second bonding layers to be in contact with each other. To be laminated to each other by the first and second adhesive layer, 상기 다층필름중 적어도 하나의 상기 열경화성 수지층은 비열가소성의 열경화성 폴리이미드수지로 되고, 각 접착층은 열가소성의 폴리이미드수지로 되는 것을 특징으로 하는 다층회로기판.At least one of the thermosetting resin layers of the multilayer film is a non-thermoplastic thermosetting polyimide resin, and each adhesive layer is a thermoplastic polyimide resin. 제1면 및 제2면을 갖는 열경화성 수지층과, 상기 열경화성 수지층의 상기 제1면과 제2면에 각각 형성된 열가소성 수지로 되는 제1 및 제2접착층과, 소정의 도전성 배선패턴으로서 상기 제1 및 제2접착층중 어느 한쪽에 형성된 금속층과, 상기 열경화성 수지층과 상기 제1 및 제2접착층을 관통하여 형성되며 상기 도전성 배선패턴에 전기적으로 접속되는 도전성 비아를 형성하도록 금속 입자가 혼입된 열가소성 수지를 포함하는 도전성 물질로 충전되는 적어도 하나의 비아홀을 각각 포함하는 하나 이상의 제1다층필름과;The thermosetting resin layer which has a 1st surface and a 2nd surface, The 1st and 2nd adhesive layer which consists of thermoplastic resin formed in the said 1st surface and the 2nd surface of the said thermosetting resin layer, respectively, The said 1st as a conductive wiring pattern A thermoplastic material in which metal particles are mixed to form a metal layer formed on either one of the first and second adhesive layers, and a conductive via formed through the thermosetting resin layer and the first and second adhesive layers and electrically connected to the conductive wiring pattern. At least one first multilayer film each comprising at least one via hole filled with a conductive material comprising a resin; 제1면 및 제2면과, 적오도 하나의 도전성 비아를 형성하도록 금속입자가 혼입된 열가소성 수지를 포함하는 도전성 물질로 충전되는 비아홀을 갖는 코어기판을 포함하는 제2다층필름으로서, 상기 도전성 비아가 상기 하나 이상의 제1다층필름과 상기 제2다층필름이 열압착에 의해 함께 적층될 때 전기적 접속이 이루어지도록 배선패턴에 견고히 접촉하게 되는 제2다층필름을 구비하며,A second multilayer film comprising a first substrate and a second substrate and a core substrate having a via hole filled with a conductive material including a thermoplastic resin in which metal particles are mixed to form at least one conductive via. A second multilayer film which is in firm contact with a wiring pattern so that electrical connection is made when the at least one first multilayer film and the second multilayer film are laminated together by thermocompression bonding; 상기 하나 이상의 제1다층필름은, 상기 하나 이상의 제1다층필름의 배선 패턴이 상기 제2다층필름의 상기 도전성 비아에 전기적으로 접속되고 또한 상기 배선패턴중 적어도 하나가 상기 제1 및 제2접착층중에 매몰되어 접촉하도록, 상기 제1 및 제2접착층중 다른 하나에 의해 상기 제2다층필름의 상기 제1면 및 제2면중 적어도 하나에 피착되며,In the at least one first multilayer film, a wiring pattern of the at least one first multilayer film is electrically connected to the conductive via of the second multilayer film, and at least one of the wiring patterns is disposed in the first and second adhesive layers. Deposited on at least one of the first and second surfaces of the second multilayer film by another one of the first and second adhesive layers so as to be buried and contacted, 상기 하나 이상의 제1다층필름중 적어도 하나의 상기 열경화성 수지층은 비열가소성의 열경화성 폴리이미드수지로 되고, 각 접착층은 열가소성의 폴리이미드수지로 되는 것을 특징으로 하는 다층회로기판.At least one of the thermosetting resin layers of the at least one first multilayer film is a non-thermoplastic thermosetting polyimide resin, and each adhesive layer is a thermoplastic polyimide resin. 제2항에 있어서, 상기 금속층은 동을 포함하는 것을 특징으로 하는 다층회로기판.The multilayer circuit board of claim 2, wherein the metal layer comprises copper. 제2항에 있어서, 상기 코어기판은 세리믹기판인 것을 특징으로 하는 다층회로기판.The multilayer circuit board of claim 2, wherein the core board is a ceramic board. 제2항에 있어서, 상기 코어기판은 수지기판인 것을 특징으로 하는 다층회로기판.The multilayer circuit board of claim 2, wherein the core board is a resin board. 제1면 및 제2면을 갖는 열경화성 수지층과, 상기 열경화성 수지층의 상기 제1면과 제2면에 각각 형성된 열가소성 수지로 되는 제1 및 제2접착층과, 소정의 도전성 배선패턴으로서 상기 제1 및 제2접착층중 어느 한쪽에 형성된 금속층과, 상기 열경화성 수지층과 상기 제1 및 제2접착층을 관통하여 형성되며 상기 도전성 배선패턴에 전기적으로 접속되는 도전성 비아를 형성하도록 금속입자가 혼입된 열가소성 수지를 포함하는 도전성 물질로 충전되는 적어도 하나의 비아홀을 각각 포함하는 하나 이상의 제1다층필름과,The thermosetting resin layer which has a 1st surface and a 2nd surface, The 1st and 2nd adhesive layer which consists of thermoplastic resin formed in the said 1st surface and the 2nd surface of the said thermosetting resin layer, respectively, The said 1st as a conductive wiring pattern A thermoplastic material in which metal particles are mixed to form a metal layer formed on either one of the first and second adhesive layers, and the conductive vias formed through the thermosetting resin layer and the first and second adhesive layers and electrically connected to the conductive wiring patterns. At least one first multilayer film each comprising at least one via hole filled with a conductive material comprising a resin; 제1면 및 제2면과, 적어도 하나의 도전성 비아를 형성하도록 상기 도전성 물질로 충전되는 적어도 하나의 비아홀을 갖는 코어기판을 포함하는 제2다층필름을 구비하여, 복수의 면을 갖는 다층회로기판과;A multi-layer circuit board having a plurality of surfaces, comprising a second multilayer film comprising a first substrate and a second substrate and a core substrate having at least one via hole filled with the conductive material to form at least one conductive via. and; 상기 다층회로기판의 한쪽 면에 형성되어, 상기 배선패턴에 전기적으로 접속되는 외부접속단자와;An external connection terminal formed on one surface of the multilayer circuit board and electrically connected to the wiring pattern; 상기 다층회로기판의 다른쪽 면에 형성된 반도체소자 탑재부를 구비하며,A semiconductor element mounting portion formed on the other side of the multilayer circuit board, 상기 하나 이상의 제1다층필름은, 상기 제1다층필름의 배선패턴이 상기 제1 및 제2접착층중에 매몰되어 접촉하며 또한 상기 제2다층필름의 상기 도전성 비아에 전기적으로 접속되도록, 상기 제1 및 제2접착층중 다른 하나에 의해 상기 제2다층필름의 상기 제1면 및 제2면중 어느 한쪽에 피착되며,The at least one first multilayer film is formed such that the wiring pattern of the first multilayer film is buried in contact with the first and second adhesive layers and electrically connected to the conductive via of the second multilayer film. The other one of the second adhesive layer is deposited on either one of the first surface and the second surface of the second multilayer film, 상기 다층필름중 적어도 하나의 상기 열경화성 수지층은 비열가소성의 열경화성 폴리이미드수지로 되고, 각 접착층은 열가소성의 폴리이미드수지로 되는 것을 특징으로 하는 반도체장치용 패키지.At least one of the thermosetting resin layers of the multilayer film is a non-thermoplastic thermosetting polyimide resin, and each adhesive layer is a thermoplastic polyimide resin. 제6항에 있어서, 상기 제1다층필림중 적어도 하나는 캐비티를 획정하는 틀상으로 형성되며, 상기 반도체소자의 탑재부가 상기 캐비티내에 형성되는 것을 특징으로 하는 반도체장치용 패키지.The package according to claim 6, wherein at least one of the first multilayer films is formed in a frame defining a cavity, and a mounting portion of the semiconductor element is formed in the cavity. 제6항에 있어서, 상기 외부접속단자는 도전성 범프인 것을 특징으로 하는 반도체장치용 패키지.The package of claim 6, wherein the external connection terminal is a conductive bump. 제2항에 있어서, 상기 금속입자는 금, 은, 동, 니켈 및 이들의 혼합물로 이루어진 군으로부터 선택되는 것을 특징으로 하는 다층회로기판.The multilayer circuit board of claim 2, wherein the metal particles are selected from the group consisting of gold, silver, copper, nickel, and mixtures thereof. 제1항에 있어서, 상기 금속층은 동을 포함하는 것을 특징으로 하는 다층회로기판.The multilayer circuit board of claim 1, wherein the metal layer comprises copper. 제1항에 있어서, 상기 금속입자는 금, 은, 동, 니켈 및 이들의 혼합물로 이루어진 군으로부터 선택되는 것을 특징으로 하는 다층회로기판.The multilayer circuit board of claim 1, wherein the metal particles are selected from the group consisting of gold, silver, copper, nickel, and mixtures thereof. 제1면 및 제2면을 갖는 열경화성 수지층과, 상기 열경화성 수지층의 상기 제1면과 제2면에 각각 형성된 열가소성 수지로 되는 제1 및 제2접착층과, 제1배선패턴으로서 상기 제1 및 제2접착층중 어느 한쪽에 형성된 금속층과, 상기 열경화성 수지층과 상기 제1 및 제2접착층을 관통하여 형성되며 열압착에 의해 함께 적층될 때 상기 제1배선패턴에 전기적으로 접속되는 도전성 비아를 형성하도록 금속입자가 혼입된 열가소성 수지를 포함하는 도전성 물질로 충전되는 적어도 하나의 비아홀을 각각 포함하는 하나 이상의 제1다층필름과;A thermosetting resin layer having a first surface and a second surface, first and second adhesive layers made of thermoplastic resin formed on the first and second surfaces of the thermosetting resin layer, respectively, and the first wiring pattern as the first wiring pattern. And a conductive via formed through the metal layer formed on one of the second adhesive layers, the thermosetting resin layer and the first and second adhesive layers, and electrically connected to the first wiring pattern when laminated together by thermocompression bonding. At least one first multilayer film each including at least one via hole filled with a conductive material including a thermoplastic resin in which metal particles are mixed to form a conductive material; 제1면 및 제2면을 갖는 코어기판과, 상기 코어기판내에 또는 상기 코어기판의 제1면 또는 제2면상에 형성된 제2배선패턴을 포함하며, 상기 코어기판이 상기 제2배선패턴에 전기적으로 접속되는 적어도 하나의 도전성 비아를 형성하도록 상기 도전성 물질로 충전되는 적어도 하나의 비아홀을 갖도록 구성된 제2다층필름을 구비하며,A core substrate having a first surface and a second surface, and a second wiring pattern formed in the core substrate or on the first or second surface of the core substrate, wherein the core substrate is electrically connected to the second wiring pattern. A second multilayer film configured to have at least one via hole filled with the conductive material so as to form at least one conductive via connected thereto; 상기 하나 이상의 제1다층필름은, 상기 제1다층필름의 상기 제1배선패턴이 상기 도전성 비아를 거쳐서 상기 제2다층필름의 상기 제2배선패턴에 전기적으로 접속되고 또한 상기 제1 및 제2배선패턴이 각각 상기 제1 및 제2접착층중에 매몰되어 접촉하도록, 상기 제1 및 제2접착층중 다른 하나에 의해 상기 제2다층필름의 상기 제1면 및 제2면중의 하나에 피착되는 것을 특징으로 하는 다층회로기판.In the at least one first multilayer film, the first wiring pattern of the first multilayer film is electrically connected to the second wiring pattern of the second multilayer film via the conductive vias, and the first and second wirings are electrically connected to each other. A pattern is deposited on one of the first and second surfaces of the second multilayer film by another one of the first and second adhesive layers such that the pattern is buried in and in contact with the first and second adhesive layers, respectively. Multilayer circuit board. 제12항에 있어서, 상기 코어기판은 세라믹기판인 것을 특징으로 하는 다층회로기판.The multilayer circuit board of claim 12, wherein the core board is a ceramic board. 제12항에 있어서, 상기 코어기판은 수지기판인 것을 특징으로 하는 다층회로기판.The multilayer circuit board of claim 12, wherein the core board is a resin board. 제12항에 있어서, 상기 금속입자는 금, 은, 동, 니켈 및 이들의 혼합물로 이루어진 군으로부터 선택되는 것을 특징으로 하는 다층회로기판.The multilayer circuit board of claim 12, wherein the metal particles are selected from the group consisting of gold, silver, copper, nickel, and mixtures thereof. 제12항에 있어서, 상기 하나 이상의 제1다층필름중 적어도 하나의 상기 열경화성 수지층은 비열가소성의 열경화성 폴리이미드수지로 되고, 각 접착층은 열가소성의 폴리이미드수지로 되는 것을 특징으로 하는 다층회로기판.13. The multilayer circuit board of claim 12, wherein the thermosetting resin layer of at least one of the at least one first multilayer film is a non-thermoplastic thermosetting polyimide resin, and each adhesive layer is a thermoplastic polyimide resin.
KR1019970000993A 1996-01-19 1997-01-15 Multi-layer film for circuit board and multi-layer circuit board using the same and pakage for semiconductor device KR100257926B1 (en)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP8007594A JPH09199635A (en) 1996-01-19 1996-01-19 Multilayer film for forming circuit substrate, multilayer circuit substrate using it, and package for semiconductor device
JP007594 1996-01-19
JP7594 1996-01-19

Publications (2)

Publication Number Publication Date
KR970060458A KR970060458A (en) 1997-08-12
KR100257926B1 true KR100257926B1 (en) 2000-06-01

Family

ID=11670140

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970000993A KR100257926B1 (en) 1996-01-19 1997-01-15 Multi-layer film for circuit board and multi-layer circuit board using the same and pakage for semiconductor device

Country Status (2)

Country Link
JP (1) JPH09199635A (en)
KR (1) KR100257926B1 (en)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3213291B2 (en) * 1999-06-29 2001-10-02 ソニーケミカル株式会社 Multilayer substrate and semiconductor device
TW478089B (en) 1999-10-29 2002-03-01 Hitachi Ltd Semiconductor device and the manufacturing method thereof
TW498468B (en) 1999-10-29 2002-08-11 Hitachi Ltd Semiconductor device
KR100430203B1 (en) 1999-10-29 2004-05-03 가부시키가이샤 히타치세이사쿠쇼 Semiconductor device and manufacturing method of the same
KR100673537B1 (en) * 1999-12-10 2007-01-24 고등기술연구원연구조합 A low temperature cofired ceramic on metal and method of producing the same
US6696765B2 (en) 2001-11-19 2004-02-24 Hitachi, Ltd. Multi-chip module
JP3407737B2 (en) * 2000-12-14 2003-05-19 株式会社デンソー Multilayer substrate manufacturing method and multilayer substrate formed by the manufacturing method
JP4200664B2 (en) * 2001-03-26 2008-12-24 株式会社デンソー Multilayer substrate and manufacturing method thereof
US6759600B2 (en) 2001-04-27 2004-07-06 Shinko Electric Industries Co., Ltd. Multilayer wiring board and method of fabrication thereof
JP3840921B2 (en) 2001-06-13 2006-11-01 株式会社デンソー Printed circuit board and manufacturing method thereof
JP2005045191A (en) * 2003-07-04 2005-02-17 North:Kk Manufacturing method for wiring circuit board and for multi-layer wiring board
JP2004335934A (en) * 2003-05-12 2004-11-25 North:Kk Flexible circuit board and its producing process, flexible multilaler wiring circuit board and its producing process
KR100568767B1 (en) * 2003-06-23 2006-04-07 앰코 테크놀로지 코리아 주식회사 Delamination-less Multi-Layer Film Adhesive
JP4265607B2 (en) 2004-01-27 2009-05-20 株式会社村田製作所 Laminated electronic component and mounting structure of laminated electronic component
JP2005252093A (en) * 2004-03-05 2005-09-15 Unitika Ltd Interlayer insulating film for flexible printed wiring board, its manufacturing method, and flexible printed wiring board
JP4945919B2 (en) * 2005-04-25 2012-06-06 凸版印刷株式会社 BGA type multilayer circuit board
JP5926898B2 (en) * 2011-06-24 2016-05-25 日本特殊陶業株式会社 Wiring board manufacturing method
JP2015002227A (en) * 2013-06-14 2015-01-05 日本特殊陶業株式会社 Multilayer wiring board and method for manufacturing the same
JP6250309B2 (en) * 2013-06-14 2017-12-20 日本特殊陶業株式会社 Manufacturing method of multilayer wiring board
JP6324669B2 (en) * 2013-06-14 2018-05-16 日本特殊陶業株式会社 Multilayer wiring board and manufacturing method thereof

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6279656A (en) * 1985-10-03 1987-04-13 Seiko Epson Corp Manufacture of substrate provided with double-sided through hole
JPH04277659A (en) * 1991-03-05 1992-10-02 Shinko Electric Ind Co Ltd Multi-layer circuit substrate
JPH06204355A (en) * 1993-01-06 1994-07-22 Shinko Electric Ind Co Ltd Semiconductor device package and semiconductor device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6279656A (en) * 1985-10-03 1987-04-13 Seiko Epson Corp Manufacture of substrate provided with double-sided through hole
JPH04277659A (en) * 1991-03-05 1992-10-02 Shinko Electric Ind Co Ltd Multi-layer circuit substrate
JPH06204355A (en) * 1993-01-06 1994-07-22 Shinko Electric Ind Co Ltd Semiconductor device package and semiconductor device

Also Published As

Publication number Publication date
KR970060458A (en) 1997-08-12
JPH09199635A (en) 1997-07-31

Similar Documents

Publication Publication Date Title
KR100257926B1 (en) Multi-layer film for circuit board and multi-layer circuit board using the same and pakage for semiconductor device
KR100232414B1 (en) Multilayer circuit board and manufacture method thereof
JP3429734B2 (en) Wiring board, multilayer wiring board, circuit component package, and method of manufacturing wiring board
US7049178B2 (en) Method for fabricating semiconductor package and semiconductor package
JP3670917B2 (en) Semiconductor device and manufacturing method thereof
KR950012658B1 (en) Semiconductor chip mounting method and substrate structure
KR100560624B1 (en) Printed Wiring Board
US6504111B2 (en) Solid via layer to layer interconnect
US6544428B1 (en) Method for producing a multi-layer circuit board using anisotropic electro-conductive adhesive layer
KR101027711B1 (en) Method of manufacturing a multilayer wiring board
US5943212A (en) Ceramic circuit board and semiconductor device using same
US20110314667A1 (en) Method of manufacturing printed circuit board including electronic component embedded therein
US10098243B2 (en) Printed wiring board and semiconductor package
WO1997022146A1 (en) Semiconductor package with multilayered circuit and semiconductor device
US20080128911A1 (en) Semiconductor package and method for manufacturing the same
WO2007102358A1 (en) Electronic device package, module and electronic device
JP3653452B2 (en) WIRING CIRCUIT BOARD, ITS MANUFACTURING METHOD, SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE, AND ITS MANUFACTURING METHOD
JP2015225895A (en) Printed wiring board, semiconductor package and printed wiring board manufacturing method
JP4694007B2 (en) Manufacturing method of three-dimensional mounting package
CN107770946A (en) Printed wiring board and its manufacture method
JP2549393B2 (en) Circuit board manufacturing method
JP3320932B2 (en) Chip package mount, circuit board on which chip package is mounted, and method of forming circuit board
JP2715934B2 (en) Multilayer printed wiring board device and method of manufacturing the same
US6913814B2 (en) Lamination process and structure of high layout density substrate
KR20080073648A (en) Multilayer wiring board and method of manufacturing the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20050225

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee