KR100256305B1 - Chip scale package - Google Patents

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KR100256305B1
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Abstract

PURPOSE: A chip scale package is to obtain minimum mounting area and thin and to increase a reliability of solder joint. CONSTITUTION: A bonding pad(10a) is arranged at a center part on top surface of at least one semiconductor chip with a constant distance therebetween. One end of a pattern film(20) is connected to the bonding pad of the chip. A lead(30) is connected to the other end of the film and attached to both sides at a top surface of the chip by a bonding tape. Many solder balls are attached to a surface of the lead opposite to the chip-mounting surface. An encapsulant(50) is filled to a pattern film connecting part inside of the lead. A polyimide-based bonding agent is bonded to both sides of a Cu foil to form the pattern film. A connecting part is formed on both sides of the pattern film for electrical conductance with a chip pad and a lead. A dam for preventing outflow of an encapsulant is formed between adjacent leads. The dam is formed with a polyimide-based thermoplastic resin or silicon.

Description

칩 스케일 패키지Chip scale package

본 발명은 반도체 패키지, 특히 외관이 칩 크기에 가깝게 소형으로 구성되는 칩 스케일 패키지에 관한 것이다.The present invention relates to a semiconductor package, in particular a chip scale package which is compact in appearance close to the chip size.

최근들어, 가전제품의 크기가 점점 소형화됨에 따라 제품의 기능 및 동작 제어를 위하여 사용되는 패키지(일반적으로는 칩이라 말하고 있음)의 크기도 작은 것이 요구되고 있으며, 이에 대한 많은 연구 및 개발이 활발히 이루어지고 있다.Recently, as the size of home appliances is getting smaller, the size of a package (generally referred to as a chip) used for controlling the function and operation of the product is required to be small, and many researches and developments have been actively conducted. ought.

패키지에 대한 연구 및 개발의 쟁점은, 외관은 작게하면서도 용량은 증대시키는 것이며, 이와 같은 연구 결과로 씬 스몰 아웃-라인 패키지(TSOP)라든가 칩 스케일 패키지(CSP)라는 것이 개발되어 제품에 적용되고 있다.The issue of research and development of packages is that they have a small appearance and increase their capacity. As a result of this research, thin small out-line packages (TSOP) or chip scale packages (CSP) have been developed and applied to products. .

여기서, 상기한 씬 스몰 아웃-라인 패키지는, 패키지의 전체적인 두께를 보다 얇게 구성하는 것으로서, 몰딩체의 외측으로 돌출된 리드 프레임의 아웃리드를 인쇄회로기판에 접속하는 것에 의하여 실장된다.Here, the thin small out-line package described above is configured to make the overall thickness of the package thinner, and is mounted by connecting an outlead of the lead frame protruding to the outside of the molding to a printed circuit board.

또한, 상기한 칩 스케일 패키지는, 별도의 패턴 필름이나 서브스트레이트 등에 칩을 부착하여 연결하고, 상기 패턴 필름이나 서브스트레이터의 하면에 수개의 실장용 솔더 볼을 형성하여 구성하는 것으로서, 솔더 볼을 기판에 접속하는 것에 의하여 실장된다.In addition, the chip scale package is formed by attaching a chip to a separate pattern film, substrate, or the like, and forming several solder balls for mounting on the lower surface of the pattern film or substrate. It is mounted by connecting to.

그러나, 상기한 바와 같은 종래의 씬 스몰 아웃-라인 패키지는 몰딩체의 외부로 돌출되는 아웃리드가 존재함으로써 실장시 넓은 면적을 차지하게 되고, 또 솔더 조인트의 신뢰성이 문제시 되어 패키지의 디자인시 제약을 받게 됨으로써 워피지(Warpage) 및 보이드(Void) 불량이 발생되는 문제가 있었다.However, the conventional thin small out-line package as described above occupies a large area at the time of mounting due to the presence of an outlead that protrudes out of the molding, and the reliability of the solder joint is a problem in designing the package. There was a problem that the warpage and void (Void) defects are generated by receiving.

또한, 종래 알려지고 있는 칩 스케일 패키지는, 세라믹 서브스트레이트를 사용함으로써 솔더 조인트 크랙 및 본딩 크랙이 발생되고 있고, 이와 같은 크랙을 방지하기 위하여 골드(Au)를 이용한 후속 조치를 행하고 있는 등 제조 공정이 복잡해지는 문제가 있었다.In addition, conventionally known chip scale packages have a solder joint crack and a bonding crack generated by using a ceramic substrate, and in order to prevent such cracks, a manufacturing process such as a follow-up using gold (Au) is performed. There was a problem of getting complicated.

또한, 종래의 칩 스케일 패키지는 여러개의 패키지를 쌓아 올려 구성하는 스택 패키지를 구성하는데 어려움이 있었다.In addition, the conventional chip scale package has a difficulty in constructing a stack package consisting of a plurality of packages stacked up.

본 발명은 상기와 같은 문제점을 감안하여 안출한 것으로, 실장 면적이 작을 뿐만 아니라 전체적인 두께가 얇은 경박단소형의 칩 스케일 패키지를 제공하는데 그 목적이 있다.The present invention has been made in view of the above problems, and an object thereof is to provide a light and small chip scale package having a small mounting area and a thin overall thickness.

본 발명의 다른 목적은, 통상의 리드 프레임과 패턴 필름을 이용하여 구성함으로써 솔더 조인트 크랙 및 본딩 크랙을 방지할 수 있는 칩 스케일 패키지를 제공하는데 있다.Another object of the present invention is to provide a chip scale package capable of preventing solder joint cracks and bonding cracks by using a conventional lead frame and a pattern film.

본 발명의 또 다른 목적은, 제조 공정이 단순하고, 여러개의 패키지를 적층하여 스택 칩 패키지를 구성할 수 있는 칩 스케일 패키지를 제공하는데 있다.It is still another object of the present invention to provide a chip scale package having a simple manufacturing process and stacking a plurality of packages to form a stacked chip package.

도 1은 본 발명에 의한 칩 스케일 패키지의 구조를 보인 단면도.1 is a cross-sectional view showing the structure of a chip scale package according to the present invention.

도 2는 본 발명의 요부인 신호전달리드의 구조를 보인 도 1의 A부 상세 단면도.Figure 2 is a detailed cross-sectional view of the portion A of Figure 1 showing the structure of the signal transmission lead that is the main part of the present invention.

도 3은 본 발명의 요부인 신호전달리드를 이루는 리드부의 구조도.Figure 3 is a structural diagram of the lead portion constituting the signal transmission lead that is the main part of the present invention.

도 4는 본 발명의 신호전달리드와 칩과의 본딩 상태를 보인 단면도.Figure 4 is a cross-sectional view showing a bonding state between the signal transmission lead and the chip of the present invention.

도 5는 본 발명의 칩 스케일 패키지를 적층하여 구성한 스택 칩 패키지의 단면도.5 is a cross-sectional view of a stacked chip package configured by stacking the chip scale packages of the present invention.

도 6은 본 발명의 다른 실시예에 의한 칩 스케일 패키지의 구조를 보인 단면도.Figure 6 is a cross-sectional view showing the structure of a chip scale package according to another embodiment of the present invention.

(도면의 주요 부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)

10;반도체 칩 10a;본드 패드10; semiconductor chip 10a; bond pads

20;패턴 필름 21;Cu 포일20; pattern film 21; Cu foil

22,22';접착제 30;리드22,22 '; adhesive 30; lead

31,32;제 1 리드부 및 제 2 리드부 40;접착제31, 32; first lead portion and second lead portion 40; adhesive

50;인캡슐레이터 60;솔더 볼50; Encapsulator 60; Solder Ball

70;실장용 리드 80;포스트70; mounting lead 80; post

상기와 같은 본 발명의 목적에 따라, 적어도 하나의 반도체 칩; 상기 칩의 본드 패드에 일단이 접속된 패턴 필름; 상기 패턴 필름의 타단부에 접속되어 칩의 상면 양측에 접착 테이프로 부착된 리드; 상기 리드의 칩 부착면 반대면에 부착된 복수의 실장용 솔더 볼; 및 상기 리드 내부의 패턴 필름 접속부에 충진되는 인캡슐레이터를 포함하여 이루어진 것을 특징으론 하는 칩 스케일 패키지가 제공된다.According to the object of the present invention as described above, at least one semiconductor chip; A pattern film having one end connected to a bond pad of the chip; A lead connected to the other end of the pattern film and attached to both sides of an upper surface of the chip with an adhesive tape; A plurality of mounting solder balls attached to opposite sides of the chip attaching surface of the lead; And an encapsulator filled in the pattern film connection part inside the lid.

여기서, 상기 패턴 필름은 내부의 Cu 포일 양측에 폴리이미드 계열의 접착제가 부착되어 이루어지고, 양측에는 칩 패드 및 리드와의 전기적인 도통을 위한 접속부가 형성된다.Here, the pattern film is made of a polyimide-based adhesive is attached to both sides of the Cu foil therein, and the connection portion for the electrical connection between the chip pad and the lead is formed on both sides.

그리고, 상기 리드는 패턴 필름을 사이에 두고 상,하로 배치되는 제 1 리드부와 제 2 리드부로 이루어지고, 이 제 1 및 제 2 리드부의 패턴 필름 연결부에는 패턴 필름의 접착제와 접착되는 접착부와 Cu 포일과 접속되는 접속부가 계단형으로 형성된다.The lead may include a first lead part and a second lead part disposed up and down with a pattern film interposed therebetween, and the adhesive part and Cu bonded to the adhesive film of the pattern film may be connected to the pattern film connection part of the first and second lead parts. The connection part which connects with a foil is formed in step shape.

이와 같은 본 발명에 의한 칩 스케일 패키지는, 두 개의 리드부 사이에 패턴 필름을 개재하여서된 리드를 칩에 탭 본딩하여 접속시킨 후, 탭 본딩 영역을 액상의 인캡슐런트로 채우고, 상기 리드에 솔더 볼을 부착하여 제작한다.In the chip scale package according to the present invention, the tabs are bonded by tap bonding the leads formed through the pattern film between the two lead portions, and then the tab bonding regions are filled with a liquid encapsulant and soldered to the leads. Produce by attaching the ball.

이하, 본 발명의 바람직한 실시예를 첨부도면에 의거하여 설명한다.Best Mode for Carrying Out the Invention Preferred embodiments of the present invention will now be described based on the accompanying drawings.

첨부한 도 1은 본 발명에 의한 칩 스케일 패키지의 구조를 보인 단면도 이고, 도 2는 본 발명의 요부인 패턴 필름 및 리드의 구조를 보인 도 1의 A부 상세 단면도 이며, 도 3은 본 발명의 요부인 리드를 이루는 리드부의 구조도 이고, 도 4는 본 발명의 리드와 칩과의 본딩 상태를 보인 단면도이다.1 is a cross-sectional view showing a structure of a chip scale package according to the present invention, FIG. 2 is a detailed cross-sectional view of part A of FIG. 1 showing the structure of a pattern film and a lead which are main parts of the present invention, and FIG. 4 is a cross-sectional view showing a bonding state between a lead and a chip of the present invention.

도면에서 참조 부호 1은 반도체 칩으로서, 이 칩(10)의 상면 중앙부에는 다수의 본드 패드(10a)가 일정 간격을 유지하여 배열되어 있다.In the drawing, reference numeral 1 denotes a semiconductor chip, and a plurality of bond pads 10a are arranged at regular intervals in the center of the upper surface of the chip 10.

또한 부호 20은 패턴 필름으로서, 이 패턴 필름(20)은 내부의 Cu 포일(21)를 사이에 두고 그 양측에 폴리이미드계열의 접착제(22)(22')가 접착된 구조로 되어 있으며, 양측의 접착제(22)(22')는 에칭되어 접속단부를 형성하고 있다.Reference numeral 20 is a pattern film, and the pattern film 20 has a structure in which polyimide-based adhesives 22 and 22 'are adhered to both sides with Cu foil 21 therebetween. Adhesives 22 and 22 'are etched to form connection ends.

상기한 패턴 필름(20)의 일단은 칩(10)의 본드 패드(10a)에 접속되어 있고, 타단부는 리드(30)에 연결되어 있다.One end of the pattern film 20 is connected to the bond pad 10a of the chip 10, and the other end is connected to the lead 30.

상기 리드(30)는 상,하로 적층되는 제 1 리드부(31)와 제 2 리드부(32)로 이루어져 있으며, 이 제 1 리드부(31) 및 제 2 리드부(32)와의 사이에 패턴 필름(20)의 타단부가 개재되어 전기적으로 연결되어 있다. 이와 같은 리드(30)는 칩(10)의 상면 양측에 접착제(40)에 의해 접착되어 있으며, 패턴 필름(20)과의 접속부에는 패턴 필름(20)의 접착제(22)(22')가 부착되는 접착부(31a)와, 패턴 필름(20)의 Cu 포일(21)과 접속되는 접속부(31b)가 계단형상으로 형성되어 있다. 여기서 상기한 접착부(31a) 및 접속부(31b)는 리드의 일정 부분을 에칭하는 것에 의하여 형성된다.The lead 30 includes a first lead part 31 and a second lead part 32 stacked up and down, and a pattern between the first lead part 31 and the second lead part 32. The other end of the film 20 is electrically connected to each other. The lead 30 is adhered to both sides of the upper surface of the chip 10 by the adhesive 40, and the adhesives 22 and 22 ′ of the pattern film 20 are attached to the connection portion with the pattern film 20. The adhesive part 31a used and the connection part 31b connected with the Cu foil 21 of the pattern film 20 are formed in staircase shape. Here, the adhesive part 31a and the connection part 31b are formed by etching a predetermined part of the lead.

또한 부호 50은 인캡슐레이터로서, 이는 리드(30) 내부의 패턴 필름(20) 본딩부에 충진되어 이 부분을 외부 환경으로부터 보호하는 역할을 한다.Also, reference numeral 50 denotes an encapsulator, which fills the bonding portion of the pattern film 20 inside the lid 30 to protect the portion from the external environment.

그리고, 인캡슐레이션되지 않은 리드(30)의 칩 부착면 반대면에는 다수의 실장용 솔더 볼(60)이 부착되어 있다.In addition, a plurality of mounting solder balls 60 are attached to the opposite surface of the chip attaching surface of the unencapsulated lead 30.

한편, 본 발명에서는 이웃하는 리드(30)의 사이에 이 공간을 통하여 인캡슐런트가 흘러나가는 것을 방지하기 위한 댐이 형성되어 있으나, 도면에서는 구체적은 도시를 생략하고 있다. 여기서 상기 댐은 폴리이미드 계열의 열가소성 수지로 형성될 수 있고, 또 리드간의 온도에 따란 스트레스 미스매치를 최소화하기 위해 사용되는 실리콘 및 이와 유사한 재료로 형성될 수 있다.Meanwhile, in the present invention, a dam is formed between the neighboring leads 30 to prevent the encapsulant from flowing out through this space. Here, the dam may be formed of a polyimide-based thermoplastic resin, and may be formed of silicon and similar materials used to minimize stress mismatch depending on the temperature between the leads.

또한, 본 발명은 리드(30)의 솔더 볼 부착부위에 솔더 볼의 부착력을 좋게 하기 위한 요철부가 형성되나, 이 역시 도면에서는 도시를 생략하고 있다.In addition, although the uneven part for improving the adhesive force of a solder ball is formed in the solder ball attachment part of the lead 30 in this invention, this figure is abbreviate | omitted in figure.

그리고, 리드를 구성함에 있어서도, 금속성의 제 1 리드부 및 제 2 리드부를 접합시키지 않고, 상,하의 리드부 중 하나를 스트레스 감소를 위한 탄성 중합체로 대체하거나, 또는 하부 리드부를 그라운드 플랜으로 사용하여 전기적 신호를 위한 패키지를 구성할 수 있다.Also, in forming a lead, one of the upper and lower lead portions is replaced with an elastomer for reducing stress, or the lower lead portion is used as a ground plan without bonding the first and second metallic leads. Packages for electrical signals can be constructed.

이와 같은 본 발명에 의한 칩 스케일 패키지는, 두 개의 리드부(31)(32) 사이에 패턴 필름(20)이 존재하는 리드(30)를 칩(10)에 탭 본딩하여 접속시킴과 동시에 칩(10)의 상면 양측에 접착제(40)로 접착시킨 후, 탭 본딩 영역을 액상의 인캡슐런트로 채우고, 상기 리드(30)에 솔더 볼(60)을 부착하여 제작하는 바, 기존의 생산 라인에서 공정을 진행하여 제조할 수 있고, 또 전기적 신호 전달 경로가 짧아 전기적인 특성을 개선시킬 수 있으며, 칩이 외부에 노출되어 있으므로 열방출이 용이하게 이루어진다. 또한 본 발명에 의한 칩 스케일 패키지는 수개의 패키지를 적층하여 스택 칩 패키지를 용이하게 구성할 수 있는 바, 이러한 본 발명의 칩 스케일 패키지를 이용한 스택 칩 패키지의 한 예가 도 5에 도시되어 있다.In the chip scale package according to the present invention, the lead 30 having the pattern film 20 between the two lead portions 31 and 32 is tab-bonded to the chip 10 to simultaneously connect the chip ( After adhering to both sides of the upper surface of 10) with an adhesive 40, the tab bonding region is filled with a liquid encapsulant, and the solder ball 60 is attached to the lead 30 to produce a bar. It can be manufactured by the process, and the electrical signal transmission path is short to improve the electrical characteristics, and the heat is easily released because the chip is exposed to the outside. In addition, in the chip scale package according to the present invention, a stack chip package may be easily configured by stacking several packages. An example of the stack chip package using the chip scale package of the present invention is illustrated in FIG. 5.

도시된 바와 같이, 본 발명의 칩 스케일 패키지를 이용한 스택 칩 패키지는 앞서 설명한 구조의 2개의 패키지(100)(200)가 각각의 리드(30)가 마주하도록 대향되게 적층되어 있고, 이들 상,하 패키지(100)(200)의 각 리드(30)는 솔더 볼(60)에 의해 전기적으로 연결되어 있다. 그리고, 하부 패키지(200)의 리드(30) 단부에는 기판(300)에 연결되는 실장용 리드(70)가 부착되어 있다.As shown, the stack chip package using the chip scale package of the present invention is the two packages (100, 200) of the above-described structure is stacked so that each lead 30 facing each other, these top, bottom Each lead 30 of the package 100, 200 is electrically connected by solder balls 60. In addition, a mounting lead 70 connected to the substrate 300 is attached to an end of the lead 30 of the lower package 200.

여기서, 상,하부 패키지(100)(200)의 리드(30)를 전기적으로 접속시킴에 있어서는 상기한 솔더 볼을 이용하는 구조뿐만 아니라 리드를 외부로 약간 돌출시켜 높은 전기전도도를 가지고 있는 골드 및 은 페이스트를 이용하여 접합시킬 수 있고, 또 이방성 도전 필름을 이용하여 접속시킬 수도 있다.Here, in electrically connecting the leads 30 of the upper and lower packages 100 and 200, gold and silver paste having high electrical conductivity by slightly protruding the leads to the outside as well as the structure using the solder balls described above. Can be bonded using, and can also be connected using an anisotropic conductive film.

이러한 스택 칩 패키지를 구성하기 위한 각각의 단위 패키지는 상술한 도 1의 경우와 같게 이루어지며, 같은 형태로 상부 패키지에도 리드를 형성하여 포밍함으로써 보다 많은 수의 패키지를 적층할 수 있다. 즉 3층, 4층 및 5층 이상의 스택 칩 패키지를 구성할 수 있는 것이다.Each unit package for constituting the stack chip package is made as in the case of FIG. 1, and a larger number of packages can be stacked by forming and forming leads in the upper package in the same form. That is, a stack chip package of three layers, four layers, and five layers or more can be configured.

한편, 첨부한 도 6은 본 발명에 의한 칩 스케일 패키지의 다른 실시예를 보인 단면도로서, 이는 칩(10)의 상면 양측에 다수의 본드 패드(10a)가 일정 간격으로 형성된 경우에 유리하게 적용할 수 있으며, 기본적인 구조는 상술한 일 실시예의 경우와 유사하게 이루어진다.Meanwhile, FIG. 6 is a cross-sectional view illustrating another embodiment of the chip scale package according to the present invention, which may be advantageously applied when a plurality of bond pads 10a are formed at regular intervals on both sides of an upper surface of the chip 10. The basic structure may be similar to that of the above-described embodiment.

즉, 도시된 바와 같이, 칩(10)의 상면 양측에 다수의 본드 패드(10a)가 일정 간격을 유지하여 형성되어 있고, 칩(10)의 상면 중앙부에는 리드(30)가 부착되어 있다. 이 리드(30)에 일단이 연결된 패턴 필름(20)의 타단부는 칩(10)의 본드 패드(10a)에 탭 본딩되어 전기적으로 연결되어 있고, 리드(30)의 상부에는 다수의 실장용 솔더 볼(60)이 각각 부착되어 있다. 그리고 칩의 상면 양측, 즉 패턴 필름(20)의 탭 본딩 영역에는 인캡슐레이터(50)가 충진되어 있으며, 칩(10)의 양측에는 인캡슐레이션시 인캡슐런트가 외부로 흘러나가는 것을 방지하기 위한 포스트(80)가 리드(30)와 같은 높이로 부착되어 있다.That is, as illustrated, a plurality of bond pads 10a are formed on both sides of the upper surface of the chip 10 at regular intervals, and the leads 30 are attached to the center of the upper surface of the chip 10. The other end of the pattern film 20 having one end connected to the lead 30 is tab-bonded and electrically connected to the bond pad 10a of the chip 10, and a plurality of mounting solders are formed on the upper part of the lead 30. The balls 60 are attached, respectively. In addition, the encapsulator 50 is filled in both sides of the upper surface of the chip, that is, in the tab bonding region of the pattern film 20, and both sides of the chip 10 prevent the encapsulant from flowing to the outside during encapsulation. The post 80 is attached at the same height as the lid 30.

여기서, 상기한 포스트(80)는 폴리이미드 계열의 열가소성 수지, 세라믹, 구리 또는 니켈로 형성될 수 있으며, 그외 다른 구성은 상술한 일 실시예의 경우와 같으므로 여기서는 구체적인 설명을 생략한다.Here, the post 80 may be formed of a polyimide-based thermoplastic resin, ceramic, copper, or nickel, and other configurations are the same as in the above-described embodiment, and thus detailed description thereof will be omitted.

이상에서 설명한 바와 같이, 본 발명에 의한 칩 스케일 패키지는, 칩의 크기와 거의 같은 크기로 형성되므로 최소의 실장 면적을 가질뿐만 아니라 박형의 패키지를 얻을 수 있다.As described above, the chip scale package according to the present invention is formed to have substantially the same size as the chip size, so that not only has a minimum mounting area but also a thin package.

또한, 본 발명은 리드 프레임 구조를 사용함으로써 솔더 마스크 등이 필요치 않으며, 인캡슐레이션시 위쪽의 리드부가 댐 역할을 수행함으로써 종래 만곡 패턴 필름을 사용할 때 필요한 댐 공정 등이 필요하지 않아 공정을 단순화시킬 수 있다.In addition, the present invention does not require a solder mask by using a lead frame structure, and since the upper lead portion acts as a dam during encapsulation, a dam process required when using a conventional curved pattern film is not required, thereby simplifying the process. Can be.

또한, 본 발명은 리드와 솔더 조인트가 형성되므로 종래와 같은 열팽창 계수 차이에 의해 발생하는 솔더 조인트 크랙을 방지할 수 있어, 솔더 조인트의 신뢰성을 향상시킬 수 있다.In addition, in the present invention, since the lead and the solder joint are formed, it is possible to prevent the solder joint crack caused by the difference in thermal expansion coefficient as in the prior art, thereby improving the reliability of the solder joint.

또한, 본 발명은 칩이 외부로 노출되어 있으므로 열전달이 용이하여 열방출에서 뛰어난 효과를 얻을 수 있고, 전기적 신호 전달 경로가 짧아 디바이스의 전기적인 특성을 개선시킬 수 있으며, 스택 칩 패키지를 구성하는데 매우 유리한 등의 효과도 있다.In addition, in the present invention, since the chip is exposed to the outside, heat transfer is easy to obtain an excellent effect in heat dissipation, and the electrical signal transmission path is short to improve the electrical characteristics of the device, it is very useful to configure the stack chip package There are also advantageous effects.

이상에서는 본 발명에 의한 칩 스케일 패키지를 실시하기 위한 바람직한 실시예에 대하여 도시하고 또한 설명하였으나, 본 발명은 상기한 실시예에 한정되지 않고, 이하 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진자라면 누구든지 다양한 변경 실시가 가능할 것이다.In the above, a preferred embodiment for implementing a chip scale package according to the present invention has been shown and described, but the present invention is not limited to the above-described embodiment, without departing from the gist of the present invention as claimed in the following claims. Various modifications can be made by those skilled in the art to which the present invention pertains.

Claims (14)

상면 중앙부에 다수의 본드 패드가 일정 간격을 유지하여 배열된 적어도 하나의 반도체 칩;At least one semiconductor chip in which a plurality of bond pads are arranged at regular intervals at an upper center portion thereof; 상기 칩의 본드 패드에 일단이 접속된 패턴 필름;A pattern film having one end connected to a bond pad of the chip; 상기 패턴 필름의 타단부에 접속되어 칩의 상면 양측에 접착 테이프로 부착된 리드;A lead connected to the other end of the pattern film and attached to both sides of an upper surface of the chip with an adhesive tape; 상기 리드의 칩 부착면 반대면에 부착된 복수의 실장용 솔더 볼; 및A plurality of mounting solder balls attached to opposite sides of the chip attaching surface of the lead; And 상기 리드 내부의 패턴 필름 접속부에 충진되는 인캡슐레이터를 포함하여 이루어진 것을 특징으로 하는 칩 스케일 패키지.And an encapsulator filled in the pattern film connection part in the lid. 제 1 항에 있어서, 상기 패턴 필름은 내부의 Cu 포일 양측에 폴리이미드 계열의 접착제가 부착되어 이루어지고, 양측에는 칩 패드 및 리드와의 전기적인 도통을 위한 접속부가 형성된 것을 특징으로 하는 칩 스케일 패키지.The chip scale package of claim 1, wherein the pattern film is formed by attaching a polyimide-based adhesive to both sides of a Cu foil, and a connection part is formed at both sides for electrical conduction between the chip pad and the lead. . 제 1 항 또는 제 2 항에 있어서, 상기 리드는 패턴 필름을 사이에 두고 상,하로 배치되는 제 1 리드부와 제 2 리드부로 이루어지고, 이 제 1 및 제 2 리드부의 패턴 필름 연결부에는 패턴 필름의 접착제와 접착되는 접착부와 Cu 포일과 접속되는 접속부가 계단형으로 형성된 것을 특징으로 하는 칩 스케일 패키지.The method according to claim 1 or 2, wherein the lead comprises a first lead portion and a second lead portion disposed up and down with a pattern film therebetween, and the pattern film connection portion of the first and second lead portions has a pattern film. Chip scale package, characterized in that the contact portion is bonded to the adhesive and the contact portion connected to the Cu foil of the step shape. 제 3 항에 있어서, 상기 이웃하는 리드와의 사이에는 인캡슐런트가 외부로 흘러 나가는 것을 방지하기 위한 댐이 형성된 것을 특징으로 하는 칩 스케일 패키지.The chip scale package of claim 3, wherein a dam is formed between the neighboring leads to prevent the encapsulant from flowing out. 제 4 항에 있어서, 상기 댐은 폴리이미드 계열의 열가소성 수지 또는 실리콘으로 형성된 것을 특징으로 하는 칩 스케일 패키지.The chip scale package of claim 4, wherein the dam is made of polyimide-based thermoplastic resin or silicon. 제 3 항에 있어서, 상기 리드의 솔더 볼 부착부위에는 솔더 볼과의 접착력을 증대시키기 위한 요철부가 형성된 것을 특징으로 하는 칩 스케일 패키지.4. The chip scale package of claim 3, wherein an uneven portion is formed at a solder ball attaching portion of the lead to increase adhesion to the solder ball. 제 1 항 내지 제 6 항 중 어느 한 항 기재의 패키지를 리드가 마주하도록 적층하고, 하부 패키지의 리드 단부에 기판에 접속되는 아웃리드부를 연결하여 구성한 것을 특징으로 하는 스택 칩 패키지.The stack chip package according to any one of claims 1 to 6, wherein the package according to any one of claims 1 to 6 is laminated so that the leads face each other, and an out lead portion connected to the substrate is connected to the lead end of the lower package. 제 7 항에 있어서, 상기 상,하부 패키지의 리드가 솔더 볼에 의해 전기적으로 접속된 것을 특징으로 하는 스택 칩 패키지.The stack chip package of claim 7, wherein the leads of the upper and lower packages are electrically connected by solder balls. 제 7 항에 있어서, 상기 상,하부 패키지의 리드가 Au 또는 Ag 페이스트에 의해 전기적으로 접속된 것을 특징으로 하는 스택 칩 패키지.8. The stack chip package of claim 7, wherein the leads of the upper and lower packages are electrically connected by Au or Ag paste. 제 7 항에 있어서, 상기 상,하부 패키지의 리드가 이방성 도전 필름에 의해 전기적으로 접속된 것을 특징으로 하는 스택 칩 패키지.The stack chip package of claim 7, wherein the leads of the upper and lower packages are electrically connected by an anisotropic conductive film. 상면 양측에 다수의 본드 패드가 일정 간격을 유지하여 배열된 적어도 하나의 반도체 칩;At least one semiconductor chip in which a plurality of bond pads are arranged at regular intervals on both sides of an upper surface thereof; 상기 칩의 본드 패드에 일단이 접속된 패턴 필름;A pattern film having one end connected to a bond pad of the chip; 상기 패턴 필름의 타단부에 접속되어 칩의 상면 중앙부에 접착 테이프로 부착된 리드;A lead connected to the other end of the pattern film and attached to the center of the upper surface of the chip with an adhesive tape; 상기 리드의 칩 부착면 반대면에 부착된 복수의 실장용 솔더 볼;A plurality of mounting solder balls attached to opposite sides of the chip attaching surface of the lead; 상기 리드 외부의 패턴 필름 접속부에 충진되는 인캡슐레이터; 및An encapsulator filled in the pattern film connection part outside the lead; And 상기 칩의 양측에 리드의 높이로 부착되어 인캡슐런트의 외부 유출을 방지하는 포스트를 포함하여 이루어진 것을 특징으로 하는 칩 스케일 패키지.Chip scale package comprising a post attached to both sides of the chip at the height of the lead to prevent the outflow of the encapsulant. 제 11 항에 있어서, 상기 패턴 필름은 내부의 Cu 포일 양측에 폴리이미드 계열의 접착제가 부착되어 이루어지고, 양측에는 칩 패드 및 리드와의 전기적인 도통을 위한 접속부가 형성된 것을 특징으로 하는 칩 스케일 패키지.The chip scale package of claim 11, wherein the pattern film is formed by attaching a polyimide-based adhesive to both sides of a Cu foil, and a connection part is formed at both sides for electrical conduction between the chip pad and the lead. . 제 11 항 또는 제 12 항에 있어서, 상기 리드는 패턴 필름을 사이에 두고 상,하로 배치되는 제 1 리드부와 제 2 리드부로 이루어지고, 이 제 1 및 제 2 리드부의 패턴 필름 연결부에는 패턴 필름의 접착제와 접착되는 접착부와 Cu 포일과 접속되는 접속부가 계단형으로 형성된 것을 특징으로 하는 칩 스케일 패키지.The method of claim 11 or 12, wherein the lead comprises a first lead portion and a second lead portion arranged up and down with a pattern film therebetween, the pattern film connection portion of the first and second lead portion pattern film Chip scale package, characterized in that the contact portion is bonded to the adhesive and the contact portion connected to the Cu foil of the step shape. 제 13 항에 있어서, 상기 포스트는 폴리이미드 계열의 열가소성 수지, 세라믹, 구리 또는 니켈로 형성된 것을 특징으로 하는 칩 스케일 패키지.The chip scale package of claim 13, wherein the post is made of polyimide-based thermoplastic, ceramic, copper, or nickel.
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