KR100230919B1 - Semiconductor package - Google Patents
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Abstract
본 발명은 반도체 패키지에 관한 것으로, 하면에 다수의 입/출력 패드가 형성되고 상기 입/출력 패드에는 골드 볼이 융착된 반도체칩과, 절연층으로 제1리드 및 제2리드를 접착시키거나, 또는 인쇄 회로 기판이 접착되어 있는 방열판과, 상기 반도체칩의 입/출력 패드에 접착된 골드 볼이 융착 수단에 의해 상기 리드 등에 연결되고, 상기 반도체칩, 리드 등은 외부의 환경으로부터 보호하기 위해 봉지재로 봉지 되었으며, 외부로 노출된 리드의 표면 또는 솔더 볼을 입/출력 수단으로 하는 반도체 패키지를 구비하여, 반도체 패키지의 부피는 감소시키면서 대형 크기의 반도체칩을 실장하여 메인 보드내에 실장 밀도를 극대화시키며 전기적 수행 능력 및 열방출 능력을 극대화시키고 저가의 반도체 패키지를 제공할 수 있는 반도체 패키지.The present invention relates to a semiconductor package, which includes a semiconductor chip having a plurality of input / output pads formed on a lower surface thereof and gold balls fused to the input / output pads, a first lead and a second lead bonded to the insulating layer, And a gold ball bonded to an input / output pad of the semiconductor chip is connected to the lead or the like by fusing means, and the semiconductor chip, the lead, And a semiconductor package which is sealed to the outside and serves as an input / output means of a lead surface or a solder ball which is exposed to the outside, thereby maximizing the mounting density in the main board by mounting a semiconductor chip of a large size while reducing the volume of the semiconductor package A semiconductor package that maximizes electrical performance and heat dissipation capability and can provide a low cost semiconductor package.
Description
본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게 설명하면 반도체 패키지의 부피는 감소시키면서 대형 크기의 반도체칩을 실장하여 메인 보드내에 실장밀도를 극대화시키며 전기적 수행 능력 및 열방출 능력을 극대화시킬 수 있는 반도체 패키지에 관한 것이다.[0001] The present invention relates to a semiconductor package, and more particularly, to a semiconductor package which can maximize mounting density in a main board by mounting a large-sized semiconductor chip while reducing the volume of the semiconductor package, Package.
일반적으로 반도체 패키지는 각종 전자 회로 및 배선이 형성된 단일 소자 또는 직접 회로 등의 반도체칩을 먼지, 습기, 전기적, 기계적 부하 등의 각종 외부 환경으로부터 보호하고 상기 반도체칩의 전기적 성능을 최적화, 극대화 시키기 위해 리드 프레임 등을 이용해 메인 보드로의 신호 인출 단자를 형성하고 봉지재 등을 이용하여 봉지한 것을 말한다.In general, a semiconductor package is used to protect a semiconductor chip such as a single element or a built-in circuit in which various electronic circuits and wirings are formed from various external environments such as dust, moisture, electrical and mechanical loads and to optimize and maximize the electrical performance of the semiconductor chip A signal lead-out terminal to a main board is formed by using a lead frame or the like, and is sealed with an encapsulating material or the like.
여기서 리드 프레임이란 반도체칩의 입/출력 패드와 메인 보드에 형성된 전기 회로를 연결시켜 주는 전선 역할과 반도체 패키지를 메인 보드에 고정시켜 주는 버팀대의 역할을 동시에 수행하는 재료를 말한다. 또한 상기 봉지재는 열경화성 에폭시 수지의 한 종류인 EMC(Epoxy Molding Compound)를 주로 사용하는데 초기의 봉지재 재료로 많이 쓰이던 세라믹 또는 금속캔과 비교해서 열안정성이나 신뢰성면에서는 열등하지만, 가격이 저렴하고 생산성이 월등히 높기 때문에 오늘날 반도체를 봉지하는 봉지재로서 가장 많이 이용되고 있는 물질 중의 하나이다. 또한 최근에는 약간은 고가이지만 접착성이 우수하여 주형틀을 사용하지 않고 고융체 형태의 봉지재인 액상 봉지재(Glob-Top)를 이용함으로서 보다 용이하게 봉지 작업을 수행할 수도 있다.Here, the lead frame refers to a material that acts as a wire connecting the input / output pads of the semiconductor chip and an electric circuit formed on the main board, and a braid for fixing the semiconductor package to the main board. In addition, the encapsulant mainly uses EMC (Epoxy Molding Compound), which is one kind of thermosetting epoxy resin, which is inferior in terms of thermal stability and reliability compared with a ceramic or metal can used as an initial encapsulating material, Is one of the most widely used materials for encapsulating semiconductors today. In recent years, the sealing operation can be performed more easily by using a liquid encapsulant (Glob-Top) which is a high-melting-type encapsulating material without using a flask because it is slightly expensive but has excellent adhesiveness.
이러한 종래의 대표적인 리드 프레임 및 반도체 패키지가 제1a도 및 제1b도에 도시되어 있다.Such conventional conventional lead frame and semiconductor packages are shown in Figs. 1a and 1b.
제1a도에 도시된 바와 같이, 종래의 리드 프레임(100')은 반도체칩이 탑재되는 반도체 칩 탑재판(140')과, 상기 반도체 칩 탑재판(140')을 지지 및 고정시키는 다수개의 타이 바(110')와, 반도체칩의 외부 단자인 각 입/출력 패드로부터 전도성 와이어에 의해 연결되는 다수의 내부 리드(130')와, 상기 내부 리드(130')로부터 연장되어 절곡되는 외부 리드(120')와, 상기 내부 리드(130')와 외부 리드(120')를 경계 짓는 댐바(150')로 이루어져 있다.1A, a conventional lead frame 100 'includes a semiconductor chip mounting plate 140' on which a semiconductor chip is mounted, a plurality of tie rods 140 'for supporting and fixing the semiconductor chip mounting plate 140' A plurality of inner leads 130 'connected by conductive wires from the respective input / output pads which are external terminals of the semiconductor chip and an outer lead 130' extending from the inner lead 130 ' And a dam bar 150 'that borders the inner lead 130' and the outer lead 120 '.
상기한 리드 프레임(100')을 이용한 종래의 반도체 패키지(200')는 제1b도에 도시된 바와 같이, 각종 전기 전자의 회로 소자 및 배선이 적층되고 다수의 입/출력 패드(240')가 그 표면에 형성된 반도체칩(210')과, 상기 반도체칩(210')이 접착제(145')에 의해 부착 고정된 반도체칩 탑재판(140')과, 상기 반도체칩 탑재판(140')을 지지 및 고정시키는 타이 바(이 도면에 도시 되지 않음)와, 상기 반도체칩(210')의 입/출력 단자인 입/출력 패드(240')와 내부 리드(130')를 전기적으로 연결시키는 전도성 와이어(230')와, 상기 반도체칩(210'), 전도성 와이어(230') 내부 리드(130')를 감싸는 봉지재(220')와 상기 내부 리드(130')로부터 연장되어 봉지재(220')의 외측면에 네 방향으로 나와 위치되어 외부 연결 단자(핀) 구실을 하는 다수의 외부 리드(120')로 구성되어 있다. 여기서 반도체 칩 탑재판(140')의 저면에는 반도체칩(210')으로부터의 열을 외부로 용이하게 방출하기 위한 방열판(이 도면에 도시되지 않음)을 더 부착하여 실시할 수도 있다.As shown in FIG. 1B, a conventional semiconductor package 200 'using the above-described lead frame 100' has a structure in which circuit elements and wires of various electric and electronic elements are stacked and a plurality of input / output pads 240 ' A semiconductor chip mounting plate 140 'formed by bonding a semiconductor chip 210' with an adhesive 145 '; and a semiconductor chip mounting plate 140' (Not shown in the figure) for supporting and fixing the semiconductor chip 210 ', and a conductive (not shown) electrically connecting the input / output pad 240', which is the input / output terminal of the semiconductor chip 210 ', and the internal lead 130' A wire 230 'and an encapsulant 220' surrounding the semiconductor chip 210 ', the inner lead 130' of the conductive wire 230 ', and an encapsulant 220' extending from the inner lead 130 ' 'Which are positioned in four directions on the outer surface of the outer lead 120' to serve as external connection terminals (pins). Here, a heat dissipation plate (not shown in the figure) for easily discharging heat from the semiconductor chip 210 'to the outside may be further attached to the bottom surface of the semiconductor chip mounting plate 140'.
한편, 오늘날 반도체 패키징 분야의 주 관심사는 보다 빠르게, 보다 작게, 아울러 보다 싼 반도체 패키지의 구조 및 그 방법을 찾는데 있다. 반도체칩의 회로 구조가 더욱 미세화되고 복잡화 됨과 동시에 고성능화 되어가는 반도체칩의 성능을 효율적으로 발현시키기 위해서는 다음과 같은 몇가지 패러다임이 요구된다.On the other hand, the main concern of the semiconductor packaging field today is finding the structure and method of the semiconductor package which is faster, smaller, and cheaper. Several paradigms are required in order to more effectively miniaturize and complicate the circuit structure of the semiconductor chip and to efficiently perform the performance of the semiconductor chip that is highly sophisticated.
1. 인덕턴스, 크로스토크 및 신호지연의 감소, 노이즈프리의 전기적 성능이 우수한 반도체 패키지.1. Reduced inductance, crosstalk and signal delay, and semiconductor package with noise-free electrical performance.
2. 반도체 패키지의 내부나 외부에 방열판을 부착시킴으로서 반도체칩에서 발생하는 열의 방열 능력이 우수한 반도체 패키지.2. A semiconductor package having excellent heat dissipation capability of a semiconductor chip by attaching a heat sink to the inside or outside of the semiconductor package.
3. 반도체칩의 입/출력 패드 등의 증가로 인한 고밀도의 입출력 단자를 수용할 수 있는 반도체 패키지.3. A semiconductor package capable of accommodating high-density input / output terminals due to an increase in input / output pads of semiconductor chips.
4. 현존 반도체 패키지 장비에의 용이한 적용.4. Easy application to existing semiconductor package equipment.
5. 메인 보드의 실장 밀도를 높이기 위해 반도체칩의 크기에 가까운 반도체 패키지.5. A semiconductor package close to the size of a semiconductor chip to increase the mounting density of the main board.
6. 규격화된 반도체 패키지의 아웃라인이 가능하여 경제성이 있는 반도체 패키지.6. Semiconductor package that can outline of standardized semiconductor package and is economical.
그러나 전술한 바와 같이 종래의 반도체 패키지는 반도체칩의 입/출력 패드에서 전도성 와이어와 내,외부 리드를 통해 메인 보드로의 입/출력 신호등이 전달되기 때문에 인덕턴스가 크고, 신호지연등이 발생하여 전기적 성능이 현저히 저조하다, 즉 반도체칩의 각종 처리 능력은 대폭 향상되고 있지만 반도체 패키지를 이루는 소자의 특성으로 인해 상기 반도체칩의 최대 성능을 저하 시키는 요인이 되고 있는 것이다.However, as described above, since the input / output signal to the main board is transmitted through the conductive wire and the inner and outer leads from the input / output pads of the semiconductor chip, the conventional semiconductor package has high inductance, The performance of the semiconductor chip is greatly improved, but the maximum performance of the semiconductor chip is deteriorated due to the characteristics of the semiconductor package.
또한 상기 반도체 패키지는 반도체칩을 감싸고 있는 봉지재등의 부피가 상대적으로 큼으로서 반도체칩에서 발생하는 열을 외부로 용이하게 방출시키지 못함으로서 반도체칩의 최대 성능을 발휘하는데 또 하나의 장애 요인으로 작용하고 있는 것이다.In addition, the semiconductor package has a relatively large volume of an encapsulating material or the like surrounding the semiconductor chip, so that the heat generated in the semiconductor chip can not be easily discharged to the outside, which is another obstacle to exhibiting the maximum performance of the semiconductor chip. It is.
한편, 상기 반도체 패키지는 반도체칩 탑재판의 크기가 반도체칩의 크기보다 훨씬 더 큰 영역을 점유하고 있으며, 반도체칩 주변의 내부 리드들이 상기 반도체칩 탑재판과 일정한 거리를 두고 제작되거나 또는 각각의 개별 내,외부 리드들이 서로 일정한 간격으로 유지되어 있기 때문에, 대형 크기의 반도체칩 탑재를 위한 공간의 확보가 어려운 구조로 되어 있고, 또한 상기 반도체 패키지의 외부 리드들은 반도체 패키지의 좌우 측면 두방향 또는 전후좌우 측면의 네 방향으로 완전히 돌출되어 형성되어 있기 때문에 이러한 반도체 패캐지들을 메인 보드 상에 실장할 경우 상기 반도체 패키지들이 메인 보드의 영역을 상당히 많이 차지하게 되어 실장 밀도를 감소시킴은 물론 메인 보드내에 형성되는 전기적 패턴의 설계 여유도를 감소시키는 문제점이 있다.In the meantime, the semiconductor package occupies a region where the size of the semiconductor chip mounting plate is much larger than the size of the semiconductor chip, and the internal leads around the semiconductor chip are manufactured at a certain distance from the semiconductor chip mounting plate, The outer leads of the semiconductor package are arranged in two directions on the left and right sides of the semiconductor package or in front, rear, left, and right directions of the semiconductor package. When the semiconductor packages are mounted on the main board, the semiconductor packages occupy a large area of the main board, thereby reducing the mounting density. In addition, The problem of reducing the design margin of the pattern The.
따라서 종래의 반도체 패키지로는 현재의 반도체 제품에 대한 여러가지 요구 즉, 휴대용 무선 전화기, 노트북 컴퓨터, 페이저(Pager) 등의 각종 전자 제품에 요구되는 반도체칩의 집적 용량과 전기적 수행 능력은 대형화 되지만 최종 반도체 패키지의 크기는 소형, 경량화와 우수한 방열 능력, 고밀도의 입,출력 단자수 등의 요구가 가속되는 상황에 대응할 수 없는 것이다.Accordingly, in the conventional semiconductor package, the integrated capacity and electrical performance of the semiconductor chip required for various electronic products such as a portable wireless telephone, a notebook computer, a pager, and the like are enlarged, The size of the package can not cope with a situation in which demand for small size, light weight, excellent heat radiation capability, high density of input and output terminals, and the like are accelerated.
따라서 본 발명의 목적은 상기와 같은 종래의 문제점을 해결하기 위한 것으로서, 반도체 패키지의 부피는 감소시키면서 대형 크기의 반도체칩을 실장하여 메인 보드내에 실장 밀도를 극대화시키며 또한 전기적 수행 능력 및 열방출 능력을 극대화시킬 수 있는 반도체 패키지를 제공하는데 있다.SUMMARY OF THE INVENTION Accordingly, the present invention has been made to solve the above-mentioned problems occurring in the prior art, and it is an object of the present invention to provide a semiconductor package having a large size semiconductor chip mounted on the main board, And to provide a semiconductor package that can be maximized.
제1a도 및 1b도는 종래의 일반적인 리드 프레임 및 이를 이용한 반도체 패키지를 도시한 평면도 및 단면도이다.FIGS. 1a and 1b are a plan view and a cross-sectional view of a conventional lead frame and a semiconductor package using the same.
제2도는 본 발명의 제1실시예인 반도체 패키지를 나타낸 단면도이다.FIG. 2 is a cross-sectional view of a semiconductor package according to a first embodiment of the present invention.
제3도는 본 발명의 제1실시예인 반도체 패키지를 나타낸 평면도이다.3 is a plan view of a semiconductor package according to a first embodiment of the present invention.
제4도는 본 발명의 제1실시예인 반도체 패키지를 메인 보드에 실장한 것을 나타낸 단면도이다.4 is a cross-sectional view showing a semiconductor package mounted on a main board according to a first embodiment of the present invention.
제5도는 본 발명의 제2실시예인 반도체 패키지를 나타낸 단면도이다.FIG. 5 is a cross-sectional view illustrating a semiconductor package according to a second embodiment of the present invention.
제6도는 본 발명의 제2실시예인 반도체 패키지를 메인 보드에 실장한 것을 나타낸 단면도이다.FIG. 6 is a cross-sectional view showing a semiconductor package mounted on a main board according to a second embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명DESCRIPTION OF THE REFERENCE NUMERALS
100 : 반도체칩 110 : 입/출력 패드100: semiconductor chip 110: input / output pad
130 : 골드 볼 140 : 이방성 전도 필름130: Gold Ball 140: Anisotropic conductive film
150 : 절연층 210 : 제1리드150: Insulation layer 210: First lead
220 : 제2리드 230 : 비아 홀220: second lead 230: via hole
300 : 인쇄 회로 기판 310 : 제1카파 트레이스300: printed circuit board 310: first kappa trace
320 : 제2카파 트레이스 330 : 절연체320: Second Kappa trace 330: Insulator
340 : 솔더 볼 400 : 방열판340: solder ball 400: heat sink
500 : 봉지재 600 : 메인 보드500: sealing material 600: main board
상기의 목적을 달성하기 위해 본 발명에 의한 반도체 패키지의 제1실시예는, 하면에 다수의 입/출력 패드가 형성되고 상기 입/출력 패드에는 골드 볼이 융착된 반도체칩과; 상기 반도체칩의 둘레 저면에 다수의 제1리드가 방사상으로 배열 위치되어 있되, 상기 제1리드는 상기 반도체칩의 골드 볼과 연결수단으로 연결되어 있으며, 상기 제1리드 상에는 상기 반도체칩의 둘레와 일정거리 이격된 동시에 그 반도체칩의 두께보다 두꺼운 절연층이 개재되어 상기 제1리드의 크기 보다 작은 다수의 제2리드가 위치되어 있되, 상기 제1리드와 제2리드는 상기 절연층을 관통하는 전도성 비아홀에 의해 서로 연결되어 있고, 상기 제2리드 상면은 상기 반도체칩의 상면보다 높은 위치로 된 기판과; 상기 기판의 제1리드 저면에 절연층이 개재된 채 접착된 평판형 모양의 방열판과; 상기 반도체칩, 제1리드 등을 외부 환경으로부터 보호할 수 있도록 상기 방열판상의 제2리드 및 그 저면의 절연층 내측으로 충진이 되어 있되, 그 충진된 상면은 제2리드보다 낮은 위치로 되는 봉지재로 이루어져, 상기 외부로 노출된 제2리드의 표면이 입/출력 수단으로 이용되는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a semiconductor package comprising: a semiconductor chip having a plurality of input / output pads formed on a lower surface thereof and gold balls fused on the input / output pads; Wherein a plurality of first leads are radially arranged on a peripheral bottom surface of the semiconductor chip, the first leads are connected to the gold balls of the semiconductor chip by connection means, and the first leads are connected to the periphery of the semiconductor chip A plurality of second leads, which are spaced apart from each other by a predetermined distance and at the same time, an insulating layer having a thickness larger than the thickness of the semiconductor chip is disposed, the second leads being smaller than the first lead, and the first lead and the second lead penetrate through the insulating layer And a second lead upper surface connected to the semiconductor chip via conductive via holes, wherein the upper surface of the second lead is higher than the upper surface of the semiconductor chip; A heat sink having a plate-like shape adhered to a bottom surface of the first lead of the substrate with an insulating layer interposed therebetween; A second lead on the heat dissipating plate and a bottom surface of the insulating layer are filled with the semiconductor chip, the first lead and the like so as to protect the semiconductor chip, the first lead, And the surface of the second lead exposed to the outside is used as an input / output means.
상기의 목적을 달성하기 위한 본 발명에 의한 반도체 패키지의 제2실시예는, 하면에 다수의 입/출력 패드가 형성되고 상기 입/출력 패드에는 골드 볼이 융착된 반도체칩과; 상기 반도체칩의 둘레 저면에 다수의 제1카파 트레이스가 방사상으로 형성되어 있되, 상기 제1카파 트레이스는 상기 반도체칩의 골드 볼과 연결수단으로 연결되어 있으며, 상기 제1카파 트레이스 상에는 절연체가 개재되어 상기 제1카파 트레이스보다 작은 다수의 제2카파 트레이스가 형성되어 있되, 상기 제1카파 트레이스와 제2카파 트레이스는 상기 절연체를 관통하는 전도성 비아홀로 연결되어 있는 인쇄회로기판과; 상기 인쇄회로기판의 제1카파 트레이스 저면에 절연층이 개재되어 접착된 평판형의 방열판과; 상기 반도체칩, 제1카파 트레이스 등을 외부 환경으로부터 보호할 수 있도록 상기 방열판상의 제2카파 트레이스 및 그 저면의 절연체 내측으로 봉지된 봉지재와; 상기 인쇄회로기판의 제2카파 트레이스 상면에 융착되어 있되 그 상단이 상기 봉지재의 상면보다 높게 형성된 솔더 볼을 포함하여 이루어진 것을 특징으로 한다.According to a second aspect of the present invention, there is provided a semiconductor package comprising: a semiconductor chip having a plurality of input / output pads formed on a lower surface thereof and gold balls fused on the input / output pads; Wherein a plurality of first kappa traces are radially formed on a peripheral bottom surface of the semiconductor chip, wherein the first kappa trace is connected to a gold ball of the semiconductor chip by connecting means, and an insulator is interposed on the first kappa trace A plurality of second kappa traces smaller than the first kappa trace are formed, the first kappa trace and the second kappa trace being connected to conductive via holes passing through the insulator; A heat dissipation plate of a flat plate type in which an insulating layer is interposed and bonded to a bottom surface of the first kappa trace of the printed circuit board; A second kappa trace on the heat sink to seal the semiconductor chip, a first kappa trace, and the like from an external environment; And a solder ball fused to an upper surface of the second capa trace of the printed circuit board, the upper end of the solder ball being higher than the upper surface of the sealing material.
이와 같이 하여 본 발명에 의한 반도체 패키지는 부피는 감소시키면서 대형 크기의 반도체칩을 실장하여 메인 보드내에 실장 밀도를 극대화시키게 되며, 방열판이 완전히 외부로 노출됨으로서 방열 능력을 극대화 시키게 된다.Thus, the semiconductor package according to the present invention can maximize the mounting density in the main board by mounting a semiconductor chip having a large size while reducing the volume, and the heat radiation plate is completely exposed to the outside, thereby maximizing the heat radiation capability.
또한, 반도체칩에서 메인 보드까지의 배선 길이가 짧아짐으로써 인덕턴스. 전기적 노이즈 등을 감소시켜 전기적 수행 능력을 높이게 된다.In addition, the inductance is reduced due to the shortening of the wiring length from the semiconductor chip to the main board. Electric noise and the like are reduced, and the electric performance is enhanced.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명에 의한 반도체 패키지를 용이하게 실시할 수 있을 정도로 첨부된 도면을 참조하여 본 발명의 가장 바람직한 실시예를 상세하게 설명하면 다음과 같다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will now be described more fully hereinafter with reference to the accompanying drawings, in which preferred embodiments of the invention are shown. .
제2도는 본 발명의 제1실시예인 반도체 패키지를 나타낸 단면도이다.FIG. 2 is a cross-sectional view of a semiconductor package according to a first embodiment of the present invention.
반도체칩(100)의 하면에는 다수의 입/출력 패드(110)가 형성되어 있고, 상기 입/출력 패드(110)에는 골드 볼(130)이 융착되어 있다. 상기 반도체칩(100)의 저면에는 평평한 모양의 방열판(400)이 위치되어 있으며, 상기 방열판(400)은 열전도성이 우수한 구리함금이나 알루미늄이 사용되었으며, 상기 방열판(400)의 재질 특성으로 인해 다음에 부착되는 절연층(150)의 접착성도 뛰어난 잇점이 있다. 상기 방열판(400)상에는 대략 사각피 모양으로 절연층(150)이 개재되어 다수의 제1리드(210)가 방사상으로 배열 접착되어 있으며, 상기 제1리드(210)는 반도체칩(100)의 입/출력 패드(110)에 융착된 골드 볼(130)과 전기적으로 접속되어 있다. 여기서 상기 제1리드(210)과 골드 볼(130)의 접속은 제1리드(210)와 골드 볼(130)의 얼라인을 맞춘후 퍼니스(난로) 내에서 리플로하여 실시할 수도 있으며, 후술할 이방성 전도 필름(140)을 이용하여 접속할 수도 있다. 상기 제1리드(210)상에는 다시 절연층(150)이 개재된 채 제1리드(210)의 크기보다 작은 다수의 제2리드(220)가 배열 접착되어 있으며, 상기 제1리드(210)와 제2리드(220)를 접착시키는 절연층(150)에는 전도성 비아 홀(230)이 형성되어 그 제1, 2리드를 전기적으로 연결시키고 있다. 여기서, 상기 제1리드(210), 제2리드(220), 절연층(150) 및 전도성 비아홀(230)을 편의상 기판으로 정의한다.A plurality of input / output pads 110 are formed on a lower surface of the semiconductor chip 100, and gold balls 130 are fused to the input / output pads 110. A flat heat dissipating plate 400 is disposed on the bottom surface of the semiconductor chip 100. The heat dissipating plate 400 is made of copper or aluminum having excellent thermal conductivity. The adhesion of the insulating layer 150 attached to the substrate 100 is also excellent. A plurality of first leads 210 are radially arranged and bonded on the heat dissipation plate 400 with an insulating layer 150 interposed therebetween in a substantially rectangular shape and the first leads 210 are inserted into the semiconductor chip 100 / Output pad 110 and the gold ball 130 fused to the output pad 110. The connection between the first lead 210 and the gold ball 130 may be performed by aligning the first lead 210 and the gold ball 130 and reflowing the same in a furnace, Or may be connected by using an anisotropic conductive film 140. A plurality of second leads 220 having a size smaller than that of the first leads 210 are arranged and bonded on the first leads 210 with the insulating layer 150 interposed therebetween. A conductive via hole 230 is formed in the insulating layer 150 for bonding the second lead 220 to electrically connect the first and second leads. Here, the first lead 210, the second lead 220, the insulating layer 150, and the conductive via hole 230 are defined as a substrate for convenience.
상기 방열판(400)상의 반도체칩(100), 제1리드(210)등은 외부 환경으로부터 보호하기 위해 EMC 또는 액상 봉지재(500)로 봉지 되었으며, 외부로 노출된 제2리드(220)의 표면은 메인 보드(600)로의 실장 즉, 전기적 본딩을 용이하게 하기 위해 솔더 플레이팅이 되어 있다.The semiconductor chip 100, the first lead 210 and the like on the heat sink 400 are sealed with an EMC or a liquid encapsulant 500 to protect the second lead 220 from external environment, Is soldered to facilitate mounting to the main board 600, that is, electrical bonding.
여기서 상기 제1리드(210)의 길이는 임의로 조정이 가능하기 때문에 반도체칩(100)의 입/출력 패드(110) 위치는 칩 설계자의 편의에 의해 임의의 위치에 형성되는 것이 가능하며, 또한 입/출력 패드(110)와 골드 볼(130)의 융착은 일반적으로 주지된 바와 같이, 골드 와이어의 접합에 주로 이용되는 열 압착 본딩(Thermocompression Bonding), 알루미늄 와이어의 접합에 주로 이용되는 초음파 본딩(Ultrasonic Bonding)등을 이용하여 실시 할 수 있는 것이다.Since the length of the first lead 210 can be arbitrarily adjusted, the position of the input / output pad 110 of the semiconductor chip 100 can be formed at an arbitrary position by the convenience of the chip designer, The bonding between the output pad 110 and the gold ball 130 can be performed by thermocompression bonding, which is mainly used for joining gold wires, ultrasonic bonding, which is mainly used for joining aluminum wires, Bonding) can be used.
또한 상기 절연층(150)은 전기적으로 절연성이며 접착성이 우수한 전기적 절연 테이프를 사용하는 것이 바람직하다.The insulating layer 150 is preferably an electrically insulating tape having excellent adhesiveness.
한편 상기 반도체칩(100)의 입/출력 패드(110)에 융착된 골드 볼(130)과 제1리드(210)를 얼라인하여 접착시키는 방법은 일반적으로 많이 알려진 플립 칩 기술을 이용하는데 이를 간단히 설명하면 다음과 같다. 일반적으로 플립 칩 기술은 반도체칩(100)의 입/출력 패드(110)에 열압착 본딩이나 초음파 본딩 방법을 이용해 골드 볼(130)을 미리 접합시켜 놓은후 상기 제1리드(210)와 골드 볼(130)의 위치들을 정확히 정렬시킨 후 퍼니스에 넣어 일정온도까지 상승시켜 골드 볼(130)을 제1리드(210)에 리플로시키는 방법을 이용하거나, 최근에 많이 사용되는 이방성 전도 필름(140 : ACF, Anisotropic Conductive Film)을 이용한 접착 방법을 이용할 수도 있다.Meanwhile, a method of laminating the gold balls 130 and the first leads 210, which are fused to the input / output pads 110 of the semiconductor chip 100, by using a generally known flip chip technique, is briefly described Then, In general, the flip chip technique is a method in which the gold balls 130 are bonded to the input / output pads 110 of the semiconductor chip 100 using thermal compression bonding or ultrasonic bonding, and then the first leads 210, The gold ball 130 may be reflowed to the first lead 210 by using a method of accurately aligning the positions of the anisotropic conductive film 130 and the gold ball 130, ACF, Anisotropic Conductive Film) may be used.
여기서 이방성 전도 필름(140)이란, 일반적인 접착필름과 전도용금속알갱이가 혼합된 것으로 상기 접착 필름의 두께는 약 50㎛정도이고 전도용금속알갱이의 지름은 약 5㎛정도이다. 또한 상기 전도용금속알갱이의 표면은 얇은 폴리머(Polymer)로 코팅되어 있으며, 이러한 이방성 전도 필름(140)의 소정의 영역에 열 또는 압력을 가하게 되면 그 부분의 전도용금속알갱이를 감싸고 있는 폴리머가 녹게되면서 그 전도용금속알갱이가 서로 연결되어 전도성을 갖게 되고 그외의 부분은 확실한 절연성을 유지하는 특성을 가지고 있기 때문에 상호 접착될 물체의 얼라인 위치 조절이 용이하다. 따라서, 이러한 이방성 전도 필름(140)은 현재 TAB(Tape Automated Bonding)의 OLB(Outer Lead Bonding)용이나 COG(Chip On Glass)용으로 상업화되어 널리 사용중에 있는 물질이다.Here, the anisotropic conductive film 140 is a mixture of a general adhesive film and conductive metal particles, the thickness of the adhesive film is about 50 μm, and the diameter of the conductive metal particles is about 5 μm. When heat or pressure is applied to a predetermined region of the anisotropic conduction film 140, the polymer surrounding the conductive metal particles of the portion is melted, Since the conductive metal particles are connected to each other to have conductivity, and the other portions have the property of maintaining a reliable insulation property, it is easy to adjust the alignment position of the object to be bonded. Accordingly, such an anisotropic conductive film 140 is currently being widely used for commercial use for OLB (Outer Lead Bonding) or COG (Chip On Glass) of TAB (Tape Automated Bonding).
이와 같은 특징의 플립칩 기술 및 이방성 전도 필름(140)을 상기 반도체칩(100)의 입/출력 패드(110)에 융착된 골드 볼(130)과 제1리드(210)의 전기적 접착에 이용하는 경우에는 먼저 상기 제1리드(210) 또는 입/출력 패드(110)에 융착된 골드 볼(130)에 그 이방성 전도 필름(140)을 접착시킨 후 제1리드(210)와 골드 볼(130)의 위치를 정렬시킨 다음 그대로 반도체칩(100)과 제1리드(210)간에 열 압착을 가하게 되면 반도체칩(100)의 골드 볼(130)과 제1리드(210)가 전기적으로 접착하게 되는 것이다.When the flip chip technique and the anisotropic conductive film 140 having such characteristics are used for electrical bonding between the gold ball 130 and the first lead 210 welded to the input / output pad 110 of the semiconductor chip 100 The anisotropic conductive film 140 is adhered to the gold ball 130 fused to the first lead 210 or the input / output pad 110 and then the first lead 210 and the gold ball 130 The gold ball 130 of the semiconductor chip 100 and the first lead 210 are electrically bonded to each other when the semiconductor chip 100 and the first lead 210 are thermally compressed.
한편 상기 반도체칩(100), 제1리드(210) 및 절연층(230) 부분까지는 봉지재(500)로 봉지 되어 있는데 상기 봉지재(500)는 일반적인 몰드 체이스에서 사용되며 열 경화성 수지인 EMC를 이용할 수도 있고, 또한 액체 형태로 직접 상기 반도체칩(100)등의 상면에서 주사하여 굳히는 액상 봉지재(500)를 이용할 수도 있다.The encapsulant 500 is used in a general mold chase, and the encapsulation material 500 is used for the encapsulation of the semiconductor chip 100, the first lead 210, Or may be a liquid encapsulant 500 that is solidified directly in liquid form on the upper surface of the semiconductor chip 100 or the like.
또한 상기 방열판(400)상의 절연층(150)에 접착되고 봉지재(500)의 외부로 노출되어 입/출력 수단으로 사용될 제2리드(220)의 표면은 메인 보드(600)내의 실장 밀도를 극대화 시키기 위해 방열판(400)의 최외측단 이상으로 돌출되지 않는 형태를 취하고 있으며, 상기 봉지재(500)의 외부로 노출된 제2리드(220)의 표면에는 메인 보드(600)의 실장시 그 실장을 용이하게 하기 위해 솔더 플레이팅이 되어 있다.The surface of the second lead 220 which is bonded to the insulating layer 150 on the heat sink 400 and exposed to the outside of the encapsulant 500 to be used as input / output means maximizes the mounting density in the main board 600 The second lead 220 exposed to the outside of the sealing material 500 is mounted on the surface of the main board 600 when the main board 600 is mounted, To facilitate solder plating.
제3도는 본 발명의 제1실시예인 반도체 패키지를 나타낸 평면도로서 방열판(400)의 크기와 거의 비슷한 대형 크기의 반도체칩(100)이 방열판(400)상에 접착 되어 있으며, 상기 반도체칩(100)의 임의의 위치에 입/출력 패드(이 도면에 도시되지 않음)가 형성되어 있기 때문에 상기 입/출력 패드를 전기적으로 연결하기 위한 제1리드(이 도면에 도시되지 않음)의 길이도 다양하게 형성할 수 있고, 방열판(400)의 가장자리에 노출된 제2리드(220)의 표면이 메인 보드(600)에 접속된다.3 is a plan view of a semiconductor package according to a first embodiment of the present invention. A semiconductor chip 100 having a size substantially similar to that of the heat sink 400 is adhered to the heat sink 400, Output pad (not shown in the figure) is formed at an arbitrary position of the input / output pad, so that the length of the first lead (not shown in this figure) for electrically connecting the input / And the surface of the second lead 220 exposed at the edge of the heat sink 400 is connected to the main board 600.
제4도는 본 발명의 제1실시예인 반도체 패키지를 메인 보드(600)에 실장한 것을 나타낸 단면도로서 전술한 바와 같이 봉지재(500)의 외부로 노출되고 방열판(400)의 최외측단에 위치한 제2리드(220)의 표면이 메인 보드(600) 상에 전기적으로 접속되어 있다. 따라서, 메인 보드(600)에서 상기 반도체 패키지의 크기에 비해 그 차지하는 영역이 최소화되어 실장 밀도를 극대화시키며 또한 방열판(400)이 공기 중에 그대로 노출되어 반도체칩(100)에서 발생되는 열을 공기 중에 용이하게 방출시키고 반도체칩(100)에서 메인 보드(600)까지 전기 배선이 짧아서 인덕턴스 및 전기적 노이즈 등을 대폭 감소시켜 반도체칩(100)의 전기적 성능을 최대로 유지하는데 기여한다.4 is a cross-sectional view showing a semiconductor package mounted on a main board 600 according to a first embodiment of the present invention. As shown in FIG. 4, the semiconductor package 500 is exposed to the outside of the encapsulant 500, 2 leads 220 are electrically connected to the main board 600. [ Therefore, the area occupied by the main board 600 compared to the size of the semiconductor package is minimized, maximizing the mounting density, and the heat generated from the semiconductor chip 100 can be easily And the electrical wiring from the semiconductor chip 100 to the main board 600 is short, thereby greatly reducing the inductance and the electrical noise, thereby contributing to maintaining the maximum electrical performance of the semiconductor chip 100.
제5도는 본 발명의 제2실시예인 반도체 패키지를 나타낸 단면도이다.FIG. 5 is a cross-sectional view illustrating a semiconductor package according to a second embodiment of the present invention.
반도체칩(100)의 하면에는 다수의 입/출력 패드(110)가 형성되어 있고, 상기 입/출력 패드(110)에는 골드 볼(130)이 융착되어 있으며, 방열판(400) 상에는 일정한 크기의 접착성이 있는 절연층(150)으로 제1카파 트레이스(310), 전도성 비아홀(230)이 형성된 절연체(330), 제2카파 트레이스(320)의 층으로 이루어진 인쇄 회로 기판(300)이 접착되어 있다.A plurality of input / output pads 110 are formed on the lower surface of the semiconductor chip 100. Gold balls 130 are fused to the input / output pads 110. Adhesive A printed circuit board 300 made of a layer of a second kappa trace 320 is adhered to the insulating layer 150 having the first capa trace 310, the insulator 330 having the conductive via hole 230 formed therein .
이는 상기 제1실시예에서의 제1리드(210), 전도성 비아 홀(230)이 형성된 절연층(150), 제2리드(220)의 구조와 비슷하며 그 두께는 훨씬 얇고, 미리 상기 제1, 2 카파 트레이스(310,320) 및 전도성 비아 홀(230)이 형성된 원 자재를 구매하여 사용하기 때문에 공정 단축 등의 큰 잇점이 있다.This is similar to the structure of the first lead 210 in the first embodiment, the insulating layer 150 in which the conductive via hole 230 is formed and the second lead 220, and the thickness thereof is much thinner, , 2-capa traces (310,320) and conductive via holes (230) are purchased and used, there is a great advantage such as shortening the process.
상기 인쇄 회로 기판(300)의 제1카파 트레이스(310)는 상기 반도체칩(100)의 입/출력 패드(110)에 융착된 골드 볼(130)과 리플로 또는 이방성 전도 필름(140)으로서 접착되어 있으며, 제2카파 트레이스(320)에는 메인 보드(600)로의 입/출력 수단인 솔더 볼(340)이 융착되어 있다. 한편 상기 반도체칩(100)등은 외부 환경으로부터 보호하기 위해 일반적으로 사용되는 EMC 또는 액상 봉지재(500)로 봉지 되어 있다.The first capa trace 310 of the printed circuit board 300 is bonded to the gold ball 130 fused to the input / output pad 110 of the semiconductor chip 100 and the reflow or anisotropic conductive film 140 And a solder ball 340, which is an input / output means to the main board 600, is welded to the second kappa trace 320. Meanwhile, the semiconductor chip 100 and the like are encapsulated with an EMC or a liquid encapsulant 500 generally used to protect the encapsulation material from the external environment.
여기서 상기 제2실시예에 따른 반도체 패키지는 제1실시예에서와 같이 제1카파 트레이스(310)의 길이를 임의로 조정이 가능하기 때문에 반도체칩(100)의 입/출력 패드(110) 위치를 칩 설계자의 편의에 의해 임의의 위치에 형성하는 것이 가능하며, 상기 반도체칩(100)의 입/출력 패드(110)에 융착된 골드 볼(130)과 제1카파 트레이스(310)를 얼라인하여 접착시키는 방법은 전술한 바와 같이 플립칩 기술을 이용한다.Since the semiconductor package according to the second embodiment can arbitrarily adjust the length of the first kappa trace 310 as in the first embodiment, the position of the input / output pad 110 of the semiconductor chip 100 can be changed to the chip The gold balls 130 and the first kappa traces 310 welded to the input / output pads 110 of the semiconductor chip 100 are aligned and bonded to each other The method uses flip chip technology as described above.
제6도는 본 발명의 제2실시예인 반도체 패키지를 메인 보드(600)에 실장한 것을 나타낸 단면도로서 메인 보드(600)에 솔더 볼(340)이 접착됨으로서 그 반도체 패키지가 실장되어 있다. 상기한 솔더 볼(340)의 위치도 그 방열판(400)의 최외측단 이상으로 돌출 되지 않음으로써 상기 반도체 패키지의 실장 밀도를 극대화 시키고 있음을 알 수 있다.FIG. 6 is a cross-sectional view showing a semiconductor package mounted on a main board 600 according to a second embodiment of the present invention, in which a solder ball 340 is bonded to a main board 600, and the semiconductor package is mounted. The position of the solder ball 340 does not protrude beyond the outermost end of the heat sink 400, thereby maximizing the mounting density of the semiconductor package.
본 발명은 비록 상기에서와 같은 실시예들에 한하여만 설명하였지만, 여기에만 한정되지 않으며 본 발명의 범주와 사상에서 벗어남 없이 여러가지의 변형과 수정이 이루어질 수 있을 것이다.Although the present invention has been fully described by way of example with reference to the accompanying drawings, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, is intended to cover various modifications and equivalent arrangements included within the spirit and scope of the appended claims.
따라서 본 발명에 의한 반도체 패키지는, 부피는 감소시키면서, 대형 크기의 반도체칩을 실장하여 메인 보드내에 실장 밀도를 극대화시키며 방열판이 완전히 외부로 노출되어 방열 능력을 극대화 시키고 반도체칩에서 메인 보드로의 배선이 짧아짐으로서 인덕턴스, 전기적 노이즈 등을 감소시켜 전기적 수행 능력을 높이고 또한 저가의 반도체 패키지를 제공할 수 있는 효과가 있다.Therefore, the semiconductor package according to the present invention maximizes the mounting density in the main board by mounting the semiconductor chip of a large size while reducing the volume, maximizes the heat dissipation capability by completely exposing the heat dissipation plate to the outside, It is possible to reduce the inductance, the electrical noise, etc., thereby improving the electrical performance and providing a semiconductor package of low cost.
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Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960046657A KR100230919B1 (en) | 1996-10-18 | 1996-10-18 | Semiconductor package |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960046657A KR100230919B1 (en) | 1996-10-18 | 1996-10-18 | Semiconductor package |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980027758A KR19980027758A (en) | 1998-07-15 |
| KR100230919B1 true KR100230919B1 (en) | 1999-11-15 |
Family
ID=19477916
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960046657A KR100230919B1 (en) | 1996-10-18 | 1996-10-18 | Semiconductor package |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100230919B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100600214B1 (en) * | 2000-12-26 | 2006-07-13 | 앰코 테크놀로지 코리아 주식회사 | Semiconductor package and its manufacturing method |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0677293A (en) * | 1992-06-25 | 1994-03-18 | Nitto Denko Corp | Film carrier and semiconductor device using the same |
| JPH06140466A (en) * | 1992-10-27 | 1994-05-20 | Matsushita Electric Ind Co Ltd | Semiconductor device |
-
1996
- 1996-10-18 KR KR1019960046657A patent/KR100230919B1/en not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| Publication number | Publication date |
|---|---|
| KR19980027758A (en) | 1998-07-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130823 Year of fee payment: 15 |
|
| FPAY | Annual fee payment |
Payment date: 20140820 Year of fee payment: 16 |
|
| FPAY | Annual fee payment |
Payment date: 20150812 Year of fee payment: 17 |
|
| FPAY | Annual fee payment |
Payment date: 20160819 Year of fee payment: 18 |
|
| EXPY | Expiration of term |