KR19990069447A - Semiconductor package and manufacturing method - Google Patents
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Abstract
본 발명은 반도체 패키지와 그 제조방법에 관한 것으로, 종래에는 다수개의 칩을 적층한 형태의 패키지를 제조하기 위해서는 칩들과 아우트리드간의 전기적 연결을 할 수 있는 제1 인너리드가 별도로 필요하며, 와이어 본딩과 레이저 용접을 이용한 스태커 칩 패키지의 경우에는 서브 리드프레임에 메인 리드프레임을 일대일 대응시킨 후 레이저 용접을 해야하므로 기술의 난이도가 높고 공정이 복잡하여 생산성이 떨어지며 패키지 자체의 고밀도 실장에 어려움이 있는 문제점이 있었던바, 본 발명의 반도체 패키지는 메탈 레이어(23)가 다층으로 형성된 다층배선기판(20)과, 상기 다층배선기판(20)의 중앙부에 형성된 캐비티에 상기 메탈 레이어(23)와 전기적으로 연결이 가능하도록 부착고정되는 반도체 칩(30)과, 상기 반도체 칩(30)을 포함하는 일정면적을 몰딩하는 봉지부(50)와, 상기 다층배선기판(20)을 관통하도록 형성되는 비아홀과, 이 비아홀이 상기 메탈 레이어(23)와 전기적으로 연결되도록 상기 비아홀 내벽에 부착되는 도금부(24)와, 상기 비아홀에 채워지는 외부단자용 솔더범프(40)로 구성됨으로써, 디바이스의 경박단소화 및 디바이스 설계시 본드패드의 배치가 용이하도록 하며 디바이스의 열방출을 극대화하고 솔더 조인트의 신뢰성을 향상시키도록 한 것이다.The present invention relates to a semiconductor package and a method for manufacturing the same. In the related art, in order to manufacture a package in which a plurality of chips are stacked, a first inner lead capable of electrical connection between the chips and the outriding is required, and wire bonding In the case of stacker chip package using laser welding, laser welding is required after one-to-one correspondence of main lead frame to sub lead frame. In the semiconductor package of the present invention, the metal layer 23 is electrically connected to the multilayer wiring board 20 in which the metal layer 23 is formed in multiple layers, and the cavity formed in the center of the multilayer wiring board 20. A predetermined area including the semiconductor chip 30 and the semiconductor chip 30 fixedly attached to each other An encapsulation part 50 to be molded, a via hole formed to penetrate the multilayer wiring board 20, a plating part 24 attached to the inner wall of the via hole so that the via hole is electrically connected to the metal layer 23, and In addition, by configuring the solder bumps 40 for external terminals to be filled in the via holes, the bond pads may be easily disposed when the device is thin and thin, and the device design may be maximized. It is.
Description
본 발명은 반도체 패키지에 관한 것으로, 특히 솔더의 신뢰성을 향상시킨 반도체 패키지와 그 제조방법에 관한 것이다.TECHNICAL FIELD The present invention relates to a semiconductor package, and more particularly, to a semiconductor package having improved solder reliability and a method of manufacturing the same.
일반적으로 1개의 패키지 내부에 다수개의 칩이 적층되어 있는 구조의 패키지를 스태커 칩 패키지(stacker chip package)라고 하며, 종래의 스태커 칩 패키지의 일예를 도 1a에 도시한 바, 이를 참조로하여 설명하면 다음과 같다.In general, a package in which a plurality of chips are stacked in one package is called a stacker chip package, and an example of a conventional stacker chip package is illustrated in FIG. As follows.
먼저, 2개의 반도체 칩(1a)(1b)을 마주보도록 상하로 배열하고, 상기 2개의 반도체 칩(1a)(1b)의 범프(bump)를 연결해주는 제1 인너리드(inner lead)(2)를 본딩하고, 상기 제1 인너리드(2)에 제2 인너리드(3)를 레이저(laser) 용접한 구조이다.First, a first inner lead 2 arranged up and down to face two semiconductor chips 1a and 1b and connecting bumps of the two semiconductor chips 1a and 1b. Is bonded and the second inner lead 3 is laser-welded to the first inner lead 2.
상기 제2 인너리드(3)는 그 끝단이 외부로 노출되어 외부 단자로 사용된다.The second inner lead 3 is exposed to the outside and used as an external terminal.
첨부한 도 1b는 반도체 칩을 4개 적층시킨 스태커 칩 패키지를 도시한 종단면도로서, 상하로 배열되어 한 쌍을 이루는 반도체 칩(4a)(4b)과, 다른 쌍을 이루는 반도체 칩(5a)(5b)과, 각각의 쌍을 이룬 반도체 칩(4a)(4b)(5a)(5b)의 범프를 연결하도록 본딩되는 2개의 제1 인너리드(6)(7)와, 이 2개의 제1 인너리드(6)(7)를 연결하는 제2 인너리드(8)로 구성된다.FIG. 1B is a longitudinal cross-sectional view showing a stacker chip package in which four semiconductor chips are stacked, wherein the semiconductor chips 4a and 4b are arranged up and down and a pair of semiconductor chips 5a ( 5b), two first inner leads 6 and 7 bonded to connect the bumps of each of the paired semiconductor chips 4a, 4b, 5a and 5b, and the two first inners It consists of a second inner lead (8) connecting the leads (6) (7).
상기 제2 인너리드(8)는 전술한 스태커 칩 패키지의 일예와 같이 그 끝단이 외부로 노출되어 외부 단자로 사용된다.The second inner lead 8 is used as an external terminal because its end is exposed to the outside as in the example of the stacker chip package described above.
상기 제1 인너리드(6)(7)와 제2 인너리드(8)는 레이저로 용접된 구조이다.The first inner lead 6 and the second inner lead 8 are laser welded.
또한, 종래의 와이어 본딩 및 레이저 용접을 이용한 다른 형태의 스태커 칩 패키지는 도 1c에 도시한 바와 같이, 서브 리드프레임(sub lead frame)(10)을 양면절연테이프(11)를 이용하여 제1 칩(12)을 적층하고 2차로 메인 리드프레임(main lead frame)(13)을 양면절연테이프(11)로 제2 칩(14)을 적층한 후 서브 리드프레임(10)과 메인 리드프레임(13)을 레이저 용접에 의해 용접한 후 몰딩한 구조이다.In addition, another type of stacker chip package using wire bonding and laser welding according to the related art may include a sub lead frame 10 using a double-sided insulating tape 11 as shown in FIG. 1C. The second lead 14 is laminated on the main lead frame 13 by the double-sided insulating tape 11, and then the sub lead frame 10 and the main lead frame 13 are stacked. Is molded after welding by laser welding.
도면중 미설명부호 15는 제1 칩(12)와 서브 리드프레임(10)을 연결해주는 금속와이어이다.In the figure, reference numeral 15 is a metal wire connecting the first chip 12 and the sub lead frame 10.
그러나, 상기와 같은 종래의 스태커 칩 패키지는 상하로 배열되어 한 쌍을 이루는 반도체 칩(1a)(1b)과 외부 단자로 사용되는 제2 인너리드(3)간의 전기적 연결을 위하여 2개의 반도체 칩(1a)(1b)의 범프(bump)를 연결해주는 제1 인너리드(inner lead)(2)가 별도로 필요하며, 와이어 본딩과 레이저 용접을 이용한 스태커 칩 패키지의 경우에는 서브 리드프레임(10)에 메인 리드프레임(13)을 일대일 대응시킨 후 레이저 용접을 해야하므로 기술의 난이도가 높은 문제점이 있었다.However, the conventional stacker chip package as described above has two semiconductor chips (2) for electrical connection between the pair of semiconductor chips 1a and 1b and the second inner lead 3 used as external terminals. A first inner lead (2) for connecting the bumps of 1a) and 1b is required separately, and in the case of a stacker chip package using wire bonding and laser welding, Since the laser welding should be performed after the lead frame 13 has a one-to-one correspondence, there is a problem of high technical difficulty.
또한, 아우트리드의 트리밍(triming)과 포밍(forming) 등으로 공정이 복잡하고 생산성이 떨어지며 패키지 자체의 고밀도 실장이 어려움이 있는 문제점이 있었던바, 이에 대한 보완이 요구되어 왔다.In addition, due to trimming and forming of the outrid, the process is complicated, productivity is low, and high density mounting of the package itself is difficult.
따라서, 본 발명은 상기와 같은 문제점을 감안하여 안출한 것으로서, 디바이스의 경박단소화 및 디바이스의 열방출을 극대화하고 솔더 조인트의 신뢰성을 향상시키는 반도체 패키지와 그 제조방법을 제공하는데 그 목적이 있다.Accordingly, an object of the present invention is to provide a semiconductor package and a method for manufacturing the same, which are designed to minimize the light and small size of the device and heat dissipation of the device and improve the reliability of the solder joint.
도 1a는 종래의 스태커 칩 패키지의 일례를 도시한 종단면도.1A is a longitudinal sectional view showing an example of a conventional stacker chip package.
도 1b는 종래의 스태커 칩 패키지의 다른 예를 도시한 종단면도.1B is a longitudinal sectional view showing another example of a conventional stacker chip package.
도 1c는 종래의 와이어 본딩 및 레이져 용접을 이용한 스태커 칩 패키지의 일예를 도시한 종단면도.Figure 1c is a longitudinal cross-sectional view showing an example of a stacker chip package using conventional wire bonding and laser welding.
도 2a 내지 도 2e는 본 발명의 반도체 패키지의 제조공정을 도시한 종단면도.2A to 2E are longitudinal cross-sectional views showing the manufacturing process of the semiconductor package of the present invention.
도 3은 본 발명의 반도체 패키지가 적층된 상태를 도시한 종단면도.3 is a longitudinal sectional view showing a state in which semiconductor packages of the present invention are stacked;
(도면의 주요부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)
20; 다층배선기판 21; 비아홀(via hole)20; Multilayer wiring board 21; Via hole
22; 캐비티(cavity) 23; 메탈 레이어22; Cavity 23; Metal layer
24; 도금부 27; 열방출홀24; Plating part 27; Heat dissipation hole
30; 반도체 칩 31; 범프30; Semiconductor chip 31; Bump
40; 솔더범프(solder bump) 50; 봉지부40; Solder bump 50; Encapsulation
60; 이방성전도필름60; Anisotropic Conductive Film
상기와 같은 목적을 달성하기 위하여 본 발명은 메탈 레이어가 다층으로 형성된 다층배선기판과, 상기 다층배선기판의 중앙부에 형성된 캐비티에 상기 메탈 레이어와 전기적으로 연결이 가능하도록 부착고정되는 반도체 칩과, 상기 반도체 칩을 포함하는 일정면적을 몰딩하는 봉지부와, 상기 다층배선기판을 관통하도록 형성되는 비아홀과, 이 비아홀이 상기 메탈 레이어와 전기적으로 연결되도록 상기 비아홀 내벽에 부착되는 도금부와, 상기 비아홀에 채워지는 외부단자용 솔더범프로 구성되는 것을 특징으로 하는 반도체 패키지가 제공된다.In order to achieve the above object, the present invention provides a multilayer wiring board having a metal layer formed in multiple layers, a semiconductor chip attached and fixed to the cavity formed in a central portion of the multilayer wiring board so as to be electrically connected thereto, An encapsulation part molding a predetermined area including a semiconductor chip, a via hole formed to penetrate the multilayer wiring board, a plating part attached to an inner wall of the via hole so that the via hole is electrically connected to the metal layer, and a portion of the via hole. Provided is a semiconductor package comprising a solder bump for external terminals to be filled.
또한, 상기와 같은 목적을 달성하기 위하여 본 발명은 메탈 레이어가 다층으로 형성된 다층배선기판에 비아홀을 형성함과 아울러 상기 메탈 레이어가 노출되도록 반도체 칩을 삽입할 캐비티를 형성하는 단계와, 상기 비아홀이 상기 메탈 레이어와 전기적으로 연결되도록 상기 비아홀 내벽을 도금하는 단계와, 범프가 부착된 반도체 칩을 상기 캐비티에 부착고정시켜 상기 메탈 레이어와 전기적으로 연결되도록 하는 단계와, 상기 비아홀에 솔더를 부어 솔더범프를 형성함과 아울러 상기 반도체 칩을 포함한 일정면적을 몰딩하여 봉지부를 형성하는 단계로 진행되는 것을 특징으로 하는 반도체 패키지 제조방법이 제공된다.In addition, in order to achieve the above object, the present invention comprises the steps of forming a via hole in a multi-layered wiring substrate having a metal layer formed in multiple layers, and forming a cavity into which a semiconductor chip is inserted so that the metal layer is exposed. Plating the inner wall of the via hole to be electrically connected to the metal layer, attaching and fixing a bumped semiconductor chip to the cavity to be electrically connected to the metal layer, and pouring solder into the via hole to solder bumps Forming and forming a sealing area by molding a predetermined area including the semiconductor chip is provided a semiconductor package manufacturing method characterized in that proceeds to.
상기 다층배선기판에는 패키지의 열방출이 용이하도록 열방출홀이 형성되는 것을 특징으로 한다.The multi-layered wiring board is characterized in that the heat dissipation hole is formed to facilitate the heat dissipation of the package.
이하, 본 발명의 반도체 패키지와 그 제조방법을 첨부한 도면을 참조로 하여 상세히 설명하면 다음과 같다.Hereinafter, the semiconductor package of the present invention and a method of manufacturing the same will be described in detail with reference to the accompanying drawings.
첨부한 도 2a 내지 도 2e는 본 발명의 반도체 패키지의 제조공정을 도시한 종단면도로서, 이에 도시한 바와 같이 본 발명의 반도체 패키지 제조방법은 메탈 레이어(metal layer)(23)가 다층으로 형성된 다층배선기판(20)에 비아홀(via hole)(21)을 형성함과 아울러 반도체 칩(30)을 삽입할 캐비티(cavity)(22)를 상기 메탈 레이어(23)가 노출되도록 하여 형성하는 단계와, 상기 비아홀(21)이 상기 메탈 레이어(23)와 전기적으로 연결되도록 상기 비아홀(21) 내벽을 도금(24)하는 단계와, 상기 캐비티(22)의 상면에 이방성전도필름(60)을 얹고 이 이방성전도필름(60)에 반도체 칩(30)의 범프(bump)(31)를 부착시켜 상기 메탈 레이어(23)와 전기적으로 연결되도록 상기 반도체 칩(30)을 상기 캐비티(22)에 고정시키는 단계와, 상기 비아홀(21)에 솔더(solder)를 부어 솔더범프(solder bump)(40)를 형성함과 아울러 상기 반도체 칩(30)을 포함한 일정면적을 몰딩하여 봉지부(50)를 형성하는 단계로 진행된다.2A to 2E are longitudinal cross-sectional views illustrating a manufacturing process of the semiconductor package of the present invention. As shown in the drawing, the semiconductor package manufacturing method of the present invention includes a multilayer in which a metal layer 23 is formed in multiple layers. Forming a via hole 21 in the wiring board 20 and forming a cavity 22 into which the semiconductor chip 30 is to be inserted so that the metal layer 23 is exposed; Plating 24 an inner wall of the via hole 21 so that the via hole 21 is electrically connected to the metal layer 23, and placing an anisotropic conductive film 60 on the upper surface of the cavity 22. Attaching a bump 31 of the semiconductor chip 30 to the conductive film 60 to fix the semiconductor chip 30 to the cavity 22 to be electrically connected to the metal layer 23; Pour solder into the via hole 21 to form a solder bump 40. And also it is well proceeds to forming the seal portion 50 by molding of a predetermined area including the semiconductor chip 30.
상기와 같은 공정으로 제조된 본 발명의 반도체 패키지는 메탈 레이어(23)가 다층으로 형성된 다층배선기판(20)과, 상기 다층배선기판(20)의 중앙부에 형성된 캐비티(22)의 상면에 얹혀지는 이방성전도필름(60)과, 이 이방성전도필름(60)에 부착고정되는 반도체 칩(30)과, 상기 반도체 칩(30)을 포함하는 일정면적을 몰딩하는 봉지부(50)와, 상기 다층배선기판(20)을 관통하도록 형성되는 비아홀(21)과, 이 비아홀(21)이 상기 메탈 레이어(23)와 전기적으로 연결되도록 상기 비아홀(21) 내벽에 부착되는 도금부(24)와, 상기 비아홀(21)에 채워지는 외부단자용 솔더범프(40)로 구성된다.The semiconductor package of the present invention manufactured by the above process is mounted on the upper surface of the multi-layered wiring board 20 in which the metal layer 23 is formed in multiple layers and the cavity 22 formed in the center of the multi-layered wiring board 20. An anisotropic conductive film 60, a semiconductor chip 30 attached to and fixed to the anisotropic conductive film 60, an encapsulation portion 50 for molding a predetermined area including the semiconductor chip 30, and the multilayer wiring A via hole 21 formed to penetrate the substrate 20, a plating part 24 attached to an inner wall of the via hole 21 so that the via hole 21 is electrically connected to the metal layer 23, and the via hole. It consists of the solder bumps 40 for external terminals filled in the (21).
상기 다층배선기판(20)은 메탈 레이어(23)가 다층으로 형성되도록 각각의 메탈 레이어(20) 사이에 절열제인 합성수지(resin)(25)가 삽입되거나 접착제(26)가 삽입된다.In the multilayer wiring board 20, a resin 25, which is a heat insulating agent, is inserted or an adhesive 26 is inserted between the metal layers 20 so that the metal layers 23 are formed in multiple layers.
상기 다층배선기판(20)에는 패키지의 열방출이 용이하도록 상기 반도체 칩(30)이 부착된 부위의 하부로 다수개의 열방출홀(27)이 형성되어 있다.A plurality of heat dissipation holes 27 are formed in the multilayer wiring substrate 20 under the portion where the semiconductor chip 30 is attached to facilitate heat dissipation of the package.
상기와 같은 본 발명의 패키지는 상기 솔더범프(40)에 솔더크림을 더하여서 보드에 실장시킬 수 있으며 도 3에 도시한 바와 같이, 다수개의 패키지를 적층시킨 후 솔더크림을 이용하여 각각의 솔더범프(40)를 연결시키면 패키지의 적층이 가능하다.The package of the present invention as described above can be mounted on the board by adding a solder cream to the solder bump 40, as shown in Figure 3, after stacking a plurality of packages, each solder bump using a solder cream Connecting 40 allows stacking of packages.
본 발명의 다른 예로서, 상기 이방성전도필름(60) 대신 솔더크림(solder cream)(미도시)을 이용하여 상기 반도체 칩(30)과 메탈 레이어(23)를 전기적으로 연결시킬 수도 있다.As another example of the present invention, instead of the anisotropic conductive film 60, a solder cream (not shown) may be used to electrically connect the semiconductor chip 30 and the metal layer 23.
본 발명의 반도체 패키지와 그 제조방법에 의하면 반도체 칩과 외부단자를 연결해주는 별도의 인너리드가 생략이 가능하며 레이저 용접이 불필요하므로 간단한 공정으로 적층이 가능한 패키지를 제조할 수 있으며, 아우트리드의 변형이 없으므로 솔더 조인트의 신뢰성이 향상되는 효과가 있다.According to the semiconductor package of the present invention and a method of manufacturing the same, a separate inner lead connecting the semiconductor chip and the external terminal can be omitted and laser welding is unnecessary, so that a package can be manufactured in a simple process and can be manufactured. There is no effect of improving the reliability of the solder joint.
또한, 디바이스의 경박단소화와 디바이스 설계시 본드패드의 설계가 용이하며, 전기적 특성을 향상시킬 수 있는 효과가 있다.In addition, it is easy to design the bond pad when the device is thin and short and device design, there is an effect that can improve the electrical characteristics.
또한, 디바이스의 열방출을 극대화하여 패키지의 열특성을 향상시킬 수 있는 효과가 있다.In addition, there is an effect that can maximize the heat dissipation of the device to improve the thermal characteristics of the package.
또한, 패키지의 표면실장력을 향상시킬 수 있는 효과가 있다.In addition, there is an effect that can improve the surface mounting force of the package.
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