KR100250733B1 - Forming method of multi metal layers in a semiconductor device - Google Patents

Forming method of multi metal layers in a semiconductor device Download PDF

Info

Publication number
KR100250733B1
KR100250733B1 KR1019960061547A KR19960061547A KR100250733B1 KR 100250733 B1 KR100250733 B1 KR 100250733B1 KR 1019960061547 A KR1019960061547 A KR 1019960061547A KR 19960061547 A KR19960061547 A KR 19960061547A KR 100250733 B1 KR100250733 B1 KR 100250733B1
Authority
KR
South Korea
Prior art keywords
metal layer
film
forming
contact hole
layer
Prior art date
Application number
KR1019960061547A
Other languages
Korean (ko)
Other versions
KR19980043617A (en
Inventor
진성곤
김춘환
Original Assignee
김영환
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업주식회사 filed Critical 김영환
Priority to KR1019960061547A priority Critical patent/KR100250733B1/en
Publication of KR19980043617A publication Critical patent/KR19980043617A/en
Application granted granted Critical
Publication of KR100250733B1 publication Critical patent/KR100250733B1/en

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883Post-treatment or after-treatment of the conductive material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76843Barrier, adhesion or liner layers formed in openings in a dielectric

Abstract

PURPOSE: A method for forming multi-metal layers of a semiconductor device is provided to prevent generation of compounds due to mutual reaction of metals by forming a protecting metal layer on a lower metal layer. CONSTITUTION: After an insulating film(23) is formed on a silicon substrate(21) where a junction portion(22) is deposited, a first contact hole is formed by patterning the insulating film(23) for the junction portion(22) to be exposed. Then, a barrier metal layer(25) and a first metal layer(26) are sequentially formed on an entire surface and a protecting metal layer(27) is formed on the first metal layer(26). After a first anti-reflective coating(28) is formed on the protecting metal layer(27), a first metal wire is formed by patterning the first anti-reflective coating(28), the protecting metal layer(27), the first metal layer(26) and the barrier metal layer(25) sequentially. A second contact hole is formed by patterning an intermetal dielectrics(29) for a predetermined portion of the first metal wire to be exposed. Then, a second metal wire is formed by sequentially patterning a second anti-reflective coating(33), a second metal layer(32) and a wetting layer(31) formed on the resultant structure.

Description

반도체 소자의 다중 금속층 형성 방법Method of forming multiple metal layers in semiconductor devices

본 발명은 반도체 소자의 다중 금속층 형성 방법에 관한 것으로, 특히 금속층간의 접촉 저항을 감소시킬 수 있도록 한 반도체 소자의 다중 금속층 형성 방법에 관한 것이다.The present invention relates to a method for forming a multi-metal layer of a semiconductor device, and more particularly, to a method for forming a multi-metal layer of a semiconductor device to reduce the contact resistance between the metal layers.

일반적으로 반도체 소자의 제조 공정에서 금속층은 이중 또는 다중 구조로 형성되며 금속층간에는 절연 및 평탄화를 위하여 금속층간 절연막을 형성한다. 그리고 금속층간의 접속은 금속층간 절연막에 형성되는 콘택홀(Contact Hole)을 통해 이루어지는데, 반도체 소자가 고집적화됨에 따라 콘택홀의 크기가 더욱 감소되기 때문에 콘택홀내에 금속을 매립시키는 공정이 어려워지는 실정이다. 그래서 최근에는 텅스텐(W)을 이용한 금속배선 형성 기술이 활발하게 연구되며, 또한 소자의 제조에 실제 적용하고 있다. 이러한 경우 제 1 금속층은 텅스텐으로 형성하고 제 1 금속층과 접속되는 제 2 금속층은 알루미늄(A1)으로 형성하는 방법을 이용하는데, 그러면 상기와 같이 이루어지는 종래 반도체 소자의 다중 금속층 형성 방법을 도 1A 내지 도 1D를 통해 설명하면 다음과 같다.In general, in the process of manufacturing a semiconductor device, the metal layer is formed in a double or multiple structures, and an intermetallic insulating film is formed between the metal layers for insulation and planarization. In addition, the connection between the metal layers is made through contact holes formed in the interlayer insulating film. As the semiconductor devices are highly integrated, the size of the contact holes is further reduced, which makes it difficult to embed metal in the contact holes. . Therefore, in recent years, a metal wire forming technology using tungsten (W) has been actively studied, and has been applied to the manufacture of devices. In this case, the first metal layer is formed of tungsten, and the second metal layer connected to the first metal layer is formed using aluminum (A1). Then, the method of forming a multi-metal layer of the conventional semiconductor device as described above is illustrated in FIGS. Explained through 1D is as follows.

도 1a 내지 도1d는 종래 반도체 소자의 다중 금속층 형성 방법을 설명하기 위한 소자의 단면도이다.1A to 1D are cross-sectional views of a device for explaining a method of forming a multiple metal layer of a conventional semiconductor device.

도 1a는 접합부(2)가 형성된 실리콘 기판(1) 상부에 절연막(3)을 형성한 후 접합부(2)가 노출되도록 절연막(3)을 패터닝하여 제 1 콘택홀(4)을 형성한 상태의 단면도이다.FIG. 1A illustrates a state in which a first contact hole 4 is formed by forming an insulating film 3 on the silicon substrate 1 on which the junction part 2 is formed, and then patterning the insulating film 3 so that the junction part 2 is exposed. It is a cross section.

도 1b를 참조하면, 전체 구조 상부에 티타늄(Ti) 및 티타늄나이트라이드(TiN)를 순차적으로 증착하여 베리어 금속층(5)을 형성한다. 제 1 콘택홀(4)이 매립되도록 베리어 금속층(5)상에 텅스텐(W)을 증착하여 제 1 금속층(6)을 형성하고 상기 제 1 금속층(6)상에 반사 방지막(7)을 형성한다. 반사 방지막(7), 제 1 금속층(6) 및 베리어 금속층(5)을 순차적으로 패터닝하여 제 1 금속배선(6A)을 형성한다.Referring to FIG. 1B, the barrier metal layer 5 is formed by sequentially depositing titanium (Ti) and titanium nitride (TiN) on the entire structure. Tungsten (W) is deposited on the barrier metal layer 5 to fill the first contact hole 4 to form the first metal layer 6, and the anti-reflection film 7 is formed on the first metal layer 6. . The antireflection film 7, the first metal layer 6 and the barrier metal layer 5 are sequentially patterned to form the first metal wiring 6A.

도 1c를 참조하면, 전체 구조 상부에 금속층간 절연막(8)을 형성한 후 제 1 금속배선(6A)의 소정 부분이 노출되도록 금속층간 절연막(8)을 패터닝하여 제 2 콘택홀(9)을 형성한다. 제 2 콘택홀(9)의 노출된 반사 방지막(7)을 제거한다.Referring to FIG. 1C, after forming the interlayer insulating film 8 over the entire structure, the second interlayer insulating film 8 is patterned so that a predetermined portion of the first metal wiring 6A is exposed to form the second contact hole 9. Form. The exposed anti-reflection film 7 of the second contact hole 9 is removed.

도 1d를 참조하면, 전체 구조 상부에 티타늄(Ti)을 증착하여 웨팅층(10)을 형성한 후 제 2 콘택홀(9)이 매립되도록 웨팅층(10)상에 알루미늄(A1)을 증착하여 제 2 금속층(11)을 형성한다. 제 2 금속층(11)상에 반사 방지막(12)을 형성한 후 반사 방지막(12), 제 2 금속층(11) 및 웨팅층(10)을 순차적으로 패터닝하여 제 2 금속배선을 형성한다.Referring to FIG. 1D, after depositing titanium (Ti) on the entire structure to form the wetting layer 10, aluminum (A1) is deposited on the wetting layer 10 to fill the second contact hole 9. The second metal layer 11 is formed. After the anti-reflection film 12 is formed on the second metal layer 11, the anti-reflection film 12, the second metal layer 11, and the wetting layer 10 are sequentially patterned to form a second metal wiring.

그런데 상기와 같은 방법을 이용하는 경우 후속 공정에서 실시되는 열처리시 상기 텅스텐(W)과 알루미늄(A1)의 상호 반응에 의해 제 1 금속층(6)과 제 2 금속층(11)간에 금속 화합물(13)이 생성된다. 금속 화합물(13)은 WA112, WA15,Ti-W-A1등으로 이루어지는데, 이들은 자체 저항값이 높아 제 1 금속층(6)과 제 2 금속층(11)간의 접촉 저항을 증가시키기 때문에 소자의 전기적 특성을 저하시킨다.However, in the case of using the method as described above, the metal compound 13 is formed between the first metal layer 6 and the second metal layer 11 by the mutual reaction of the tungsten (W) and the aluminum (A1) during the heat treatment performed in a subsequent process. Is generated. The metal compound 13 is made of WA1 12 , WA1 5, Ti-W-A1, etc., which have high self-resistance and increase the contact resistance between the first metal layer 6 and the second metal layer 11. Deteriorates electrical characteristics.

따라서, 본 발명은 하부 금속층을 형성한 후 플라즈마 처리를 실시하여 하부 금속층상에 보호 금속층을 형성하므로써 상기한 단점을 해소할 수 있는 반도체 소자의 다중 금속층 형성 방법을 제공하는데 그 목적이 있다.Accordingly, an object of the present invention is to provide a method for forming a multi-metal layer of a semiconductor device which can solve the above-mentioned disadvantages by forming a protective metal layer on the lower metal layer by performing a plasma treatment after forming the lower metal layer.

상술한 목적을 달성하기 위한 본 발명은 접합부가 형성된 실리콘 기판상에 절연막을 형성한 후 상기 접합부가 노출되도록 상기 절연막을 패터닝하여 제 1 콘택홀을 형성하는 단계와, 전체 구조 상부에 베리어 금속층을 형성한 후 열처리를 실시하고 상기 베리어 금속층상에 텅스텐막을 형성하는 단계와, 질소 플라즈마 처리를 실시하여 상기 텅스텐막상에 WNX막을 형성한 후 상기 WNX막상에 제 1 반사 방지막을 형성하는 단계와, 상기 제 1 반사 방지막, WNX막, 텅스텐막 및 베리어 금속층을 순차적으로 패터닝하여 제 1 금속배선을 형성하는 단계와, 전체 구조 상부에 금속층간 절연막을 형성한 후 상기 제 1 금속배선의 소정 부분이 노출되도록 상기 금속층간 절연막을 패터닝하여 제 2 콘택홀을 형성하고 상기 제 2 콘택홀의 노출된 상기 제 1 반사 방지막을 제거하는 단계와, 전체 구조 상부에 웨팅층, 알루미늄막 및 제 2 반사 방지막을 순차적으로 형성한 후 상기 제 2 반사 방지막, 알루미늄막 및 웨팅층을 순차적으로 패터닝하여 제 2 금속배선을 형성하는 단계로 이루어지는것을 특징으로 한다.The present invention for achieving the above object is formed by forming an insulating film on the silicon substrate on which the junction is formed, patterning the insulating film so that the junction is exposed to form a first contact hole, and forming a barrier metal layer on the entire structure And performing a heat treatment to form a tungsten film on the barrier metal layer, performing a nitrogen plasma treatment to form a WN X film on the tungsten film, and then forming a first anti-reflection film on the WN X film; Sequentially patterning the first anti-reflection film, the WN X film, the tungsten film, and the barrier metal layer to form a first metal wiring, and forming an intermetallic insulating film over the entire structure, and then exposing a predetermined portion of the first metal wiring. Patterning the interlayer insulating film to form a second contact hole and exposing the first anti-reflection film of the second contact hole Forming a second metal wiring by sequentially forming a wetting layer, an aluminum film, and a second anti-reflection film on the entire structure, and then sequentially patterning the second anti-reflection film, the aluminum film, and the wetting layer. It is characterized by consisting of.

제1a도 내지 제1d도는 종래 반도체 소자의 다중 금속층 형성 방법을 설명하기 위한 소자의 단면도.1A to 1D are cross-sectional views of a device for explaining a method of forming a multiple metal layer of a conventional semiconductor device.

제2a도 내지 제2e도는 본 발명에 따른 반도체 소자의 다중 금속층 형성 방법을 설명하기 위한 소자의 단면도.2A to 2E are cross-sectional views of a device for explaining a method of forming a multi-metal layer of a semiconductor device according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 및 21 : 실리콘 기판 2 및 22 : 접합부1 and 21: silicon substrate 2 and 22: junction

3 및 23 : 절연막 4 및 24 : 제 1 콘택홀3 and 23: insulating film 4 and 24: first contact hole

5 및 25 : 베리어 금속층 6 및 26 : 제 1 금속층5 and 25: barrier metal layer 6 and 26: first metal layer

6A 및 26A : 제 1 금속배선 7 및 28 ; 제 1 반사 방지막6A and 26A: first metal wirings 7 and 28; 1st anti-reflection film

8 및 29 : 금속층간 절연막 9 및 30 : 제 2 콘택홀8 and 29: interlayer insulating film 9 and 30: second contact hole

10 및 31 : 웨팅층 11 및 32 : 제 2 금속층10 and 31: wetting layer 11 and 32: second metal layer

12 및 33 : 제 2 반사 방지막 13 : 금속화합물12 and 33: second antireflection film 13: metal compound

27 : 보호 금속층27: protective metal layer

첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.The present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 다중 금속층 형성 방법을 설명하기 위한 소자의 단면도이다.2A to 2E are cross-sectional views of devices for explaining a method of forming a multi-metal layer of a semiconductor device according to the present invention.

도 2a는 접합부(22)가 형성된 실리콘 기판(21) 상부에 절연막(23)을 형성한 후 상기 접합부(22)가 노출되도록 상기 절연막(23)을 패터닝하여 제 1 콘택홀(24)을 형성한 상태의 도면이다.FIG. 2A illustrates that the insulating layer 23 is formed on the silicon substrate 21 on which the junction 22 is formed, and then the insulating layer 23 is patterned to expose the junction 22 to form the first contact hole 24. It is a figure of a state.

도 2b를 참조하면, 전체 구조 상부에 베리어 금속층(25)을 형성한 후 급속 열처리 장치 또는 열처리 반응로를 이용하여 열처리를 실시한다. 상기 제 1 콘택홀(24)이 매립되도록 상기 베리어 금속층(25)상에 텅스텐(W)을 3000 내지 5000 Å의 두께로 증착하여 제 1 금속층(26)을 형성한다. 그리고 플라즈마(Plasma)처리를 실시하여 상기 제 1 금속층(26)상에 20 내지 500Å 두께의 보호 금속층(27)이 형성되도록 한다. 이때 질소(N2) 플라즈마를 이용하는 경우 상기 제 1 금속층(26)상에는 WNX와 같은 보호 금속층 (27)이 형성된다. 여기서 상기 플라즈마 처리는 25 내지 400℃의 온도와 10 내지 200mTorr의 압력 조건을 가지는 플라즈마 챔버내에서 실시된다. 이때 소오스 가스로는 50 내지 500SCCM의 질소(N2) 가스가 사용되며 상기 플라즈마 챔버에는 50 내지 1000 와트(W)의 고주파 전력(RF Power)이 인가된다. 또한 상기 베리어 금속층(25)은 300 내지 500Å 두께의 티타늄(Ti) 및 500 내지 1000Å 두께의 티타늄나이트라이드(TiN)를 순차적으로 증착하여 형성한다.Referring to FIG. 2B, after the barrier metal layer 25 is formed on the entire structure, heat treatment is performed using a rapid heat treatment apparatus or a heat treatment reactor. Tungsten (W) is deposited on the barrier metal layer 25 to have a thickness of 3000 to 5000 kPa so that the first contact hole 24 is filled to form the first metal layer 26. Plasma treatment may be performed to form a protective metal layer 27 having a thickness of 20 to 500 Å on the first metal layer 26. In this case, when using a nitrogen (N 2 ) plasma, a protective metal layer 27 such as WN X is formed on the first metal layer 26. Wherein the plasma treatment is carried out in a plasma chamber having a temperature of 25 to 400 ℃ and a pressure condition of 10 to 200mTorr. In this case, nitrogen (N 2) gas of 50 to 500 SCCM is used as the source gas, and RF power of 50 to 1000 watts (W) is applied to the plasma chamber. In addition, the barrier metal layer 25 is formed by sequentially depositing titanium (Ti) having a thickness of 300 to 500 kPa and titanium nitride (TiN) having a thickness of 500 to 1000 kPa.

도 2c는 상기 보호 금속층(27)상에 제 1 반사 방지막(28)을 형성한 후 상기 제 1 반사 방지막(28), 보호 금속층(27), 제 1 금속층(26) 및 베리어 금속층(25)을 순차적으로 패터닝하여 제 1 금속배선(26A)을 형성한 상태의 단면도이다.2C shows that the first anti-reflection film 28, the protective metal layer 27, the first metal layer 26 and the barrier metal layer 25 are formed after the first anti-reflection film 28 is formed on the protective metal layer 27. It is sectional drawing of the state which patterned sequentially and the 1st metal wiring 26A was formed.

도 2d를 참조하면, 전체 구조 상부에 금속층간 절연막(29)을 형성한 후 상기 제 1 금속배선(26A)의 소정 부분이 노출되도록 상기 금속층간 절연막(29)을 패터닝하여 제 2 콘택홀(30)을 형성한다. 상기 제 2 콘택홀(30)의 노출된 상기 반사 방지막(28)을 제거한다. 이때 상기 보호 금속층(27)이 손실되더라도 10 내지 300Å 정도로 잔류되도록 한다.Referring to FIG. 2D, after forming the interlayer insulating film 29 over the entire structure, the second interlayer insulating film 29 is patterned so that a predetermined portion of the first metal wiring 26A is exposed to form the second contact hole 30. ). The exposed anti-reflection film 28 of the second contact hole 30 is removed. At this time, even if the protective metal layer 27 is lost to remain about 10 to 300Å.

도 2e는 전체 구조 상부에 티타늄(Ti)을 500 내지 1000Å의 두께로 증착하여 웨팅층(31)을 형성한다. 상기 제 2 콘택홀(30)이 매립되도록 상기 웨팅층(31)상에 6000 내지 10000Å 두께의 알루미늄(A1)을 증착하여 제 2 금속층(32)을 형성하고 상기 제 2 금속층(32) 상부에 제 2 반사 방지막(33)을 형성한다. 이후 상기 제 2 반사 방지막(33), 제 2 금속층(32) 및 웨팅층(31)을 순차적으로 패터닝하여 제 2 금속배선을 형성한다. 여기서 상기 제 1 및 제 2 반사 방지막(28 및 33)은 티타늄 나이트라이드(TiN)를 300 내지 500Å의 두께로 증착하여 형성한다.2E forms a wetting layer 31 by depositing titanium (Ti) on the entire structure to a thickness of 500 to 1000 mm 3. A second metal layer 32 is formed by depositing aluminum (A1) having a thickness of 6000 to 10,000 μm on the wetting layer 31 so that the second contact hole 30 is filled, and forming a second metal layer 32 on the second metal layer 32. 2 anti-reflection film 33 is formed. Thereafter, the second anti-reflection film 33, the second metal layer 32, and the wetting layer 31 are sequentially patterned to form a second metal wiring. Here, the first and second anti-reflection films 28 and 33 are formed by depositing titanium nitride (TiN) in a thickness of 300 to 500 Å.

상기와 같은 방법을 이용하는 경우 후속 열처리를 거치게 되어도 상기 보호 금속층(27)에 의해 상기 제 1 금속층(26)과 제 2 금속층(32)의 반응이 이루어지지 않는다. 그러므로 상기 제 1 금속층(26)과 제 2 금속층(32)의 반응에 의한 금속 화합물의 생성이 방지되어 금속층간의 안정된 접촉을 이룰 수 있다.In the case of using the method as described above, the first metal layer 26 and the second metal layer 32 are not reacted by the protective metal layer 27 even after the subsequent heat treatment. Therefore, generation of the metal compound by the reaction of the first metal layer 26 and the second metal layer 32 can be prevented to achieve stable contact between the metal layers.

상술한 바와 같이 본 발명에 의하면 하부 금속층을 형성한 후 플라즈마 처리를 실시하여 상기 하부 금속층상에 보호 금속층을 형성하므로써 금속 상호간의 반응에 의한 금속 화합물의 생성이 방지된다. 그러므로 하부 금속층과 상부 금속층 계면의 접촉 상태가 양호해지며, 따라서 금속층간의 접촉 저항이 감소되어 소자의 전기적 특성을 향상시킬 수 있다.As described above, according to the present invention, the lower metal layer is formed and then plasma treatment is performed to form the protective metal layer on the lower metal layer, thereby preventing the formation of metal compounds by the reaction between the metals. Therefore, the contact state between the lower metal layer and the upper metal layer interface is good, and thus the contact resistance between the metal layers can be reduced, thereby improving the electrical characteristics of the device.

Claims (6)

반도체 소자의 다중 금속층 형성 방법에 있어서,In the method of forming a multiple metal layer of a semiconductor device, 접합부가 형성된 실리콘 기판상에 절연막을 형성한 후 상기 접합부가 노출되도록 상기 절연막을 패터닝하여 제 1 콘택홀을 형성하는 단계와,Forming an insulating film on the silicon substrate on which the junction is formed, and then patterning the insulating layer to expose the junction to form a first contact hole; 전체 구조 상부에 베리어 금속층을 형성한 후 열처리를 실시하고 상기 베리어 금속층상에 텅스텐막을 형성하는 단계와,Forming a barrier metal layer on the entire structure and then performing heat treatment to form a tungsten film on the barrier metal layer; 질소 플라즈마 처리를 실시하여 상기 텅스텐막상에 WNX막을 형성한 후 상기 WNX막상에 제 1 반사 방지막을 형성하는 단계와,Performing a nitrogen plasma treatment to form a WN X film on the tungsten film and then forming a first anti-reflection film on the WN X film; 상기 제 1 반사 방지막, WNX막, 텅스텐막 및 베리어 금속층을 순차적으로 패터닝하여 제 1 금속배선을 형성하는 단계와,Sequentially patterning the first anti-reflection film, the WN X film, the tungsten film, and the barrier metal layer to form a first metal wiring; 전체 구조 상부에 금속층간 절연막을 형성한 후 상기 제 1 금속배선의 소정 부분이 노출되도록 상기 금속층간 절연막을 패터닝하여 제 2 콘택홀을 형성하고 상기 제 2 콘택홀의 노출된 상기 제 1 반사 방지막을 제거하는 단계와,After the interlayer insulating film is formed on the entire structure, the interlayer insulating film is patterned to expose a predetermined portion of the first metal wiring to form a second contact hole, and the exposed first anti-reflection film of the second contact hole is removed. To do that, 전체 구조 상부에 웨팅층, 알루미늄막 및 제 2 반사 방지막을 순차적으로 형성한 후 상기 제 2 반사 방지막, 알루미늄막 및 웨팅층을 순차적으로 패터닝하여 제 2 금속배선을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 다중 금속층 형성 방법.Forming a second metal wiring by sequentially forming a wetting layer, an aluminum film, and a second antireflection film on the entire structure, and then sequentially patterning the second antireflection film, the aluminum film, and the wetting layer. Method for forming multiple metal layers in semiconductor devices. 제 1 항에 있어서, 상기 텅스텐막은 3000 내지 5000Å의 두께로 형성되고 상기 알루미늄막은 6000 내지 10000Å의 두께로 형성된 것을 특징으로 하는 반도체 소자의 다중 금속층 형성 방법The method of claim 1, wherein the tungsten film is formed to a thickness of 3000 to 5000 kPa and the aluminum film is formed to a thickness of 6000 to 10000 kPa. 제 1 항에 있어서, 상기 플라즈마 처리는 25 내지 400℃의 온도, 10 내지 200 mTorr의 압력 및 50 내지 1000 와트의 고주파 전력이 인가되는 플라즈마 챔버내에서 실시되는 것을 특징으로 하는 반도체 소자의 다중 금속층 형성 방법.The method of claim 1, wherein the plasma treatment is performed in a plasma chamber to which a temperature of 25 to 400 ℃, a pressure of 10 to 200 mTorr and a high frequency power of 50 to 1000 watts are applied. Way. 제 1 항에 있어서, 상기 질소 플라즈마 처리시의 질소량은 50 내지 500 SCCM인 것을 특징으로 하는 반도체 소자의 다중 금속층 형성 방법.The method of forming a multi-metal layer of a semiconductor device according to claim 1, wherein the nitrogen amount during said nitrogen plasma treatment is 50 to 500 SCCM. 제 1 항에 있어서, 상기 WNX막은 20 내지 500Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 다중 금속층 형성 방법.The method of claim 1, wherein the WN X film is formed to a thickness of 20 to 500 kPa. 제 1 항에 있어서, 상기 제 2 콘택홀을 형성한 후 상기 제 2 반사 방지막을 제거하는 과정에서 10 내지 300Å 두께의 상기 WNX막이 잔류되도록 하는 것을 특징으로 하는 반도체 소자의 다중 금속층 형성 방법.The method of claim 1, wherein the WN X film having a thickness of about 10 to about 300 microseconds is left in the process of removing the second anti-reflection film after forming the second contact hole.
KR1019960061547A 1996-12-04 1996-12-04 Forming method of multi metal layers in a semiconductor device KR100250733B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019960061547A KR100250733B1 (en) 1996-12-04 1996-12-04 Forming method of multi metal layers in a semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960061547A KR100250733B1 (en) 1996-12-04 1996-12-04 Forming method of multi metal layers in a semiconductor device

Publications (2)

Publication Number Publication Date
KR19980043617A KR19980043617A (en) 1998-09-05
KR100250733B1 true KR100250733B1 (en) 2000-05-01

Family

ID=19485649

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960061547A KR100250733B1 (en) 1996-12-04 1996-12-04 Forming method of multi metal layers in a semiconductor device

Country Status (1)

Country Link
KR (1) KR100250733B1 (en)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02260535A (en) * 1989-03-31 1990-10-23 Seiko Epson Corp Manufacture of semiconductor device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02260535A (en) * 1989-03-31 1990-10-23 Seiko Epson Corp Manufacture of semiconductor device

Also Published As

Publication number Publication date
KR19980043617A (en) 1998-09-05

Similar Documents

Publication Publication Date Title
KR100278657B1 (en) Metal line structure for semiconductor device & manufacturing method thereof
KR100250733B1 (en) Forming method of multi metal layers in a semiconductor device
KR100612549B1 (en) Method of manufacturing a semiconductor device
KR100546204B1 (en) Method of forming interlayer insulating film of semiconductor device
KR100307827B1 (en) Metal wiring contact formation method of semiconductor device
KR100451493B1 (en) Metal wiring formation method of semiconductor device
KR100499401B1 (en) Method for forming metal interconnection layer of semiconductor device
KR100223267B1 (en) Method for forming multi metal interconnection layer of semiconductor device
KR100406562B1 (en) Method for forming metal line
KR100332122B1 (en) Method of forming a metal wiring in a semiconductor device
KR0171953B1 (en) Layer insulation film forming method of semiconductor device
KR100353534B1 (en) Method for forming metal interconnection layer in semiconductor device
JP2002184858A (en) Method for fabricating semiconductor element
KR100252764B1 (en) Method for fabricating multi-layer metallization in semiconductor device
KR100641910B1 (en) Method for forming metal line in semiconductor device
KR100560292B1 (en) Metal wiring formation method of semiconductor device
KR100332131B1 (en) Method for forming metal film in semiconductor device
KR20000012966A (en) Contact manufacturing method of semiconductor
KR100552835B1 (en) Method of forming metal plug of semiconductor device
KR19990015185A (en) Manufacturing Method of Semiconductor Device
KR100314741B1 (en) Method for forming metal line in semiconductor device
KR20050087471A (en) Method for forming metal line of semiconductor device
KR20020068569A (en) Method for manufacturing multi-layered metal line of semiconductor device
KR20000015238A (en) Method for forming a metal wire of a semiconductor device
KR19990051680A (en) Method of forming multilayer wiring of semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080102

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee