KR19990015185A

KR19990015185A - Manufacturing Method of Semiconductor Device

Info

Publication number: KR19990015185A
Application number: KR1019970037105A
Authority: KR
Inventors: 장영관; 심성민
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1997-08-02
Filing date: 1997-08-02
Publication date: 1999-03-05

Abstract

평탄화된 보호층을 형성할 수 있는 반도체 장치의 제조 방법이 개시되어 있다. 하나 이상의 제1 금속 라인이 형성되어 있는 반도체 기판의 상부에 제2 금속층을 형성한 후, 상기 제2 금속층을 패터닝하여 제2 금속 라인을 형성한다. 상기 제2 금속 라인이 형성된 결과물의 상부에 고밀도 플라즈마 화학 기상 증착(HDP-CVD) 방식으로 절연층을 형성한다. 산소 플라즈마 소오스를 사용한 HDP-CVD 방식으로 상기 절연층의 상부에 보호층을 형성한다. 보이드가 발생하지 않고 두께 균일성이 ±5% 이하로 평탄도가 개선된 보호층을 형성함으로써, 크랙 및 금속 오픈을 방지할 수 있다.A method of manufacturing a semiconductor device capable of forming a planarized protective layer is disclosed. After forming a second metal layer on the semiconductor substrate on which at least one first metal line is formed, the second metal layer is patterned to form a second metal line. An insulating layer is formed on the resultant on which the second metal line is formed by high density plasma chemical vapor deposition (HDP-CVD). A protective layer is formed on the insulating layer by HDP-CVD using an oxygen plasma source. By forming a protective layer having no flatness and improved flatness with thickness uniformity of ± 5% or less, cracks and metal openings can be prevented.

Description

Manufacturing Method of Semiconductor Device

본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 보이드(void)가 없고 평탄도가 개선된 보호층(passivation layer)을 형성할 수 있는 반도체 장치의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device capable of forming a passivation layer having no void and improved flatness.

반도체 장치에 있어서 다층 금속화 공정이 실용화됨에 따라, 금속 라인들을 절연시키기 위한 층간 절연막(intermetal dielectric film; IMD) 및 웨이퍼의 최상부에 형성되는 보호층에 대한 중요성이 강조되고 있다. 상기 층간 절연막은 금속 라인들 간의 기생 캐피시턴스를 감소시키기 위하여 저유전 물질로 형성되여야 하고, 우수한 단차 도포성(step coverage)을 가져야 한다. 상기 보호층은 조립 및 패키징 동안에 물리적 및 화학적 손상을 방지하는 절연 보호층으로서, 우수한 평탄도를 가져야 한다.As the multilayer metallization process becomes practical in semiconductor devices, the importance of an intermetal dielectric film (IMD) and a protective layer formed on top of a wafer for insulating metal lines is emphasized. The interlayer insulating film should be formed of a low dielectric material in order to reduce parasitic capacitance between metal lines, and should have excellent step coverage. The protective layer is an insulating protective layer that prevents physical and chemical damage during assembly and packaging and should have good flatness.

도 1은 종래 방법에 의한 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.1 is a cross-sectional view for explaining a method for manufacturing a semiconductor device by a conventional method.

도 1을 참조하면, 다수의 제1 금속 라인(12)이 형성되어 있는 반도체 기판(10)의 상부에 화학 기상 증착(chemical vapor deposition; 이하 CVD라 한다) 방식으로 산화막을 증착한 후 이를 평탄화시켜 평탄화층(14)을 형성한다. 이어서, 상기 평탄화층(14)의 상부에 금속막을 증착하고 이를 사진식각 공정으로 패터닝하여 다수의 제2 금속 라인(16)을 형성한다. 다음에, 상기 결과물의 상부에 플라즈마-증대 CVD (PE-CVD) 방식으로 P-TEOS(plasma-tetraethylorthosilicate glass)막 또는 PE-SiO₂막을 증착하여 절연층(18)을 형성한 후, 그 상부에 PE-CVD 방식으로 질화막(SiN)을 증착하여 보호층(20)을 형성한다.Referring to FIG. 1, an oxide film is deposited on a semiconductor substrate 10 on which a plurality of first metal lines 12 are formed by chemical vapor deposition (hereinafter referred to as CVD), and then planarized. The planarization layer 14 is formed. Subsequently, a metal film is deposited on the planarization layer 14 and patterned by a photolithography process to form a plurality of second metal lines 16. Next, a plasma-tetraethylorthosilicate glass (P-TEOS) film or PE-SiO ₂ film is deposited on the resultant by plasma-enhanced CVD (PE-CVD) to form an insulating layer 18 thereon. The protective layer 20 is formed by depositing a nitride film (SiN) by PE-CVD.

그러나, 상술한 종래 방법에 의하면, 제2 금속 라인(16)의 모서리 부분에 상기 PE-TEOS막 또는 PE-SiO₂막으로 이루어진 절연층(18)이 집중적으로 증착됨으로써, 제2 금속 라인(16)들 사이의 공간에 가스가 진입하는 것이 방해된다. 따라서, 상기 절연층(18)의 단차 도포성이 저하되어 상기 제2 금속 라인(16)들 사이에 보이드가 심하게 형성된다. 특히, 각종 열 스트레스가 가해지는 외부 환경에 반도체 소자가 노출되었을 때, 상기 보이드의 폴딩 영역(folding area)에서 크랙(crack)이 발생되어 금속 부식 또는 금속 오픈의 원인이 된다. 또한, 상기 CVD 방식의 절연막으로 보호층을 형성하게 되면, 그 평탄도가 낮기 때문에 리드-온-칩(lead on chip; LOC)형 패키지의 다이 본딩 공정시 리드 프레임과 금속층과의 접촉 면적이 좁아진다.However, according to the conventional method described above, the insulating layer 18 made of the PE-TEOS film or the PE-SiO ₂ film is concentrated on the corner of the second metal line 16, whereby the second metal line 16 is deposited. The entry of gas into the space between them is hindered. Therefore, the step applicability of the insulating layer 18 is lowered, and voids are severely formed between the second metal lines 16. In particular, when the semiconductor device is exposed to an external environment subjected to various thermal stresses, cracks are generated in the folding area of the voids, which may cause metal corrosion or metal opening. In addition, when the protective layer is formed of the CVD insulating film, since the flatness is low, the contact area between the lead frame and the metal layer is narrow during the die bonding process of the lead-on-chip (LOC) type package. Lose.

따라서, 본 발명의 목적은 보이드가 없고 평탄도가 개선된 보호층을 형성할 수 있는 반도체 장치의 제조 방법을 제공하는데 있다.Accordingly, an object of the present invention is to provide a method for manufacturing a semiconductor device capable of forming a protective layer having no voids and improved flatness.

도 2 내지 도 4는 본 발명에 의한 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.2 to 4 are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the present invention.

도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings

100 : 반도체 기판 102 : 제1 금속 라인100 semiconductor substrate 102 first metal line

104 : 평탄화층 106 : 제2 금속 라인104 planarization layer 106 second metal line

108 : 절연층 110 : 보호층108: insulating layer 110: protective layer

상기 목적을 달성하기 위하여 본 발명은, 하나 이상의 제1 금속 라인이 형성되어 있는 반도체 기판의 상부에 제2 금속층을 형성하는 단계; 상기 제2 금속층을 패터닝하여 제2 금속 라인을 형성하는 단계; 상기 제2 금속 라인이 형성된 결과물의 상부에 고밀도 플라즈마 화학 기상 증착(high density plasma chemical vapor deposition; 이하 HDP-CVD라 한다) 방식으로 절연층을 형성하는 단계; 및 산소 플라즈마 소오스를 사용한 HDP-CVD 방식으로 상기 절연층의 상부에 보호층을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.In order to achieve the above object, the present invention comprises the steps of forming a second metal layer on top of the semiconductor substrate is formed one or more first metal lines; Patterning the second metal layer to form a second metal line; Forming an insulating layer on a top of the resultant product on which the second metal line is formed by high density plasma chemical vapor deposition (hereinafter referred to as HDP-CVD); And forming a protective layer on the insulating layer by HDP-CVD using an oxygen plasma source.

바람직하게는, 상기 절연층은 SiO₂또는 P-TEOS 중의 어느 하나로 형성하고, 상기 보호층은 SiON 또는 SiN 중의 어느 하나로 형성한다.Preferably, the insulating layer is formed of any one of SiO ₂ or P-TEOS, and the protective layer is formed of any one of SiON or SiN.

본 발명은 보이드의 발생을 억제하기 위하여 금속층의 상부에 HDP-CVD 방식으로 절연층을 형성한 후, 산소 가스를 플라즈마 소오스로 사용하는 HDP-CVD 방식으로 상기 절연층의 상부에 보호층을 형성한다. 따라서, 보이드가 발생하지 않고 두께 균일성이 ±5% 이하로 낮아 평탄도가 개선된 보호층을 얻을 수 있다.The present invention forms an insulating layer on the metal layer by the HDP-CVD method to suppress the generation of voids, and then forms a protective layer on the insulating layer by the HDP-CVD method using oxygen gas as a plasma source. . Accordingly, a protective layer having improved flatness can be obtained because voids do not occur and thickness uniformity is lowered to ± 5% or less.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 제2 금속 라인(106)을 형성하는 단계를 도시한다. 하나 이상의 제1 금속 라인(102)이 형성되어 있는 반도체 기판(100)의 상부에 평탄화층(104)을 형성한다. 예를 들어, 상기 평탄화층(104)은 PECVD 방법으로 P-SiH₄막 또는 P-TEOS막을 증착하는 단계와, 상기 결과물의 상부에 스핀-온 글라스(spin-on glass; SOG)막을 스핀 코팅한 후 상기 SOG막을 에치백(etch-back)하는 단계를 수행함으로써 형성한다.2 illustrates forming a second metal line 106. The planarization layer 104 is formed on the semiconductor substrate 100 on which one or more first metal lines 102 are formed. For example, the planarization layer 104 may be formed by depositing a P-SiH ₄ film or a P-TEOS film by a PECVD method, and spin-coating a spin-on glass (SOG) film on top of the resultant material. It is then formed by performing the step of etching back the SOG film (etch-back).

이어서, 상기 평탄화층(104)의 상부에 금속층, 예컨대 알루미늄층을 증착하고 이를 사진식각 공정으로 패터닝함으로써 제2 금속 라인(106)을 형성한다.Subsequently, a second metal line 106 is formed by depositing a metal layer, for example, an aluminum layer on the planarization layer 104 and patterning the same by using a photolithography process.

도 3은 절연층(108)을 형성하는 단계를 도시한다. 상기와 같이 제2 금속 라인(106)을 형성한 후, 결과물의 상부에 HDP-CVD 방식으로 P-TEOS 또는 SiO₂를 증착하여 절연층(108)을 형성한다. 상기 HDP-CVD 방식을 진행할 때는 하나의 반응 챔버 내에서 증착과 식각이 계속 반복적으로 이루어지므로, 도 3에 도시된 바와 같이 제2 금속 라인(106)의 모서리 부분에 절연층의 돌출부(overhang)가 생성되지 않는다.3 illustrates forming an insulating layer 108. After forming the second metal line 106 as described above, the insulating layer 108 is formed by depositing P-TEOS or SiO ₂ on the resultant by HDP-CVD. In the HDP-CVD method, since deposition and etching are continuously performed in one reaction chamber, an overhang of the insulating layer is formed at the corner of the second metal line 106 as shown in FIG. 3. Not generated.

여기서, 상기 HDP-CVD 방식은 낮은 증착 온도를 가지며, PE-CVD 방식 또는 바이어스-스퍼터드 CVD (bias-sputtered CVD) 방식에 비해 높은 종횡비(aspect ratio)를 갖는 공간을 매립할 수 있다. 이것은 고밀도 플라즈마가 기존의 RF 플라즈마보다 더 낮은 압력, 예컨대 1∼2 mTorr의 압력에서 작업이 가능하기 때문이다. 또한, 상기 고밀도 플라즈마는 2.45 ㎓의 마이크로 웨이브 주파수에서 생성되며, 특히 SiO₂를 증착할 때 실란(SiH₄), 산소(O₂) 및 아르곤(Ar) 가스가 반응 챔버 내에 주입된다. 즉, HDP-CVD 방식으로 SiO₂막을 증착할 때 산소 이온으로 성장되는 박막을 스터퍼 에칭하면서 증착이 연속적으로 이루어진다.Here, the HDP-CVD method has a low deposition temperature and can fill a space having a higher aspect ratio than the PE-CVD method or the bias-sputtered CVD method. This is because high density plasmas can work at lower pressures than conventional RF plasmas, such as 1 to 2 mTorr. In addition, the high density plasma is generated at a microwave frequency of 2.45 GHz, in particular silane (SiH ₄ ), oxygen (O ₂ ) and argon (Ar) gases are injected into the reaction chamber when SiO ₂ is deposited. That is, when the SiO ₂ film is deposited by the HDP-CVD method, the deposition is continuously performed while stuffer etching the thin film grown with oxygen ions.

도 4는 보호층(110)을 형성하는 단계를 도시한다. 상기와 같이 절연층(108)을 형성한 후, HDP-CVD 방식에 의해 P-SiN막 또는 P-SiON막을 증착함으로써 보호층(110)을 형성한다. 여기서, 상기 HDP-CVD 공정을 수행할 때 플라즈마 소스로 아르곤 가스를 사용할 경우에는, 셀프-바이어스의 결과로 인하여 막질에 정전기적으로 유발된 손상(damage)이 발생할 뿐만 아니라 막질의 두께 균일성이 ±5% 이상 (직경이 150㎜ 이상인 대구경 웨이퍼인 경우)으로 상당히 나쁘다. 따라서, 본 발명에서는 상기 보호층(110)을 형성하기 위한 HDP-CVD 공정을 수행할 때 아르곤 가스 대신에 산소 가스를 플라즈마 소스로 이용함으로써 두께 균일성을 ±5% 이하로 낮추었다. 이때, 산소 이온은 SiO₂등의 산화막을 스퍼터 에칭해서 평탄화를 이룬다.4 illustrates forming a protective layer 110. After the insulating layer 108 is formed as described above, the protective layer 110 is formed by depositing a P-SiN film or a P-SiON film by HDP-CVD. In this case, when argon gas is used as the plasma source when performing the HDP-CVD process, not only electrostatic-induced damage to the film due to self-biasing occurs but also the film thickness uniformity is ± 5% or more (for large diameter wafers with a diameter of 150 mm or more), which is considerably bad. Therefore, in the present invention, when performing the HDP-CVD process for forming the protective layer 110, the thickness uniformity is lowered to ± 5% or less by using oxygen gas as a plasma source instead of argon gas. At this time, oxygen ions are sputter-etched to form an oxide film such as SiO ₂ .

이와 같은 방법으로 HDP-CVD 공정을 실시하면 도 4에 도시된 바와 같이 보이드가 없이 평탄화된 보호층(110)을 얻을 수 있다.When the HDP-CVD process is performed in this manner, the protective layer 110 flattened without voids can be obtained as shown in FIG. 4.

상술한 바와 같이 본 발명에 의하면, 보이드의 발생을 억제하기 위하여 금속층의 상부에 HDP-CVD 방식으로 절연층을 형성한 후, 산소 가스를 플라즈마 소오스로 사용하는 HDP-CVD 방식으로 상기 절연층의 상부에 보호층을 형성한다. 따라서, 보이드가 발생하지 않고 두께 균일성이 ±5% 이하로 낮아 평탄도가 개선된 보호층을 얻을 수 있으므로, 크랙 및 금속 오픈을 방지할 수 있다.As described above, according to the present invention, after the insulating layer is formed on the metal layer by the HDP-CVD method to suppress the generation of voids, the upper part of the insulating layer by the HDP-CVD method using oxygen gas as the plasma source. To form a protective layer. Therefore, since voids do not occur and thickness uniformity is lowered to ± 5% or less, a protective layer having improved flatness can be obtained, and cracks and metal openings can be prevented.

상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.As described above, although described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified without departing from the spirit and scope of the invention described in the claims below. And can be changed.

Claims

Forming a second metal layer on top of the semiconductor substrate on which at least one first metal line is formed;

Patterning the second metal layer to form a second metal line;

Forming an insulating layer on the resultant material on which the second metal line is formed by high density plasma chemical vapor deposition; And

And forming a protective layer on the insulating layer by a high density plasma chemical vapor deposition using an oxygen plasma source.

The method of claim 1, wherein the insulating layer is formed of SiO ₂ or P-TEOS.

The method of manufacturing a semiconductor device according to claim 1, wherein the protective layer is formed of either SiON or SiN.