KR100248196B1 - Manufacturing method of laminated ceramic part - Google Patents
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- 239000000919 ceramic Substances 0.000 title abstract description 37
- 238000004519 manufacturing process Methods 0.000 title abstract description 20
- 238000000034 method Methods 0.000 claims abstract description 21
- 239000002184 metal Substances 0.000 claims abstract description 10
- 238000003825 pressing Methods 0.000 claims abstract description 7
- 238000004080 punching Methods 0.000 claims abstract description 5
- 238000005245 sintering Methods 0.000 claims abstract description 4
- 238000007796 conventional method Methods 0.000 description 4
- 238000005429 filling process Methods 0.000 description 4
- 239000012467 final product Substances 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 239000000843 powder Substances 0.000 description 2
- 239000000047 product Substances 0.000 description 2
- 238000010345 tape casting Methods 0.000 description 2
- 230000002950 deficient Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000010304 firing Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
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- H01G4/12—Ceramic dielectrics
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Abstract
본 발명의 적층 세라믹 부품의 제조방법은 복수개의 그린 쉬트를 압착하여 더미용 압착 그린쉬트를 형성하는 단계와, 상기 더미용 압착 그린 쉬트에 펀칭 공정으로 비아홀을 형성하는 단계와, 상기 비아홀에 금속 페이스트를 필링하는 단계와, 상기 금속 페이스트를 커버하도록 상기 더미용 압착 그린 쉬트 상에 회로 패턴을 형성하는 단계와, 상기 회로 패턴이 형성된 더미용 압착 그린 쉬트를 복수개 적층한 후 소결하는 단계를 포함한다. 본 발명의 적층 세라믹 부품의 제조방법에 의하면, 회로 패턴이 없는 더미용 그린 쉬트들을 압착한 후 비아홀 형성, 비아 필링의 공정을 한번에 행함으로써 이에 따른 시간과 비용을 절감할 수 있다.The method of manufacturing a multilayer ceramic component of the present invention comprises the steps of forming a pressed green sheet for dummy by pressing a plurality of green sheets, forming a via hole by a punching process on the pressed green sheet for dummy, and a metal paste in the via hole. And forming a circuit pattern on the dummy compressed green sheet to cover the metal paste, and stacking and sintering a plurality of dummy compressed green sheets on which the circuit pattern is formed. According to the method of manufacturing a multilayer ceramic component of the present invention, the process of forming via holes and via filling at once after compressing dummy green sheets without a circuit pattern can be performed, thereby reducing time and cost.
Description
본 발명은 적층 세라믹 부품의 제조방법에 관한 것으로, 보다 상세하게는 복수개의 그린 쉬트들간을 연결하는 비아홀의 정렬을 정밀하게 할 수 있는 적층 세라믹 부품의 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a multilayer ceramic component, and more particularly, to a method of manufacturing a multilayer ceramic component capable of precise alignment of via holes connecting a plurality of green sheets.
일반적으로, 적층 세라믹 부품은 복수개의 그린 쉬트가 적층된 구조를 하고 있으며, 상기 개개의 그린 쉬트는 비아홀을 이용하여 전기적으로 연결한다. 따라서, 복수개의 그린 쉬트를 전기적으로 연결하는 비아홀은 정확하게 정렬되어야 하고, 또 상기 비아홀을 신뢰성 있게 형성하는 것이 필요하다. 여기서, 종래의 비아홀 형성방법을 포함하는 적층 세라믹 부품의 제조방법을 설명한다.In general, the multilayer ceramic component has a structure in which a plurality of green sheets are stacked, and the individual green sheets are electrically connected using via holes. Therefore, the via holes electrically connecting the plurality of green sheets should be aligned correctly, and it is necessary to reliably form the via holes. Here, a method of manufacturing a multilayer ceramic component including the conventional via hole forming method will be described.
도 1a 내지 도 1c는 종래 기술에 의한 비아홀 형성방법을 포함하는 종래의 적층 세라믹 부품의 제조방법을 설명하기 위한 평면도이고, 도 2는 상기 도 1c의 II-II에 따른 단면도이다.1A to 1C are plan views illustrating a conventional method of manufacturing a multilayer ceramic component including a via hole forming method according to the prior art, and FIG. 2 is a cross-sectional view taken along line II-II of FIG. 1C.
도 1a를 참조하면, 적층 세라믹 제품을 제조하기 위해 세라믹 분말을 테이프 캐스팅 방법을 이용하여 그린 쉬트(1)로 제조한다. 이어서, 상기 그린 쉬트(1)에 펀칭공정을 통하여 상하부 그린쉬트(도시 안됨)와 전기적으로 연결할 수 있는 비아홀(3)과 정렬을 위한 레지스트레이션홀(5)을 형성한다.Referring to FIG. 1A, ceramic powder is manufactured into a
도 1b를 참조하면, 상기 비아홀(3)에 상하부 그린 쉬트와의 전기적 접속을 위해 금속 패이스트(7)를 채워넣는 비아홀 필링 공정을 진행한다. 이렇게 되면, 후속공정에서 상하부 그린 쉬트를 전기적으로 연결할 수 있게 된다.Referring to FIG. 1B, a via hole filling process is performed in which the
도 1c 및 도 2를 참조하면, 상기 비아홀(3) 상에 랜드 패턴(9)을 형성한다. 상기 랜드 패턴(9)은 상기 비아홀(3)의 직경이 200∼300㎛로 작기 때문에 후속의 그린 쉬트를 적층하는 적층 공정시 정렬이 되지 않을 경우 전기적 단락의 문제가 발생할 수 있기 때문에 형성한다. 계속하여, 상기 도 2와 같이 형성된 그린 쉬트를 복수개 적층하고 회로 패턴을 인쇄한 후 소성의 공정을 거쳐 도 3a 및 도 3b에 도시한 바와 같은 적층 세라믹 부품를 완성하게 된다.1C and 2, a
도 3a는 도 2의 그린 쉬트를 복수개 증착한 더미용 그린 쉬트를 포함하는 적층 세라믹 부품을 도시한 단면도이고, 도 3b는 도 3a의 더미용 그린 쉬트를 복수개 적층한 적층 세라믹 부품을 도시한 단면도이다. 도 3a 및 도 3b에서, 도 2와 동일한 참조번호는 동일한 부재를 나타낸다.3A is a cross-sectional view illustrating a multilayer ceramic component including a dummy green sheet in which a plurality of green sheets of FIG. 2 are deposited, and FIG. 3B is a cross-sectional view of a multilayer ceramic component in which a plurality of dummy green sheets of FIG. 3A are stacked. . In Figs. 3A and 3B, the same reference numerals as in Fig. 2 denote the same members.
구체적으로, 도 3a는 도 2와 같이 형성된 그린 쉬트(1)를 6개 적층한 적층 세라믹 부품을 도시한 도면으로써, 각 그린 쉬트(1) 간의 정렬에 약간의 오차가 있더라도 랜드 패턴(9)을 통하여 안정한 전기적 접속을 이룰 수 있다. 또 도 3b는 도 2와 같이 형성된 그린 쉬트를 15개 적층한 적층 세라믹 부품을 도시 도면으로써, 각 그린 쉬트(1) 내부에 회로 패턴을 포함하지 않고 단지 비아홀로 연결되는 더미용 그린쉬트(A, B, C)를 포함한다. 상기 그린 쉬트간의 정렬에 약간의 오차가 있더라도 랜드 패턴을 통하여 안정한 전기적 접속을 이룰 수 있고, 상기 더미용 그린 쉬트(A, B, C)는 회로패턴(11)을 통하여 상하부를 연결한다.Specifically, FIG. 3A illustrates a multilayer ceramic component in which six
그런데, 상술한 바와 같은 종래의 적층 세라믹 부품의 제조방법은 적층 세라믹 부춤의 제조시 복수개의 그린 쉬트(1)들을 적층하여 일체화시키기 때문에 각각의 그린 쉬트(1)에 대해서 금속 페이스트(7)를 채우는 비아홀 필링 공정과 랜드 패턴(9)을 형성하는 공정을 반드시 수행해야 한다. 이렇게 각각의 그린 쉬트(1)에 금속 페이스트(4) 및 랜드 패턴(9)을 형성하게 되면 많은 시간과 비용이 증가하게 되는 문제점이 있다.However, the conventional method of manufacturing a multilayer ceramic component as described above is to fill the
또한, 상기 종래의 적층 세라믹 부품의 제조방법에 의하면, 상기 금속 페이스트(7) 및 랜드 패턴(9)을 형성한 후 그린 쉬트(1)를 적층하기 때문에 상기 그린 쉬트(1)가 변형될 수 있어 그린 쉬트(1)간의 정렬시 문제점이 발생하게 된다.In addition, according to the conventional method of manufacturing a multilayer ceramic component, since the
따라서, 본 발명의 기술적 과제는 상술한 문제점을 해결할 수 있는 적층 세라믹 부품의 제조방법을 제공하는 데 있다.Therefore, the technical problem of this invention is providing the manufacturing method of the multilayer ceramic component which can solve the above-mentioned problem.
도 1a 내지 도 1c는 종래 기술에 의한 비아홀 형성방법을 포함하는 종래의 적층 세라믹 부품의 제조방법을 설명하기 위한 평면도이고,1A to 1C are plan views illustrating a conventional method of manufacturing a multilayer ceramic component including a via hole forming method according to the prior art.
도 2는 상기 도 1c의 II-II에 따른 단면도이고,2 is a cross-sectional view taken along II-II of FIG. 1C;
도 3a는 도 2의 그린 쉬트를 복수개 적층한 더미용 그린 쉬트를 포함하는 적층 세라믹 부품을 도시한 단면도이고,3A is a cross-sectional view illustrating a multilayer ceramic component including a dummy green sheet obtained by stacking a plurality of green sheets of FIG. 2.
도 3b는 도 3a의 더미용 그린 쉬트를 복수개 적층한 적층 세라믹 부품을 도시한 단면도이고,3B is a cross-sectional view illustrating a multilayer ceramic component in which a plurality of dummy green sheets of FIG. 3A are stacked.
도 4a 내지 도 4c는 본 발명에 의한 비아홀 형성방법을 포함하는 적층 세라믹 부품의 제조방법을 설명하기 위한 사시도이고,4A to 4C are perspective views illustrating a method of manufacturing a multilayer ceramic component including the via hole forming method according to the present invention.
도 5는 도 4c의 비아홀의 한 부분을 도시한 단면도이고,FIG. 5 is a cross-sectional view of a portion of the via hole of FIG. 4C;
도 6은 도 5의 더미용 압착 그린 쉬트들을 복수개 증착한 후의 적층 세라믹 부품을 도시한 단면도이다.FIG. 6 is a cross-sectional view illustrating a multilayer ceramic component after depositing a plurality of dummy compressed green sheets of FIG. 5.
상기 기술적 과제를 달성하기 위하여, 본 발명의 적층 세라믹 부품의 제조방법은 복수개의 그린 쉬트를 압착하여 더미용 압착 그린쉬트를 형성하는 단계와, 상기 더미용 압착 그린 쉬트에 펀칭 공정으로 비아홀을 형성하는 단계와, 상기 비아홀에 금속 페이스트를 필링하는 단계와, 상기 금속 페이스트를 커버하도록 상기 더미용 압착 그린 쉬트 상에 회로 패턴을 형성하는 단계와, 상기 회로 패턴이 형성된 더미용 압착 그린 쉬트를 복수개 적층한 후 소결하는 단계를 포함한다.In order to achieve the above technical problem, the manufacturing method of the multilayer ceramic component of the present invention comprises the steps of forming a pressed green sheet for the dummy by pressing a plurality of green sheets, and forming a via hole in the dummy pressed green sheet by a punching process Forming a circuit pattern on the dummy compressed green sheet to cover the metal paste, and stacking a plurality of dummy compressed green sheets on which the circuit pattern is formed. And then sintering.
본 발명의 적층 세라믹 부품의 제조방법에 의하면, 회로 패턴이 없는 더미용 그린 쉬트들을 압착한 후 비아홀 형성, 비아 필링의 공정을 한번에 행함으로써 수 수 있어 이에 따른 시간과 비용을 절감할 수 있다.According to the manufacturing method of the multilayer ceramic component of the present invention, the process can be performed by pressing the dummy green sheets without the circuit pattern and forming via holes and via filling at once, thereby reducing time and cost.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 4a 내지 도 4c는 본 발명에 의한 비아홀 형성방법을 포함하는 적층 세라믹 부품의 제조방법을 설명하기 위한 사시도이고, 도 5는 도 4c의 비아홀의 한 부분을 도시한 단면도이다. .4A to 4C are perspective views illustrating a method of manufacturing a multilayer ceramic component including a method of forming a via hole according to the present invention, and FIG. 5 is a cross-sectional view of a portion of the via hole of FIG. 4C. .
도 4a를 참조하면, 적층 세라믹 제품을 제조하기 위해 세라믹 분말을 테이프 캐스팅 방법에 의해 복수개의 그린 쉬트(21)들을 제조한다. 이어서, 상기 그린 쉬트들을 약한 압력으로 압착하여 더미용 압착 그린 쉬트(23)를 형성한다. 이때, 상기 압력은 적층 세라믹 부룸의 제조시 모든 그린 쉬트의 일체화를 위한 적층 공정시의 압력보다 낮게 하여 이러한 부가적인 공정이 최종 제품의 물성에 영향을 미치지 않게 한다.Referring to FIG. 4A, a plurality of
도 4b를 참조하면, 상기 더미용 압착 그린 쉬트(23)에 펀칭공정을 통하여 상하부의 그린 쉬트들과 전기적으로 연결할 수 있는 비아홀(25)과 정렬을 위한 레지스트레이션홀(27)을 종래와 다르게 한번에 형성한다. 이렇게 되면, 종래와 다르게 시간과 비용을 획기적으로 줄일 수 있다.Referring to FIG. 4B, unlike the related art, a
도 4c 및 도 5를 참조하면, 상기 더미용 압착 그린 쉬트(23)에 형성된 비아홀(25)에 상하부 그린 쉬트와 전기적 접속을 위해 금속 페이스트(29)를 채워넣는 비아홀 필링공정을 수행한다. 이렇게 되면, 본 발명은 종래와 같이 개개의 그린 쉬트에 랜드 패턴을 형성하지 않고 상하부의 그린 쉬트를 전기적으로 연결할 수 있게 된다. 왜냐하면, 상기 비아홀은 복수개의 그린 쉬트들이 압착되어 하나로 된 상태에서 형성되기 때문이다.Referring to FIGS. 4C and 5, a via hole filling process is performed in which a
계속하여, 상기 도 4c와 같이 형성된 더미용 압착 그린 쉬트(23)을 복수개 적층한 후 회로 패턴 인쇄 및 소성의 공정을 거쳐 도 6에 도시한 바와 같은 적층 세라믹 부품를 완성하게 된다.Subsequently, a plurality of dummy compressed
도 6은 도 5의 더미용 압착 그린 쉬트들을 복수개 적층한 후의 적층 세라믹 부품을 도시한 단면도이다. 도 6에서, 도 5와 동일한 참조번호는 동일한 부재를 나타낸다.6 is a cross-sectional view illustrating a multilayer ceramic component after stacking a plurality of dummy pressed green sheets of FIG. 5. In Fig. 6, the same reference numerals as in Fig. 5 denote the same members.
구체적으로, 도 6은 3개의 더미용 압착 그린 쉬트(23)가 적층된 적층 세라믹 부품을 도시한 단면도로써, 도 4c 및 도 5와 같이 형성된 더미용 압착 그린 쉬트(23)를 적층하여 형성된다. 여기서, 상기 도 6의 적층 세라믹 부품은 각층 내부에 회로 패턴을 포함하지 않고 단지 비아홀로 연결되는 더미용 압착 그린 쉬트(A, B. C)를 포함한다. 그리고, 상기 더미용 압착 그린 쉬트(A, B, C)는 회로패턴(31)을 통하여 상하부를 연결한다.Specifically, FIG. 6 is a cross-sectional view illustrating a multilayer ceramic component in which three dummy compressed
결과적으로 본 발명은 5개의 그린 쉬트들을 미리 압착하고 비아홀을 형성된 더미층에 회로 패턴을 인쇄하여 3개의 압착된 그린 쉬트들을 마련한다. 이어서, 압착되고 비아홀이 형성된 그린 쉬트를 적층 한 후 소성하여 적층 세라믹 부품을 제조한다.As a result, the present invention prepares three compressed green sheets by pre-compressing five green sheets and printing a circuit pattern on a dummy layer having via holes. Subsequently, a laminated ceramic component is manufactured by laminating and sintering the green sheet, which is compressed and formed with via holes.
이상, 실시예를 통하여 본 발명을 구체적으로 설명하였지만, 본 발명은 이에 한정되는 것이 아니고, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식으로 그 변형이나 개량이 가능하다.As mentioned above, although this invention was demonstrated concretely through the Example, this invention is not limited to this, A deformation | transformation and improvement are possible with the conventional knowledge in the art within the technical idea of this invention.
상술한 바와 같이 본 발명의 적층 세라믹 부품의 제조방법에 의하면, 회로 패턴이 없는 더미용 압착 그린 쉬트들을 마련한 후 비아홀 형성, 비아 필링의 공정을 한번에 행함으로써 종래의 랜드 패턴 형성공정을 생략할 수 있고 각 층에 대해 각각 수행하였던 공정수를 현저히 줄일 수 있어 이에 따른 시간과 비용을 절감할 수 있다.As described above, according to the manufacturing method of the multilayer ceramic component of the present invention, the conventional land pattern forming process can be omitted by providing the via-hole forming and via filling process at once after preparing the dummy compressed green sheets without the circuit pattern. The number of processes performed for each layer can be significantly reduced, thereby saving time and cost.
또한, 본 발명의 적층 세라믹 부품 제조방법은 각 층간의 연결역할을 하는 비아홀들 간의 매우 정밀한 정렬이 가능하여 최종 제품의 불량률을 줄일 수 있어 수율향상을 이룰 수 있다.In addition, the method of manufacturing a multilayer ceramic component of the present invention enables highly precise alignment between via holes serving as a connection between the layers, thereby reducing the defective rate of the final product, thereby improving yield.
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019970047362A KR100248196B1 (en) | 1997-09-13 | 1997-09-13 | Manufacturing method of laminated ceramic part |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019970047362A KR100248196B1 (en) | 1997-09-13 | 1997-09-13 | Manufacturing method of laminated ceramic part |
Publications (2)
Publication Number | Publication Date |
---|---|
KR19990025655A KR19990025655A (en) | 1999-04-06 |
KR100248196B1 true KR100248196B1 (en) | 2000-03-15 |
Family
ID=19521316
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019970047362A KR100248196B1 (en) | 1997-09-13 | 1997-09-13 | Manufacturing method of laminated ceramic part |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100248196B1 (en) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100673537B1 (en) * | 1999-12-10 | 2007-01-24 | 고등기술연구원연구조합 | A low temperature cofired ceramic on metal and method of producing the same |
KR20020065261A (en) * | 2001-02-06 | 2002-08-13 | 전자부품연구원 | ceramic piled components and method of manufacturing thereof |
KR20040023407A (en) * | 2002-09-11 | 2004-03-18 | 현대모비스 주식회사 | Broken Type PCB |
KR102528873B1 (en) * | 2020-09-28 | 2023-05-04 | 주식회사 디아이티 | Multilayer ceramic substrate having side electrode and method of manufacturing the same |
-
1997
- 1997-09-13 KR KR1019970047362A patent/KR100248196B1/en not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR19990025655A (en) | 1999-04-06 |
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Legal Events
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N231 | Notification of change of applicant | ||
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