KR100245310B1

KR100245310B1 - 단일칩내구현된제어기와메모리디바이스및이를실현하기에적합한메모리구조및방법

Info

Publication number: KR100245310B1
Application number: KR1019960706403A
Authority: KR
Inventors: 알. 모한 라오 지.
Original assignee: 로버트 에프. 도나휴; 씨러스 로직 인코포레이티드
Priority date: 1994-05-09
Filing date: 1995-05-08
Publication date: 2000-02-15
Also published as: KR970703596A; DE69513516D1; HK1010011A1; JPH09508735A; EP0760155B1; WO1995030988A1; DE69528851T2; EP0760155A1; EP0895246A1; EP0895246B1; US5473573A; DE69513516T2; US5583822A; DE69528851D1

Abstract

본 발명에 따라 제어기(103) 및 메모리(104)를 포함하는 단일 칩 상에 배치된 프로세싱 디바이스(107)이 제공된다. 제어기(103)은 어드레스 버스(202) 및 데이터 버스(204)에 결합된다. 메모리(103)은 각각의 블록(200)이 어드레스 버스(202)에 결합되고 데이터 버스(204)에 결합된 선택된 수의 출력 라인을 갖는, 메모리 셀은 복수 개의 독립적이 어드레스 지정 블록(200)을 포함한다. 제어기(103)은 어드레스 버스(202)상에 제공된 어드레스를 통해 블록들(200)중 선택된 것의 선택된 수의 메모리 셀의 위치를 액세스한다.

Description

단일칩내 구현된 제어기와 메모리 디바이스 및 이를 실현하기에 적합한 메모리 구조 및 방법

비디오/그래픽 디스플레이 능력을 갖는 전형적인 처리 시스템은 중앙 프로세싱 디바이스(CPU), 시스템 버스에 의해 CPU에 결합된 디스플레이 제어기, 시스템 버스에 의해 역시 결합된 시스템 메모리, 근거에 버스에 의해 디스플레이 제어기에 결합된 프레임 버퍼, 주변 회로(예, 클록 구동기 및 신호 변환기) 디스플레이 구동기 회로 소자 및 디스플레이 장치를 포함한다. CPU는 일반적으로 전체적인 시스템 제어를 제공하고, 사용자 명령 및 시스템 메모리로부터 검색된 프로그램 명령에 반응하여 디스플레이 장치 상에 디스플레이될 그래픽 영상의 내용을 제어한다. 예를 들면 비디오 그래픽 구조(VGA) 제어기일 수 있는 디스플레이 제어기는 일반적으로 CPU와 디스플레이 구동기 회로 소자를 접속시키고, 데이터 처리 및 디스플레이 재생 동작 동안 그래픽 및(또는) 비디오 데이터와 프레임 버퍼를 교환시키고, 프레임 버퍼 메모리 동작을 제어하고, 컬러 확장 등의 주요 그래픽 또는 비디오 데이터에 대한 추가의 처리를 수행한다. 디스플레이 구동기 회로 소자는 디스플레이 제어기로부터 수신된 디지털 데이터를 디스플레이 장치에 요구되는 아날로그 레벨로 변환시켜 그래픽/비디오 디스플레이 영상을 발생시킨다. 디스플레이 장치는 처리되는 그래픽/비디오 데이터에 의해 나타낸 정보를 전달하는 사용자에게 영상을 제공하는 임의의 유형의 장치일 수 있다. ＆quot;디스플레이＆quot;는 프린터 또는 다른 문서 뷰/인쇄 기구일 수도 있다.

프레임 버퍼는 영상을 필터링 또는 드로우잉 하는 등의 처리 동작 동안 전체 디스플레이 프레임의 각각의 픽셀의 컬러/그레이-영상을 한정하는 그래픽 또는 비디오 데이터의 워드를 저장한다. 디스플레이 재생 동안, 이러한 ＆quot;픽셀 데이터＆quot;는 재생되는 디스플레이 스크린 상에 대응하는 픽셀들로서 디스플레이 제어기에 의해 픽셀 곱하기 픽셀로서 프레임 버퍼로부터 검색된다. 따라서, 프레임 버퍼의 크기의 각각의 디스플레이 프레임 내의 픽셀의 수 및 각각의 픽셀을 한정하기 위해 사용된 각각의 워드의 비트(바이트)수에 직접적으로 대응한다. 표준 VGA 시스템에서, 각각의 프레임은 픽셀들의 640열 및 480행으로 구성되고, 각각의 픽셀은 8비트로 제한되고, 프레임 버퍼는 307,200 바이트의 최소 용량을 가져야 한다. 1280×1024 디스플레이 등의 보다 큰 디스플레이를 위해, 약 1.5MByte 또는 보다 큰 메모리 공간이 요구된다. 프레임 버퍼의 요구되는 크기는 보다 많은 비트가 각각의 픽셀을 한정하기 위해 사용되는 경우에 추가로 증가한다. 프레임 버퍼(104)의 크기 및 성능은 많은 인자, 에를 들면 모니터 픽셀의 수, 모니터 DOT 클록 속도 디스플레이 재생, 데이터 판독/기입 빈도, 및 메모리 대역폭에 의해 극소수만을 지명하도록 지시받음을 인식해야 한다.

대부분의 프레임 버퍼는 랜덤 액세스 메모리 장치(RAMs)로 구축된다. 현재 시판 중인 RAM 장치는 대부분 이들의 고안 및 제조 동안 이루어져야 하는 교환의 결과로서, 불행하게도 이들의 용도가 제한된다. 주로 비용 및 제조 수율로 인해, RAM 제조자는 단일 집적 회로 상에 제공될 수 있는 저장 위치(셀)의 수에 제한된다. 추가로, 디자인 교환은 데이터 및 어드레스 핀의 수를 최소화하고, 주어진 메모리 시스템에 요구되는 장치의 수를 최소화하고, 데이터 및 어드레스 포트의 폭을 최적화하기 위한 목적으로 이루어져야 한다. 예를 들면, 4Mbit(0.5MByte) 램은 4M×1(즉, 4밀리언 1-비트 워드를 저장), 1M×4, 512K×8,256k×16 또는 128K×32)128 싸우전드 32-비트 워드를 저장) 장치로서 배열될 수 있다. 일 극단에서, 4M×1구조는 어드레스당 단일 비트에 대한 액세스를 허용함으로써 32-비트 데이터 버스를 완전히 서비스하는 32장치의 사용을 수반한다. 이러한 구축은 고가의 광범위한 공간을 소비하는 단점이 있다. 다른 극단에서, 단일의 128×32 장치가 32-비트 버스를 서비스할 수 있다. 전체적인 워드 저장 용량은 비교적 작고, 각각의 칩/패키지는 17개의 추가의 어드레스 핀(파워, 제어 및 특징 핀을 언급하지 않음)에 따라 32개의 데이터 핀 만을 요한다. 전체 39데이터 및 어드레스 핀에 대한 수요는 칩과 그의 패키지 사이의 각각의 접속에 대한 최소 크기 요건 및 각각의 이러한 접속을 구동하기 위한 레벨 트랜슬레이터(구동기)회로에 대한 필요성으로 인해(그의 패키지 뿐만 아니라) 칩의 크기를 증가시킨다. 결과적으로, RAM 제조자는 일반적으로 256K×16구조 등의 보다 실질적인 구조를 채택하고 있다. 그런, 256K×16 구조조차 32-비트 버스를 서비스하기 위해 2개의 장치가 여전히 요구되고(또는 64-비트 버스를 서비스하기 위해 4개), 각각의 장치는 256K 딥 메모리(이는 매우 제한됨)에 대해 18어드레스 및 16데이터 핀을 여전히 요구한다.

단일 칩 상에 전체 프레임 버퍼를 제공할 뿐만 아니라 칩에 제어기를 부가하는 것이 제안되어 왔다. 단일 제어기/메모리 장치는 요구되는 광범위한 공간을 감소시킬 수 있고, 전체적으로 상호 접속 핀에 대한 필요성을 제거할 수 있다. 이러한 제안을 구현하는 것에 대한 주요 장애는 칩 제조 공정 동안 양호한 수율을 얻는 문제를 해결하기가 불가능하다는 것이다. 이미 개발된 제어기는 60-70%의 전형적인 다이 소트(제조) 수율을 초래하는 랜덤 로직 회로 소자를 사용함으로써 통상적으로 제조된다. 랜덤 로직 회로 소자는 일반적으로 ＆quot;수선 가능하지＆quot; 않다. 그러나, 메모리는 통상적으로 메모리 셀이 행 및 열의 배열로서 제조된다. 메모리 배열의 반복 특성은 칩 상에 제공된 여분의 행 및 열을 치환함으로써 ＆quot;수선＆quot;되는 결함 셀을 함유하는 열 및 행을 허용한다. ＆quot;수선＆quot;하는 능력에 따라, 메모리 장치에 대한 수율이 증가될 수 있다. 그러나, 전형적으로 주어진 배열의 2-3% 이하가 비용 제한으로 인한 ＆quot;수선 셀＆quot;로서 제공된다. 또한, 메모리 셀들이 블록으로 분배되는 경우에, 수선 셀들은 전형적으로 블록으로 부터 블록으로 전송될 수 없다. 따라서, 메모리 셀의 블록 내의 결함의 실질적인 수는 충분한 수선 셀이 전체적인 배열 내에 이용한 경우조차 통상적으로 수선될 수 없다. 현재, 메모리의 나머지 작동 블록만을 액세스하기 위한 수단이 없고, 그에 따라 전체 칩은 많은 경우에 폐기되어야 한다.

종래의 RAMs(다이내믹 RAMs)은 멀티플렉스된 주소 지정 시스템을 사용하는 단점이 있다. 메모리 액세스 동안, 행 어드레스 비트는 어드레스 버스 상의 각각의 DRAM에 전송되고, 열 어드레스 스트로브(RAS)에 반응하여 각각의 장치 어드레스 디코더로 래치된다. 열 어드레스 비트 및 열 어드레스 스트로브(CAS)는 각각의 DRAM에 제공되고, 대응하는 어드레스 디코더로 래치되고, 그 후 데이터는 메모리의 어드레스 지정된 위치에 기입되거나 또는 그로부터 검색될 수 있다. 시스템 메모리 어드레스 지정 스킴의 타이밍을 복잡하게 하는 대신에, 이러한 공정은 단일 마스터 클록 대신에 2개의 마스터 클록을 취한다.

따라서, 단일 집적 회로에서 제어기 및 연관된 메모리를 큰 수율로 제조함으로써 감소된 장치 비용을 허용하는 구조에 대한 필요성이 증가하고 있다. 특히, 이러한 구조는 단일 칩 상에 디스플레이 제어기 및 연관된 프레임 버퍼의 제조를 허용할 수 있다. 이러한 구조는 크기 및 출력 워드 배열을 차별화한 메모리로 적용시킬 수 있다. 다른 결함 메모리 칩의 기능적 부분이 여전히 사용될 수 있는 메모리 구조에 대한 필요성도 증가하고 있다. 또한, 이러한 구조는 DRAM 동작에서 ARS 및 CAS 신호의 발생 및 루우팅을 제거하는 것이 바람직하다. 구조는 대부분의 경우 전체적 시스템 성능을 증가시키기 위한 ＆quot;메모리 대역폭＆quot;병목을 해결할 수도 있다.

본 발명은 일반적으로 디지털 전자 회로에 관한 것이며, 보다 상세하게는 단일 칩 제어기-메모리 장치 및 이를 구현하기 적절한 메모리 구조에 관한 것이다.

도 1은 본 발명의 원리에 따른 프레임 버퍼-제어기 단일 칩 장치를 포함하는 처리 시스템의 기능적 블록도.

도 2는 본 발명의 원리를 특별히 구체화한 메모리 구조를 강조하는 도 1의 프레임 버퍼-제어기 장치의 보다 상세한 기능적 블록도.

본 발명의 원리는 결함 메모리 셀의 격리를 제공함으로써 실질적인 수의 나머지 동작 셀이 사용될 수 있는 신규 메모리 구조로 구현된다. 또한, 본 발명의 원리를 사용하는 메모리는 행 어드레스 스트로브(RAS) 및 열 어드레스 스트로브(CAS) 신호의 발생 및 로우팅을 요구하지 않으며, 사용자들의 필요에 따라 블록에서 블록에 기초하여 유용한 메모리 공간의 융통적인 사용을 허용한다. 그러나, 본 발명의 구조는 필요할 경우 종래의 RAS/CAS 클록 스킴과 함께 사용할 수 있음을 주의해야 한다. 본 발명의 개념에 따른 메모리 구조는 단일 칩 상에 제어기 및 메모리 장치를 구현하기에 특히 적절하다.

본 발명의 제1실시예에 따라, 단일 칩 상에 배치되고, 어드레스 버스 및 데이터 버스에 결합된 제어기 및 메모리를 포함하는 프로세싱 디바이스가 제공된다. 이 메모리는 각각의 블록이 어드레스 버스에 결합되고, 데이터 버스에 결합된 선택된 수의 출력 라인을 갖는 메모리 셀들의 복수 개의 독립적인 어드레스 지정 블록을 포함한다. 제어기는 어드레스 버스 상에 제공된 어드레스를 통해 블록들 중의 선택된 블록의 선택된 수의 메모리 셀을 포함하는 위치를 액세스한다.

본 발명의 다른 실시예는 각각의 블록이 데이터의 n-비트 워드 및 데이터 라인수 n을 각각 저장하기 위해 복수 개의 저장 위치를 갖는 메모리 셀들의 복수 개의 블록을 포함하는 메모리이다. 어드레스 디코더는 각각의 블록에 결합되고, 이러한 어드레스 디코더는 수신된 어드레스에 반응하여 대응하는 블록 내에 선택된 위치에 데이터 라인을 통한 액세스를 허용한다.

본 발명의 다른 실시예에 따라, 제어기, 제어기의 어드레스 포트에 결합된 j-비트 와이드 어드레스 버스, 제어기의 데이터 포트에 결합된 m-비트 와이드 데이터 버스, 및 메모리를 포함하는 집적 회로가 제공된다. 메모리는 각각의 블록의 셀들이 행수 x 및 열수 y의 배열로서 조직화되고, 각각의 블록이 상기 데이터 버스에 결합된 데이터 라인 수 n을 갖는 메모리 셀들이 블록수 z를 포함한다. 또한, 메모리는 각각의 디코더가 대응하는 블록에 결합됨으로써 상기 디코더에 제공된 어드레스가 적어도 1개의 블록의 데이터 라인수 n을 통해 적어도 하나의 블록의 n-비트 저장 위치에 액세스를 허용하는, 어드레스 버스에 결합된 어드레스 디코더수 z를 포함한다.

본 발명의 또 다른 실시예에 따라, 중앙 프로세싱 디바이스, 중앙 프로세싱 디바이스에 결합된 시스템 버스, 디스플레이 발생 장치 및 단일 칩 상에 배치되고, 시스템 버스 및 디스플레이 장치에 결합된 디스플레이 제어 회로 소자를 포함하는 처리 시스템이 제공된다. 단일 칩 디스플레이 제어 회로 소자는 디스플레이 제어기, 제어기의 어드레스 포트에 결합된 j-비트 와이드 어드레스 버스, 제어기의 데이터 포트에 결합된 m-비트 와이드 데이터 버스, 및 프레임 버퍼를 포함한다. 이 프레임 버퍼는 각각의 블록의 메모리 셀들이 행수 x 및 열수 y의 배열로서 조직화되고, 각각의 블록이 상기 데이터 버스에 결합된 데이터 라인 수 n을 갖는 메모리 셀들의 블록수 z를 포함한다. 또한, 프레임 버퍼는 각각의 디코더가 대응하는 블록에 결합됨으로써 디코더에 제공된 어드레스가 적어도 1개의 블록과 연관된 상기 데이터 라인수 n을 통해 적어도 하나의 블록 내에 n-비트 저장 위치에 액세스를 허용하는, 어드레스 버스에 결합된 어드레스 디코더수 z를 포함하기도 한다.

메모리에서 결함을 격리시키는 방법이 본 발명의 원리에 따라 제공된다. 메모리 셀의 배열은 메모리 셀들의 복수 개의 블록들로 분배된다. 메모리 셀들의 각각의 블록은 각각의 블록과 n-비트 위치의 데이터를 교환하기 위해 데이터 라인수 n을 구비하고 있다. 각각의 메모리 블록에 메모리 어드레스의 유일한 범위를 할당함으로써 n-비트 워드는 메모리 배열의 작동성 블록에 할당된 메모리 배열에 어드레스를 제공함으로써 작동성 블록들의 n-비트 위치와 교환될 수 있다.

본 발명의 원리를 구현하는 메모리 및 메모리-제어기 장치는 선행 기술에 비해 실질적인 장점을 갖는다. 특히, 셀들의 개별적인 어드레스 지정 블록에 메모리를 분배하는 것이 특히 유리하다. 무엇보다도, 결함 셀들은 최대의 허용 가능한 수선 후조차, 블록 바이 블록에 기초하여 격리될 수 있음으로써, 나머지 작동 블록들이 여전히 사용될 수 있다. 또한, 메모리의 독립적인 어드레스 지정 블록의 사용을 사용함으로써 사용자에게 소프트웨어 제어를 통해 메모리 용법을 최적화하고, 예를 들면 재생 시간을 줄인다. 또한, 본 발명의 어드레스 지정 스킴(및 특히 단일 칩 메모리-제어기 장치에 사용될 때)는 액세스당 행 및 열 어드레스 비트 모두를 함유하는 단일 어드레스 워드를 사용하므로, 행 어드레스 스트로브(RAS) 및 열 어드레스 스트로브(CAS) 신호의 발생 및 로우팅에 대한 필요성을 제거한다.

하기, 본 발명의 상세한 설명이 보다 잘 이해될 수 있도록 본 발명의 특징 및 기술적 장점을 앞서 개략적으로 기재하였다. 본 발명의 추가의 특징 및 장점을 이하 기재하며, 이는 본 발명의 주요 특허청구의 범위를 형성한다. 개시된 개념 및 특정 실시예는 본 발명의 동일한 목적들을 실행하기 위한 다른 구조물을 개질 또는 디자인하기 위한 기초로서 용이하게 이용될 수 있음을 당업계의 숙련자들이 이해해야 한다. 그와 동등한 구조는 첨부된 특허 청구의 범위에 나타낸 바의 본 발명의 정신 및 범위에서 벗어나지 않음을 당업계의 숙련자들이 인식해야 한다.

도 1은 그래픽과 또는 비디오 데이터의 디스플레이를 제어하기 위한 프로세싱시스템(100) 일부의 하이레벨의 기능적 블록도이다. 시스템(00)은 중앙프로세싱 유닛(101), 시스템 버스(102), 디스플레이 제어기(103), 프레임 버퍼(104), A/D변환기(DAC)(105)와 디스플레이 디바이스(106)를 포함한다. 본 발명의 원리에 따라, 디스플레이 제어기(103)와 프레임 버퍼(104)와 DAC(105)는 단일 집적회로칩(107)상에 함께 제조된다.

CPU(101)는 시스템(＆quot;마스터＆quot;)(100)의 전체의 동작을 제어하여, 사용자 요구에 따라 디스플레이 유닛(106)상에 디스플레이 되는 그래픽 데이터의 내용을 결정한다. 그리고 각종 데이터 처리 기능을 실행한다. CPU(101)는 예를 들어, 상업용 개인 컴퓨터에서 이용되는 범용 마이크로프로세서이다. CPU(101)는 로칼 버스, ISA버스 또는 PSI버스와 같은 시스템 버스(102)를 통하여 시스템의 리마인더와 통신한다. DAC(105)는 제어기(103)으로부터 디지털 데이터를 수신하고 그리고, 구동 디스플레이(106)에서 요구되는 아날로그 데이터에 응답하여 출력한다. 시스템(100)의 특정 구현에 따라, DAC(105)는 또한 칼라 팔레트, RGB/YUV 포맷 변환회로 및/또는 x-와 y-줌회로를 포함한다.

디스플레이(106)는 예를 들어 CRT회로 또는 액정 디스플레이, ELD(electroluminescent display), 플라즈마 디스플레이(PLD) 또는, 다수의 픽셀로 구성된 디스플레이 스크린상에 영상을 디스플레이하는 디스플레이 디바이스의 기타 다른 종류일 것이다. 또한, 디스플레이(106)는 예를 들어 직접 디지털 데이터를 수신하는 디지털 마이크로 디바이스 또는 질화 실리콘 등을 이용하는 디바이스(IEEE 스펙트럼의 논의에서, 1994년 1월에 설명된 바와 같은) 스테이트 오브 아트(state-of-art)이다. 별개의 실시예에서, ＆quot;디스플레이＆quot;(106)은 레이저 프린터 또는 유사한 문서 뷰/인쇄 기구 등의 다른 유형의 출력 장치일 수 있음에 유의해야 한다.

도 2는 보다 상세한 집적 회로(107)을 나타내는 블록도이다. 도 2에서, 제어기(103) 및 프레임 버퍼(104)는 본 발명의 원리를 구현하는 신규한 구조 내의 집적 회로(107)상에 배치된다. 프레임 버퍼(104) 자체의 신규한 구조는 본 발명의 원리에 따라 구축되고, 이들이 동일한 칩 상의 제어기의 존재하 또는 부재하에 메모리에 적용될 수 있는 방식으로 나타남에 주의해야 한다.

예시된 실시예에서, 제어기(103)은 VGA 제어기 등의 디스플레이 제어기이고, 무엇보다도 프레임 버퍼(103)과 그래픽 및(또는) 비디오 데이터의 교환을 제어하고, 메모리 재생을 제어하고, 컬러 확장 등의 데이터 처리 기능을 수행한다. 디스플레이 제어기는 디스플레이의 특정 용도에 대한 ＆quot;마스터＆quot;이고, 따라서 CPU(101)이 연산 작업을 수행하도록 한다. 더욱이, 디스플레이 제어기의 구조는 범용 마이크로프로세서의 그것보다 우수한 방식으로 그래픽 및 비디오 기능을 수행하도록 최적화된다. 제어기(103)은 소수의 옵션을 지정하도록 컬러 팔레트, 커서 발생 하드웨어, 및(또는) 비디오에서 그래픽으로의 변환 회로 소자를 포함할 수도 있다. 디스플레이 제어기를 사용하는 실시예에서, 제어기(103)은 Cirrus Logic, Inc.의 52XX 또는 63XX 패밀리의 제어기일 수 있다.

본 명세서에 기재된 한계를 제외하고, 본 발명의 원리는 제어기(103)의 특정 기능적 특성에 대해 의존하지 않는다. 따라서, 별개의 실시예에서, 제어기(103)은 가능한 한 많은 다른 범용 마이크로프로세서의 임의의 것, 제어기, 또는 연관된 랜덤 액세스 메모리와 관련하여 작동하는 제어 장치일 수 있다. 일반적으로, 제어기(103)은 메모리에 큰 데이터 배열을 획득하고, 저장하고, 처리하고 출력하는 전용 코프로세서이다. 제어기(103)은 ＆quot;비트 맵＆quot; 클래스 또는 ＆quot;포맷 메모리＆quot; 클래스(Electronic Design의 1994년 4월 18일자 논문에 기재됨)일 수 있다. 또한, 본 발명의 원리는 단일 칩(다이) 상의 혼합된-신호 제어 장치를 조절하고, 결과적으로, 제어기(103)은 무엇보다도 혼합된-신호 구동기, 클록 더블러, 상-잠금 루프를 포함할 수 있다. 바람직한 실시예에서 제어기(103)은 랜덤 로직으로 제조된다.

본 발명의 원리에 따라, 프레임 버퍼(104)은 선택된 수의 메모리 블록(200)으로 분배된다. 나타낸 실시예에서, 4개의 메모리 블록(200a-200d)가 행수 X 및 열 Y로서 배열된 메모리 셀들의 배열 각각에 제공되고, 배치되고 어드레스당 n-비트 워드를 출력한다. 각각의 메모리 블록은 어드레스 디코더(201)과 관련된다. 비트수 j의 어드레스가 제어기(103)으로부터 j-비트 와이드 어드레스 버스(202)를 통해 각각의 디코더(201)에 제공된다. 바람직하게는, 각각의 디코더(201)/블록(200)은 제어기 어드레스 공간에서 상이한 범위의 어드레스에 반응한다. 각각의 메모리 블록은 m-비트 와이드 데이터 버스(204)를 통해 제어기(103)에 결합된 데이터 라인(203)의 수 n을 포함한다. 또한, 각각의 메모리 블록은 치환에 의해 결합 셀을 수선하기 위한 많은 여분의 셀(205)를 센스 증폭기 및 인에이블/디스에이블 퓨즈 등의 주변 회로와 함께) 포함한다. 바람직한 실시예에서, 프레임 버퍼(104)은 다이내믹 랜덤 액세스 메모리(DRAM)으로서 구축되지만; 본 발명이 개념은 DRAMs에 제한되지 않고, 다른 실시예에서, 스태틱 랜덤 액세스 메모리(SRAMs), 판독 -전용 메모리(ROMs), 전기적으로 소거 가능하고 프로그램 가능한 판독-전용 메모리(EEPROMs), 소거 가능하고 프로그램 가능한 판독-전용 메모리(EPROMs)에 적용될 수 있다.

프레임 버퍼(104)의 메모리 구조는 제어기(103)의 메모리 요건을 만족시키는 데 있어서 융통성을 제공하고, 손상 후 조차 결함의 실질적인 영역을 포함하는 칩의 사용을 허용하고, 최적화된 재생 시간을 허용한다. 예를 들면, 메모리(104)는 2Mbytes의 전체 용량을 갖고, 각각의 블록(200)은 (바람직한 실시예에서) 0.5Mbyte의 저장 용량을 갖는다고 가정하면, 각각의 블록(200)은 제어기(103)의 어드레스 공간의 대역에 할당되기 때문에, 제어기(103)은 소프트웨어 제어 하에 2MByte, 1.5MByte, 1MByte 또는 0.5MByte를 사용하도록 선택될 수 있다. 또한, 주어진 블록이 최대로 허용되는 수선 후 조차 결함 셀을 함유하는 경우, 나머지 블록들(200)은 결함 블록이 아닌 블록들에 어드레스를 발생함으로써 여전히 액세스될 수 있다. 에를 들면, 픽셀당 8비트의 해상도를 갖는 1280×1024 디스플레이가 사용된다고 가정하면, 1.5MByte의 메모리는 장치(107)이 그러한 용도로 사용될 수 있기 전에 하나의 블록(200)이 실패하기에 여전히 충분하다. 또한, 일부 블록(200)만이 제어기(103)에 의해 요구되는 경우, 재생 필요성 만이 할성 블록(200)에 직접적으로 관여함으로써 재생 시간을 최적화한다.

각각의 메모리 블록(200)으로부터 출력 라인(203)의 수, 데이터 버스(204)의 크기 및 각각의 메모리 블록(200)의 셀 배열의 크기 뿐만 아니라, 어드레스 맵은 모두 제어기(103)의 필요성을 만족시키기에 융통성이 있다. 예를 들면, 제어기(103)은 데이터를 32-, 64- 또는 128-비트 와이드 데이터 버스를 통해 프레임 버퍼(104)를 교환하도록 디자인될 수 있다. 버스(204)의 폭에 따라, 프레임 버퍼의 메모리 구조에 대한 파라메터들이 최적화될 수 있다. 예시의 목적으로, 프레임 버퍼(104)의 전체적인 저장 용량이 각각 0.5Mbyte의 용량을 갖는 4개의 블록(200)에 2MByte를 분배한다고 가정하자. 버스(204)가 64비트 와이드인 것으로 가정하는 경우, 각각의 블록은 데이터 버스(204)에 접속하기 위해 16, 32 또는 64데이터 라인(203)을 갖도록 구축될 수 있다.블록(200)당 16데이터 라인(203)의 경우, 각각의 블록(200)은 256K×16 장치로서 배열될 수 있고, 4개의 블록 모두는 작동성이어야 하고, 단일 사이클 내에 전체 버스를 서비스하도록 동시에 액세스된다. 각각의 블록(200)이 32데이터 라인을 구비하는 경우, 블록은 128K×32장치로 배열될 수 있고, 블록들(200)중 개만이 (최대로 허용되는 수선 후)작동되어야 하고, 전체 버스를 서비스하도록 동시에 액세스되어야 한다. 64데이터 라인(203)을 갖는 64K×64장치로서 구성된 각각의 블록(200)이 제공되는 경우, 1개의 블록(200)만이 작동성이고, 64-비트 버스(204)를 서비스하도록 액세스될 필요가 있다. 다른 버스 폭을 서비스하는 별개의 배치를 선택하는 것도 마찬가지이다.

별개의 실시예에서, 블록(200)이 인터리브될 수 있음에 주의해야 한다. 예를 들면, 각각의 블록(200)은 64-비트 데이터 버스(204)에 결합된 64데이터 라인을 갖고, 4-비트 워드의 순서는 블록(200)의 실질적인 어드레스 지정에 의해 액세스될 수 있다(즉, 순서 내의 워드는 2개 이상의 블록(200)으로부터 순차로 액세스된다). 다른 실시예에서, 블록(200)당 64-비트 버스(204) 및 64데이터 라인, 64비트 워드 부분은 상이한 블록들(200)으로부터 액세스될 수 있다(즉, 하나의 32-비트 워드는 제1블록(200)으로부터 액세스될 수 있고, 제2의 32-비트 워드는 제2블록(200)으로부터 액세스될 수 있다).

상기한 바와 같이, 바람직한 실시예에서, 각각의 블록(200) 및 그의 연관된 어드레스 디코더(201)은 프로세서(103)의 어드레스 공간의 상이한 어드레스 범위를 조정한다. 또한, 선택된 블록내의 선택된 저장 위치는 단일 어드레스 워드에 의해 어드레스 지정되고; 프레임 버퍼(104)로서 동일한 칩 상에 제어기(103)을 위치시키는 능력은 사이에서 수행되기 충분한 라인을 허용함으로써 (레벨 트랜슬레이터, 및 이들의 요구되는 공간을 가는 내부 핀에 대한 필요성 없이), 행 및 열 어드레스 비트 모두가 어드레스 디코더(201)에 동시에 제공된다. 이러한 특징은 멀티플렉스된 어드레스 버스에 대한 필요성을 제거하고, 결과적으로 행 어드레스 스트로브(RAS) 및 열 어드레스 스트로브(CAS)신호를 발생할 필요성을 제거한다.

어드레스 버스(202)의 폭은 메모리 블록(200)의 수, 크기 및 구조에 의존한다. 예를 들면, 256K×16블록들이 사용될 때, 주어진 블록(200)내의 각각의 16-비트 위치는 18-비트 어드레스에 의해 액세스된다. 128K×32 블록들이 사용되는 경우, 각각의 32-비트 위치는 17-비트 어드레스에 의해 액세스되고, 66K×64블록들이 사용되는 경우, 각각의 64-비트 위치는 16-비트 어드레스에 의해 액세스된다. 프레임 버퍼(104)가 4개의 메모리 블록(200a-200d)를 포함하는 예시된 실시예에서, 2개의 추가의 가장 현저한 비트가 블록 선택 비트로서 각각의 어드레스에 첨가된다. 블록 선택 비트의 수는 사용된 블록들(200)의 수에 따라 다른 실시예에서 변화될 것이다.

블록(200)의 행/열 구조 역시 융통성이 있고; 위치당 바람직한 비트수는 열수에 의해 나눈 행수와 동일하다. 또한, 각각의 어드레스당 행 및 열 어드레스 비트의 수는 행 및 열의 각각의 수에 의존한다. 예를 들면, 각각의 블록은 16비트의 256K 위치를 제공하는 2048행 및 128열로서 배열된다. 블록 내의 각각의 위치에 대한 18-비트 어드레스는 11행 어드레스 비트 및 7열 어드레스 비트를 포함한다. 2048 및 64열의 블록(200)은 각각 11행 및 6열 어드레스 비트에 의해 어드레스 지정된 32비트의 128K위치를 제공한다. 마지막 실시예로서, 2048 및 32열로서 배열된 블록(200)은 각각 11행 및 5열 어드레스 비트에 의해 어드레스 지정된 64K 64비트 위치를 제공한다.

요컨대, 본 발명의 원리에 따른 구조를 사용하는, 본 명세서에서 나타낸 프레임 버퍼(104) 등의 메모리는 선행 기술에 비해 실질적인 장점을 갖는다. 무엇보다도, 다중 독립 어드레스 블록을 사용함으로서 (최대 수선후)어드레스 발생을 통해 결함 셀을 갖는 블록의 격리를 허용함으로써 나머지 기능 블록들이 여전히 사용될 수 있다. 또한, 개개의 어드레스 지정 블록을 사용함으로써 메모리 사용을 극대화시키고; 메모리(104)의 용량의 일부만이 요구되는 경우, 처리기(104)는 소프트웨어 제어 하에, 요구되는 양의 메모리 공간을 액세스하는 것을 요하는 블록들 만을 어드레스 지정한다. 이러한 경우, 활성 블록 만이 재생을 요할 수 있기 때문에 재생 시간이 감소될 수 있다. 마지막으로, 결함 블록을 격리시킴으로써 나머지 작동 블록을 보존하는 능력은 메모리가 제조 수율이 중요한 경우의 제어기-프레임 버퍼 장치(107) 조합과 작은 용도에 사용될 수 있게 한다.

단일 칩 상에서 제어기(103) 및 프레임 버퍼(104)를 조합함으로써 선행 기술에 비해 실질적인 장점을 가질 수도 있다. 먼저, 단일 패키지 집적 회로는 2개 이상의 패키지 칩보다 적은 광역 공간을 취한다(즉, 보다 적은 형태의 요소 또는 밑넓이를 갖는다). 둘째, 단일 칩 제어기/메모리 실시예는 별개의 칩 상에 배치된 장치를 전기적으로 접속시키기 위해 통상적으로 요구되는 내부 및 외부 핀의 수를 제거한다. 본 발명에 따라, 라인들은 칩 상에서 회로에서 회로로 직접적으로 단순히 수행된다. 대응하는 구동 회로 소자 상의 유도성/용량성 부하를 감소시키는 반면, 내부 핀의 제거는 칩의 크기를 감소시키고, 칩에서 칩으로의 전송에 통상적으로 유구되는 구동기에 대한 필요성을 제거한다. 전형적으로 내부 핀은 50μm 너비이고, 이웃하는 핀으로부터 50μm 간격으로 위치한다. 칩 상에서 직접적으로 운행하는 라인들은 통상적으로 단지 1μm너비이고 서로 단지 1μm간격으로 위치되는 것을 요한다. 또한, 핀이 제거되고, 라인들은 단일 칩 상에서 보다 효율적으로(치밀하게) 실행될 수 있기 때문에, 보다 많은 어드레스 라인들이 제어기로부터 메모리로 실행될 수 있다. DRAMs의 경우, 멀터플렉스된 어드레스 버스 및 RAS및 CAS신호를 발생할 필요성이 제거된다. 마지막으로, 본 발명의 원리는 내부에 연관된 다양한 크기의 메모리를 갖는 하나의 제어기와의 ＆quot;조합＆quot; 솔루션을 제공함으로써 제조자의 생산성을 증대시키고-이는 동일한 비용으로 분리된 솔루션으로는 불가능하다.

본 발명 및 그의 장점을 상세히 기재하였지만, 다양한 변화, 대체 및 변경이 첨부된 특허 청구의 범위에 의해 제한된 본 발명의 정신 및 범위에서 벗어나지 않고 이루어질 수 있음을 이해해야 한다.

Claims

단일 칩 상에 배치된 프로세싱 디바이스에 있어서,

어드레스 버스 및 데이터 버스에 결합되는 제어기와,

메모리 셀의 복수 개의 독립적인 어드레스 지정 블록을 포함하는 메모리를 구비하며,

상기 블록의 각 블록은 상기 어드레스 버스에 결합되고 상기 데이터 버스에 결합된 선택된 수의 출력 라인을 갖고,

상기 제어기는 상기 어드레스 버스상에 제공된 어드레스를 통해 상기 블록중 선택된 블록에서 선택된 수의 상기 메모리 셀을 포함하는 위치를 액세스하는 것을 특징으로 하는 단일 칩 상에 배치된 프로세싱 디바이스.
제1항에 있어서, 상기 제어기는 디스플레이 제어기를 포함하는 것을 특징으로 하는 단일 칩 상에 배치된 프로세싱 디바이스.
제1항에 있어서, 선택된 상기 블록은 랜덤 액세스 메모리 셀의 배열을 포함하는 것을 특징으로 하는 단일 칩 상에 배치된 프로세싱 디바이스.
제1항에 있어서, 선택된 상기 블록은 판독-전용 메모리 셀의 배열을 포함하는 것을 특징으로 하는 단일 칩 상에 배치된 프로세싱 디바이스.
제1항에 있어서, 선택된 상기 블록은 프로그램 가능한 판독-전용 메모리 셀의 배열을 포함하는 것을 특징으로 하는 단일 칩 상에 배치된 프로세싱 디바이스.
제1항에 있어서, 각각의 상기 블록은 n개의 출력 라인을 포함하고, 상기 위치는 n개의 상기 셀을 포함하며, n은 0보다 큰 정수인 것을 특징으로 하는 단일 칩 상에 배치된 프로세싱 디바이스.
제5항에 있어서, 상기 프로그램 가능한 판독-전용 메모리 셀은 소거 가능한 것을 특징으로 하는 단일 칩 상에 배치된 프로세싱 디바이스.
제7항에 있어서, 상기 프로그램 가능한 판독-전용 메모리 셀은 전기적으로 소거 가능한 것을 특징으로 하는 단일 칩 상에 배치된 프로세싱 디바이스.
제1항에 있어서, 선택된 상기 블록은 플래쉬 메모리 셀의 배열을 포함하는 것을 특징으로 하는 단일 칩상에 배치된 프로세싱 디바이스.
메모리 구조에 있어서, 복수 개의 메모리 셀 블록으로서 각각의 상기 블록은 n-비트 데이터 워드 및 n개의 데이터 라인을 각각 저장하기 위한 복수 개의 저장 위치를 갖는 복수 개의 메모리 셀 블록; 및

상기 각 블록에 결합하는 어드레스 디코더로서 수신된 어드레스에 응하여 대응하는 상기 블록 내의 선택된 상기 위치의 상기 데이터 라인을 통한 액세스를 허용하는 어드레스 디코더를 포함하는 것을 특징으로 하는 메모리 구조.
제10항에 있어서, 각각의 상기 어드레스 디코더는 어드레스 고유 범위에 응하여 대응하는 상기 블록에서 선택된 상기 위치를 액세스하는 것을 특징으로 하는 메모리구조.
제10항에 있어서, 적어도 상기 블록중 한 블록은 복수 개의 치료 셀들을 포함하는 것을 특징으로하는 메모리구조.
제10항에 있어서, 각각의 상기 어드레스 디코더에 결합된 어드레스 버스를 더 포함하는 것을 특징으로 하는 메모리구조.
제10항에 있어서, 각각의 상기 블록의 상기 출력 라인에 결합된 데이터 버스를 더 포함하는 것을 특징으로하는 메모리구조.
제14항에 있어서, 상기 복수 개의 블록은 x개의 블록을 포함하고, 상기 데이터 버스는 m개의 비트 와이드이고, n은 m을 x로 나눈 것과 동일한 것을 특징으로 하는 메모리 구조.
제10항에 있어서, 각각의 상기 블록 내의 상기 메모리 셀 수는 모두 동일한 것을 특징으로 하는 메모리 구조.
제10항에 있어서, 각각의 상기 어드레스는 복수 개의 행 어드레스 비트와, 복수 개의 열 어드레스 비트 및 적어도 한 블록의 선택 비트를 포함하고, 상기 행 및 열 어드레스 비트는 상기 어드레스 디코더에 동시에 제공되는 것을 특징으로 하는 메모리 구조.
집적회로에 있어서,

제어기;

상기 제어기의 어드레스 포트에 결합된 j-비트 와이드 어드레스 버스;

상기 제어기의 데이터 포트에 결합된 m-비트 와이드 데이터 버스; 및

메모리를 포함하며,

상기 메모리는,

메모리 셀의 개 블록으로서 각 상기 블록의 상기 셀은 x개 행과 y개 열 배열로써 구성되고, 각각의 상기 블록은 상기 데이터버스에 결합된 n개의 데이터 라인을 갖는 z개 블록; 및

상기 어드레스 버스에 결합하는 z개의 어드레스 디코더로서 각 상기 디코더는 대응하는 상기 블록에 결합되고, 상기 디코더에 제공된 어드레스는 적어도 상기 한 블록에서 상기 n개의 데이터라인을 통해 적어도 상기 블록중 한 블록의 n-비트 저장 위치에 대한 액세스를 허용하는 z개 어드레스 디코더를 포함하는 것을 특징으로 하는 집적회로.
제18항에 있어서, 상기 제어기의 출력에 결합된 디지탈/아날로그 변환기 회로 소자를 더 포함하는 것을 특징으로 하는 집적 회로.
제18항에 있어서, 상기 제어기는 색채 팔레트를 포함하는 것을 특징으로 하는 집적 회로.
제18항에 있어서, m은 z에 n을 곱한 값과 동일한 것을 특징으로 하는 집적 회로.
제18항에 있어서, 셀의 각 상기 블록은 다이내믹 랜덤 액세스 메모리 셀의 배열을 포함하는 것을 특징으로 하는 집적 회로.
제18항에 있어서, 상기 제어기는 디스플레이 제어기를 포함하고, 상기 메모리는 프레임 버퍼를 포함하는 것을 특징으로 하는 집적 회로.
제18항에 있어서, 상기 제어기는 랜덤 로직으로 구성되는 것을 특징으로 하는 집적 회로.
제18항에 있어서, 각각의 상기 블록은 대응하는 상기 배열 내의 결하있는 상기 셀들을 대체하기 위해 복수 개의 여분 셀을 포함하는 것을 특징하는 집적 회로.
제25항에 있어서, 상기 여분 셀은 상기 블록 내의 적어도 하나의 열 내에 배치되는 것을 특징으로 하는 집적 회로.
제18항에 있어서, m은 n과 동일한 것을 특징으로 하는 집적 회로.
프로세싱 시스템에 있어서,

중앙 프로세싱 유닛;

상기 프로세싱 유닛에 결하된 시스템 버스;

디스플레이 발생장치;

단일 칩상에 배치되고 상기 시스템 버스와 결합하는 디스플레이 제어 회로를 포함하며,

상기 디스플레이 장치는,

디스플레이 제어기;

상기 제어기의 어드레스 포트에 결합된 j-비트 와이드 어드레스 버스;

상기 제어기의 데이터 포트에 결합된 m-비트 와이드 데이터 버스; 및

프레임 버퍼 메모리를 포함하고,

상기 프레임 버퍼 메모리는,

메모리 셀의 z개 블록으로서 각 상기 블록의 상기 셀은 x개의 행과 y개의 열 어레이로써 구성되고, 각 상기 블록은 상기 데이터 버스에 결합된 n개의 데이터 라인을 갖는 z개 블록; 및

상기 어드레스 버스에 결합하는 z개 어드레스 디코더로서 각 상기 디코더는 대응하는 상기 블록에 결합하고, 상기 디코더에 제공된 어드레스는 적어도 한 블록과 연관된 상기 n개의 데이터 라인을 통해 적어도 상기 블록중 한 블록의 n-비트 저장 위치에 액세스를 허용하는 z개 어드레스 디코더를 포함하는 것을 특징으로 하는 프로세싱 시스템.
제28항에 있어서, 상기 디스플레이 발생 장치는 상기 디스플레이 제어회로 소자 및 CRT 디스플레이 디바이스에 결합된 디지탈/아날로그 변환기를 포함하는 것을 특징으로 하는 프로세싱 시스템.
제28항에 있어서, 상기 디스플레이 발생 장치는 상기 디스플레이 제어 회로 소자 및 액정 디스플레이 장치에 결합된 디지탈/아날로그 변환기를 포함하는 것을 특징으로 하는 프로세싱 시스템.
제28항에 있어서, 상기 메모리 셀 블록은 다이내믹 랜덤 액세스 메모리 셀 배열을 포함하는 것을 특징으로 하는 프로세싱 시스템.
제28항에 있어서, 상기 디스플레이 제어 회로 소자는 상기 디스플레이 발생 장치를 구동하기 위한 디지탈/아날로그 변환 회로 소자를 포함하는 것을 특징으로 하는 프로세싱 시스템.
제28항에 있어서, 상기 디스플레이 제어 회로 소자는 색채 팔레트를 포함하는 것을 특징으로 하는 프로세싱 시스템.
메모리 배열에서 결함을 격리하는 방법에 있어서,

상기 배열을 복수의 메모리 셀 블록으로 분배하는 단계;

n개의 데이터 라인을 각각의 블록에 제공하여 이러한 블록내의 n-비트 위치로 데이터를 교환하는 n개 데이터 라인 제공 단계;

각 메모리 블록에 메모리 어드레스 고유 범위를 할당하는 단계; 및

메모리 배열의 동작 블록에 할당된 상기 메모리 배열에 어드레스를 제공하여 상기 블록중 n-비트 위치의 동작 블록에서 n-비트 워드를 검색하는 단계를 포함하는 특징으로 하는 결함 격리 방법.
제34항에 있어서, 상기 검색 단게에 앞서서 적어도 상기 블록중 한 블록에서 결함 셀들을 치료하는 단계를 더 포함하는 것을 특징으로 하는 방법.
제35항에 있어서, 상기 치료 단계는 치환을 이용하여 치료하는 단계를 포함하는 것을 특징으로 하는 결함 격리 방법.
제34항에 있어서, 상기 검색 단계는 상기 블록중 상기 동작 블록을 어드레스 지정하여 n-비트 워드 순서를 검색하는 단계를 포함하는 것을 특징으로 하는 결함 격리 방법.
제34항에 있어서, 각각의 상기 n-비트 워드의 부분은 상기 n-비트 위치중 상이한 위치로부터 검색되는 것을 특징으로 하는 결함 격리 방법.