KR100243363B1

KR100243363B1 - Timing ic

Info

Publication number: KR100243363B1
Application number: KR1019940018274A
Authority: KR
Inventors: 임경석
Original assignee: 유무성; 삼성항공산업주식회사
Priority date: 1994-07-27
Filing date: 1994-07-27
Publication date: 2000-02-01
Also published as: KR960006500A

Abstract

본 발명은 CCD 카메라에 관한 것으로, 상세하게는 CCD 카메라에 사용되는 타이밍 IC에 관한 것이다.The present invention relates to a CCD camera, and more particularly, to a timing IC used in a CCD camera.

상세하게는, 본 발명에 따른 타이밍 IC는 2개의 카운터와 2개의 조합/순차 회로부와 1개의 게이트부로써, 간단하게 2의 승수배가 아닌 분주 신호를 생성할 수 있으므로, 구성 게이트와 레지스터의 수가 적고, 구동 소비 전력 또한 줄어들어 경제적이며, 회로 자체가 간단한 장점이 있다.Specifically, the timing IC according to the present invention has two counters, two combination / sequential circuit sections, and one gate section, and can generate a divided signal rather than a multiplier of two, so that the number of configuration gates and registers is small. In addition, the driving power consumption is also reduced and economical, and the circuit itself has a simple advantage.

Description

Timing Integrated Circuits (ICs)

제1도는 종래의 타이밍 IC의 내부 블럭도.1 is an internal block diagram of a conventional timing IC.

제2도는 본 발명에 따른 타이밍 IC에 추가되는 회로의 블럭도.2 is a block diagram of a circuit added to a timing IC according to the present invention.

〈도면의 주요부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

1 : 수평 카운터부 2 : 수직 카운터부1: horizontal counter 2: vertical counter

3 : 수평 조합/순차 회로부 4 : 수직 조합/순차 회로부3: Horizontal combination / sequential circuit part 4: Vertical combination / sequential circuit part

5 : 게이트부5: gate part

제1도는 종래의 CCD 카메라의 타이밍 IC의 내부 회로의 블럭도이다. 이 도면을 참조하여 그 구성을 살펴보면 다음과 같다.1 is a block diagram of an internal circuit of a timing IC of a conventional CCD camera. Looking at the configuration with reference to this drawing as follows.

CCD소자의 수평 화소의 수를 카운트하는 수평 카운터(CCD소자 마다 카운트하는 각기 다르다.)와, CCD소자의 수직 화소의 수를 카운트하는 수직 카운터와, 타이밍 IC에서 사용되는 기본 클럭을 발생시켜 주는 발진기(OSC)와, 소수의 입력 신호를 받아서 다수의 출력을 분배해 주거나 분할하는 디코더와, 카운터에서 일정한 수만큼 카운트하고, 다시 처음 부터 그 일정수 까지 카운트하는 반복 작업을 할 수 있도록 일정수 만큼 카운트되었을 때, 다시 초기 상태로 돌아갈 수 있도록 초기화시켜 주는 신호를 만들어 주는 블럭인 리세트와, 그리고 셔터 속도를 제어할 수 있도록 하는 신호를 만들어 주는 셔터 제어부 등을 포함하고 있다.A horizontal counter for counting the number of horizontal pixels of the CCD element (different counts for each CCD element), a vertical counter for counting the number of vertical pixels of the CCD element, and an oscillator for generating the basic clock used in the timing IC (OSC), a decoder that receives a few input signals and distributes or divides a large number of outputs, and counts a certain number so that the counter can count a certain number, and then repeat it from the beginning to a certain number. It includes a reset, a block for creating a signal that initializes when it is returned to the initial state, and a shutter controller for generating a signal for controlling the shutter speed.

그 외에도 여러단의 분주 회로를 사용하여 필요한 신호를 생성한 후 게이트를 통하여 사용하고자 하는 출력을 만들어 사용하고 있다.In addition, after generating the necessary signal by using the multi-stage division circuit, the output to be used through the gate is used.

그런데, 이와 같이 구성된 타이밍 IC는 큰 수의 홀수 분주 회로, 2의 승수배가 아닌 분주 회로를 구성하기 위해서는 많은 양의 게이트와 레지스터가 소요되며, 그리고 이 많은 수의 게이트와 레지스터를 구동시키기 위해서는 많은 전력이 소비되는 등의 문제점이 있을 뿐만 아니라, 회로가 복잡해 지는 등의 문제점이 있다.However, the timing IC configured as described above requires a large number of gates and registers to form a large number of odd-dividing circuits and a division circuit other than a multiplier of two, and a large amount of power to drive this large number of gates and registers. This is not only a problem of being consumed, but also a problem of complicated circuits.

본 발명은 상기와 같은 문제점을 해결하기 위하여 창안된 것으로, 구성하고자 하는 분주 회로가 2의 승수배가 아닌 분주 회로를 구성함에 있어서도 많은 양의 게이트와 레지스터가 소요되지 않는 타이밍 IC를 제공하는데 그 목적이 있다.The present invention was devised to solve the above problems, and it is an object of the present invention to provide a timing IC that does not require a large amount of gates and registers even when a division circuit to be configured is not a multiplier of two. have.

상기와 같은 목적을 달성하기 위하여 본 발명에 따른 타이밍 IC는, 촬상 소자의 수평 화소의 수를 카운트해 주는 수평 카운트 수단과, 상기 촬상 소자의 수직 화소의 수를 카운트해 주는 수직 카운트 수단과, 상기 수평 카운트 수단에서 일정한 수만큼 카운트하고, 다시 처음 부터 그 일정수 까지 카운트하는 반복 작업을 할 수 있도록 일정수 만큼 카운트되었을 때, 다시 초기 상태로 돌아갈 수 있도록 초기화시켜 주는 신호를 만들어 주는 리세트 수단과, 셔터 속도를 제어할 수 있도록 하는 신호를 만들어 주는 셔터 제어 수단과, 상기 수평 카운트 수단으로 부터 카운트된 소정의 개수의 수평 화소 신호를 조합하거나 순차적으로 내보내어 소정의 제1중간 신호를 만들어 주는 수평 조합/순차 수단과, 상기 수직 카운트 수단으로 부터 카운트된 소정의 개수의 수직 화소 신호를 조합하거나 순차적으로 내보내어 소정의 제2중간 신호를 만들어 주는 수직 조합/순차 수단과, 상기 수평 조합/순차 수단 및 상기 수직 조합/순차 수단으로 부터 출력된 제1중간 신호 및 제2중간 신호를 인가받아 이를 논리적으로 조합하여 소망하는 신호를 만들어 주는 게이트 논리 수단을 구비하는 것을 특징으로 한다.In order to achieve the above object, a timing IC according to the present invention includes horizontal counting means for counting the number of horizontal pixels of an imaging device, vertical counting means for counting the number of vertical pixels of the imaging device, A reset means for generating a signal that initializes to return to the initial state when a certain number is counted so that the horizontal count means counts a certain number and repeats the count from the beginning to the fixed number again; And a shutter control means for generating a signal for controlling the shutter speed, and a horizontal number for combining a predetermined number of horizontal pixel signals counted from the horizontal counting means or sequentially outputting the predetermined first intermediate signal. Combination / sequential means and a predetermined number counted from said vertical count means Vertical combination / sequence means for combining or sequentially outputting vertical pixel signals to form a predetermined second intermediate signal; first intermediate signal and second output from the horizontal combination / sequence means and the vertical combination / sequence means Gate logic means for receiving an intermediate signal and logically combining them to produce a desired signal.

이하 도면을 참조하면서 본 발명에 따른 타이밍 IC를 설명한다.A timing IC according to the present invention will be described below with reference to the drawings.

본 발명의 타이밍 IC는 2의 승수배가 아닌 분주회로를 구성하기 위하여 소요되는 많은 양의 게이트와 레지스터를 줄이기 위하여 수평 및 수직 카운터를 사용하여 최종 신호를 만들기 위한 중간 신호를 생성한 후 그 신호를 게이트부를 통과시켜 최종 신호를 만들어 낸 것으로, 제2도를 참조하면서 이것을 상세히 설명한다.The timing IC of the present invention generates an intermediate signal for making a final signal using horizontal and vertical counters to reduce a large amount of gates and registers required to construct a divider circuit rather than a multiplier of two, and then gates the signal. The final signal is generated by passing through the unit, which will be described in detail with reference to FIG.

제2도에 도시된 바와 같이 본 타이밍 IC는 두 개의 카운터부 즉 수평 화소수를 카운트하는 수평 카운터와, 수직 화소수를 카운트하는 수직 카운터와, 두 개의 조합/순차 회로부, 그리고 1개의 게이트부가 추가로 구성되어 있다.As shown in FIG. 2, the timing IC includes two counter parts, a horizontal counter that counts the number of horizontal pixels, a vertical counter that counts the number of vertical pixels, two combination / sequential circuit parts, and one gate part. Consists of

먼저 수평 카운터는 수평 주사를 위한 1820개의 클럭을 카운트하며, 수직 카운터는 원래 수직 주사를 위한 525개의 클럭만 카운트하면 되나 수직 주사가 홀수 필드, 짝수 필드로 구성되어 있어 전체 주사수 525의 절반 부분인 262.5에서 시작하는 짝수 필드 신호를 만들기 위하여 실제 525개 주사수의 2배인 1050개의 클럭을 카운트 하게끔 구성되어 있다.(수직 주사 1개가 수평 카운터에서 사용하는 기본 클럭 1820개로 구성되나, 1050까지 카운트하기 때문에 수직 주사 1개가 기본 클럭 910개로 구성된다. 수직 쪽은 총 955,500개의 기본 클럭으로 구성되어 있다.)First, the horizontal counter counts 1820 clocks for horizontal scanning. The vertical counter only counts 525 clocks for vertical scanning, but the vertical scan consists of odd and even fields, which is half of the total number of scans of 525. It is configured to count 1050 clocks, which is twice the actual 525 scans, to make even field signals starting at 262.5 (1 vertical scan consists of 1820 base clocks used by the horizontal counter, but counts up to 1050). One vertical scan consists of 910 base clocks, and the vertical side consists of a total of 955,500 base clocks.)

그리고 2개의 조합/순차부는 PLA 구조를 응용하여 형성한 블럭이며 최종적으로 게이트부에서 게이트의 조합에 의해 소망하는 신호 출력을 얻게끔 하고있다.The two combinations / sequences are blocks formed by applying the PLA structure, and finally the desired signal output is obtained by the combination of the gates in the gate portion.

예를들면, 1/2000 분주 신호의 경우, 카운터에서 1000개 까지 카운트한 후 일정 신호를 주고 다시 처음부터 시작하여 1000까지 카운트한 후 신호를 주어, 이 신호를 사용하여 플립/플롭 하나 만을 사용하여 1/1000 분주 신호를 만들 수 있다.For example, in case of 1/2000 frequency division signal, count up to 1000 at the counter, give a certain signal, start again from the beginning, count up to 1000, and give the signal, using only one flip / flop You can make a 1/1000 frequency division signal.

이상 설명한 바와 같이, 본 발명에 따른 타이밍 IC는 2개의 카운터와 2개의 조합/순차 회로부와 1개의 게이트부로써, 간단하게 2의 승수배가 아닌 분주 신호를 생성할 수 있으므로, 구성 게이트와 레지스터의 수가 적고, 구동 소비 전력 또한 줄어들어 경제적이며, 회로 자체가 간단한 장점이 있다.As described above, the timing IC according to the present invention has two counters, two combination / sequential circuit sections, and one gate section, and can easily generate a divided signal rather than a multiplier of two. It is low, driving power consumption is also reduced and economical, the circuit itself has the advantage of being simple.

Claims

Horizontal counting means for counting the number of horizontal pixels of the image pickup device, vertical counting means for counting the number of vertical pixels of the image pickup device, and a predetermined number of counts in the horizontal counting means, and the number of the predetermined number from the beginning again. Reset means for generating a signal to reset to the initial state when a certain number is counted to repeat the operation to count, and shutter control to create a signal to control the shutter speed Means, horizontal combining / sequential means for combining or sequentially outputting a predetermined number of horizontal pixel signals counted from said horizontal counting means to form a predetermined first intermediate signal, and predetermined counting from said vertical counting means Combines a plurality of vertical pixel signals or sequentially exports a predetermined second of Vertical combinations / sequence means for making the inter-signal, and first and second intermediate signals outputted from the horizontal combinations / sequence means and the vertical combinations / sequence means are received and logically combined to obtain desired signals. And a gate logic means for making the timing integrated circuit.

2. The timing integrated circuit according to claim 1, wherein the horizontal counting means counts 1820 clocks for horizontal scanning.

2. The method of claim 1, wherein the vertical counting means is characterized by counting 1050 clocks, twice the number of 525 scans, to produce an even field signal starting at 262.5 of the total number of scans 525 consisting of odd and even fields. Timing integrated circuit.

2. The timing integrated circuit according to claim 1, wherein the horizontal and vertical combination / sequential means are formed in a programmable logic array.