KR100239105B1 - 전압 레벨 시프팅 회로를 갖는 저 전압, 저 전력 발진기 - Google Patents

전압 레벨 시프팅 회로를 갖는 저 전압, 저 전력 발진기 Download PDF

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Abstract

낮은 전압으로 개시 및 동작하는 발진기 회로(30,40)가 제공된다. 상기 발진기 회로는 공진 회로(14)의 제1 및 제2 단자의 양단에 연결된 인버터 회로(31,41)를 포함한다. 상기 인버터 회로는 P-채널 트랜지스터(18)와 N-채널 트랜지스터(20)를 가진 푸시-풀 구동기 단을 포함한다. 각각의 공통 드레인 전극은 상기 공진 회로의 제2 단자에 연결된다. 상기 P- 및 N-채널 트랜지스터의 소오스 전극은 제1 및 제2 공급 전압 단자에 각각 연결된다. 상기 제1 트랜지스터의 게이트 전극은 공진 회로의 제1 단자에 연결된다. 인버터 회로는 상기 제1 트랜지스터의 게이트 전극에 인가된 전압에 비례하는 상기 제2트랜지스터의 게이트 전극에 인가된 전압 레벨을, 소정 전압으로 시프팅하기위한 회로(32,42)를 추가로 포함한다. 이것은 두 트랜지스터가 활성을 여전히 유지하는동안 상기 인버터 회로의 원하는 동작 전압 범위를 감소시키는 효과를 갖는다.

Description

전압 레벨 시프팅 회로를 갖는 저 전압, 저 전력 발진기
발진기 회로는 마이크로 프로세서, 마이크로 제어기, 플립플롭회로, 래치 회로등과 같은 전자 회로에 클록과 다른 타이밍 신호를 제공하는 전자 산업 분야에서 수많은 응용에 사용되고 있다. 발진기 회로는 전형적으로 제1 전압 레벨과 제2 전압 레벨사이의 소정 주파수로 발진하는 전자 신호를 발생한다. 제1 및 제2 전압 레벨은 회로에 인가된 공급 전압의 레벨로 결정되며, 한편 전형적으로 소정 주파수는 결정, 공진기 또는 직렬 RLC회로와 같은 공진 회로의 공진 주파수로 결정된다.
발진기 회로를 만들기 위한 한 가지 방법은 인버터 회로 양단에 공진 회로를 연결하는것이다. 인버터의 몇가지 형태는 보상 푸시 풀 형태의 인버터와 같은 반전 기능을 달성하는데 이용될수 있다. 이러한 인버터의 형태는 전형적으로 넌 푸시-풀(non push-pull)인버터의 전력의 약1/2을 요구하고 넌 푸시 풀 인버터의 고 주파수 한계를 경험하지 못하기 때문에 저 전력 응용에 이용된다.
도1을 보면, 공진 회로(14)양단에 연결된 푸시-풀 인버터 회로(12)를 갖는 발진기 회로(10)의 종래의 수행을 나타내고 있다. 공진 회로(14)는 공진 회로(14)가 소정의 주파수로 공진(즉, 발진)하도록 공진기, 결정 또는 직렬 저항기-인덕터-캐패시터(RLC)의 형태를 취할수 있다. 특히, 공진 회로(14)는 예컨데, 무라타 에리(mURata Erie)에 의해 제조된 CSA4.00MG부품을 가진 공진기의 형태를 취할수 있다.
또한 발진기 회로는 개시 및 정상 동작중에 휴지 상태를 설정하기위해 공진 회로(14)의 양단에 연결된 큰 값 저항기(15)를 포함한다. 저항기(15)는 예를들어 1 -12 Megohm범위의 값을 갖는다.
인버터 회로(12)는 P-채널 트랜지스터(18)와 N-채널 트랜지스터(20)를 포함하는 구동기 단을 포함한다. 각각의 게이트/제어 전극은 공진회로(14)의 제1 단자에 연결되며, 한편 각각의 드레인 전극(제1 전류 전송 전극)은 공진회로(14)의 제 2단자와 출력 발진 신호가 제공되는 출력단자(16)에 연결된다. 트랜지스터(18)의 소오스 전극(제2 전류 전송 전극)은 동작 전압(VDD)이 인가되는 제1 공급 전압 단자에 연결되고, 한편 트랜지스터(20)의 소오스 전극은 동작 전압(VSS)이 인가되는 제2 공급 전압 단자에 연결된다.
일반적으로, 공진 회로(14)는 이 공진 주파수에 있는 인버터(12)의 출력에서 발생하는 신호를 증폭하고 이 신호를 인버터(12)의 입력에 공급한다. 인버터(12)는 발진을 개시하고 유지하는데 필요한 180도 위상 변위와 게인을 제공한다. 적합하게 기능을 할때, 발진기 회로(10)는 단자(16)에서 전압 범위 VDD와VSS사이에서 진동하는 동안 공진회로(14)의 공진 주파수로 발진하는 출력 신호를 공급한다. 예를들어 전압(VDD)이 5 볼트, 전압(VSS)이 0볼트 그리고 공진 회로(14)의 공진 주파수가 10MHZ이면, 단자(16)에서 나오는 신호는 10MHZ의 주파수로서 약 0 내지 5볼트에서 진동하는 발진기신호(즉, 정현파형)가 될 것이다.
그러나, 적합한 개시동안 두 트랜지스터(18 및 20)는, 식1에서 나타낸바와같이, VDD와 VSS사이의 최소전압이 적어도 트랜지스터(18;VTP18)와 트랜지스터(20;VTN20)의 임계전압의 합이 되는 것을 요구하는 활성상태(즉, 온상태)를 유지해야만 한다.
VDD- VSS> VTP18+ VTN20식 1.
예를들어, 임계전압(VTP18와 VTN20)이 모두 1.5볼트이면, 공급 전압간의 전압 차는 최소한 3 볼트가 되어야 만 하고, 오버헤드동안에는 수십 볼트를 부가해서적절한 개시를 위해 제공해야 한다. 이러한 최소 전압은 각각의 트랜지스터가 활성 상태에 있고 트랜지스터(18 및 20)의 게이트 전극에서 발생하는 전압이 플로팅 상태가 아니라는 것을 보증한다. 따라서, 전압 차가 3볼트 이하로 떨어지면, 트랜지스터의 적어도 하나는 비 활성 상태에 있게되고 발진기 회로(10)는 전력 상승으로부터 발진을 개시하지 않는다. 그러나 이러한 최소 전압 조건은 전자 회로용 동작 공급 전압을 감소시키는 일반적인 추세와는 모순된다. 왜냐하면 전압을 감소시키는것은 예컨데 더 긴 배터리 수명, 더 작은 수의 배터리 사용, 그리고 전체 소비 전력을 감소시키는등의 여러가지 장점을 얻을수 있기 때문이다.
따라서, 본 발명의 주요 목적은 낮은 공급 전압으로 개시 및 동작 할수 있는 발진기 회로에 개선된 인버터 회로를 제공하여 전력 소모를 감축시키는데 있다.
본 발명은 발진기 회로에 관한 것으로, 특히 몇개 않되는 성분을 가지고 낮은 전압으로 개시 및 동작 할수 있는 발진기 회로를 제공함으로서 전력 소모가 적어지도록 하는것에 관한 것이다.
도1은 발진기 회로의 종래 수행을 상세히 설명한 개략도.
도2는 낮은 공급 전압에서 동작하는 인버터 회로의 제1 실시예를 포함하는 발진기 회로의 상세한 개략도.
도3은 낮은 공급 전압에서 동작하는 인버터 회로의 제2 실시예를 포함하는 발진기 회로의 상세한 개략도.
도4는 온 또는 오프 상태에서 교대로 동작하는 회로를 가진 도2의 발진기 회로의 상세한 개략도.
본 발명의 목적은 적절한 개시와 동작을 위해 상대적으로 낮은 공급 전압을 요구하는 인버터 회로를 포함하는 발진기 회로를 제공하는데 있다.
본 발명의 다른 목적은 상대적으로 낮은 공급 전압에서 동작하는 인버터 회로를 제공하여 상대적으로 전력소모를 적게하는데 있다.
간략히 말해서, 본 발명은 공진 회로에 의해 결정된 주파수에서 발진하는 출력 신호를 제공하기위한 저 전압 발진기 회로를 제공하는데 있다. 발진기 회로는 공진 회로의 제1 및 제2 단자의 양단에 연결되는 인버터 회로를 포함한다. 인버터 회로는 발진기 회로의 출력과 공진 회로의 제2 단자에 연결되는 공통 드레인 전극을 가진 제1 및 제2 트랜지스터를 포함한다. 제1 및 제2 트랜지스터의 소오스 전극은 제1 및 제2 공급 전압 단자에 각각 연결된다. 제1 트랜지스터의 게이트 전극은 공진 회로의 제1 단자에 연결된다. 인버터 회로는, 공진 회로의 제 1단자와 제2 트랜지스터의 게이트 전극사이에 연결되어, 제1 및 제2 트랜지스터가 활성상태를 여전히 유지하는 동안 저 전압 공급전압에서 발진기 회로가 동작할수 있도록 제1 트랜지스터의 게이트 전극과 관련하여 제2 트랜지스트의 게이트 전극에 인가된 전압을 시프팅하기위한 전압 레벨 시프팅 회로의 개선을 더 포함한다. 다음으로 전압 레벨 시프팅 회로는 공진회로의 제1 단자에 직렬로 연결된 제2 트랜지스터의 게이트 전극과 함께 공진 회로의 제1 단자와 제1트랜지스터의 게이트 전극사이에 연결될수 있다.
도2를 보면, 감소된 전력 공급 전압에서 동작하는 인버터(31)를 포함하는 발진기회로(30)의 상세한 개략도를 나타내고 있다. 도1에 나타낸 성분과 동일한 도2에 나타낸 성분은 동일 참조 부호로 식별하였다. 도1의 인버터(12)와 유사한 도2의 인버터(31)는 출력단자에서 전압 범위 VDD및 VSS사이에서 공진 회로(14)의 공진 주파수에 의해 결정된 소정의 주파수로 발진하는 신호를 공급하기위해 공진 회로 양단에 연결된다.
그러나, 인버터(31)는 공진회로(14)와 P-채널 트랜지스터(18)의 게이트 전극사이에 결합되어, 인버터(31)로 하여금 저 전압 공급 레벨(즉, 전압VDD과VSS간의 차가 임계전압 VTP18와 VTN20의 합 이하로 떨어지는 경우라도)로서 트랜지스터(18 및 20)의 활성을 유지할수 있게 하는 소오스 팔로워 트랜지스터(32)를 추가로 포함한다. 특히, 트랜지스터(32)는 제1 공급 전압 단자에 연결되어 동작 전압(VDD)을 수신하는 드레인 전극과, 전류원(34)을 통해 제 2공급 전압 단자에 연결되어 동작 전압(VSS)을 수신하는 소오스 전극을 갖는다. 또한 트랜지스터(32)의 소오스 전극은 트랜지스터(18)의 전류원(34)을 통해 제 2공급 전압 단자에 연결된 게이트 전극에 연결된다. 끝으로 트랜지스터(32)의 게이트 전극은 공진 회로(14)의 제1 단자에 연결된다.
동작시에, 트랜지스터(32)는 트랜지스터(20)의 게이트 전극에 인가된 전압 레벨에 관련한 트랜지스터(18)의 게이트 전극에 인가된 전압 레벨을, 트랜지스터(32;VTN32)의 임계전압으로 시프트하는(즉 감소시키는)기능을 한다. 이러한 레벨 시프트 는 트랜지스터(18 및 20)의 동작 범위를 겹쳐지게하며, 또한 이에따라 두 트랜지스터(18 및 20)가 감소된 공급 전압 레벨로서 활성 상태에 놓이게 한다. 결국, VDD와 VSS사이의 최소 전압 차(VDD-VSS)는 도1의 발진기 회로(10)에 대하여, 식2.에 나타낸바와같이 소오스 팔로워 트랜지스터(32)의 임계전압 값에 의해 감소된다.
VDD- VSS> VTP18+ VTN20- VTN32식2.
초기의 예를 다시 보면, 모든 임계 전압이 1.5 볼트이면, VDD와 VSS사이의 최소 전압 차는 1.5볼트이다. 왜냐하면, 트랜지스터(20)의 임계전압이, 식2로부터 알수 있는 바와같이 소오스 팔로워 트랜지스터(32)의 임계 전압에 의해 오프 셋 되기 때문이다. 이것은 도1의 발진기 회로(10)의 초기 예에 필요한 최소 전압 차의 1/2이다. 따라서, 트랜지스터(18 및 20)의 활성을 유지하는데 필요한 전력 공급 전압 레벨의 실제 감소는 발진기 회로(30)의 적절한 개시 및 동작을 여전히 보증하는 동안에 달성된다.
더욱 일반적으로 말해서, 두 트랜지스터(18 및 20)의 활성을 유지하는데 필요한 전압VDD와VSS사이의 최소 전압 차는 식3.에서 나타낸바와같이, 트랜지스터(18 및 20)의 최대임계전압이다.
VDD- VSS> MAX [ VTP18, VTN20] 식3.
따라서, 트랜지스터(18)의 임계전압이 트랜지스터(20)의 임계전압보다 더 크면, 전압( VDD및VSS)사이의 차는 오버헤드동안 어떤 작은 전압을 부가한 트랜지스터(18)의 임계전압만큼 작아질수 있다. 이것은 두 트랜지스터(18 및 20)가 활성을 유지하고 발진이 개시되고 유지되어짐을 보증한다. 이것은 식1.에 나타낸바와같이 적어도 트랜지스터(18 및 20)의 임계전압의 합이되도록 최소 전압 차를 요구하는 도1.의 발진기 회로를 통하여 실제의 개선을 나타낸다. 따라서, 본 발명은 상대적으로 낮은 전압 레벨에서 동작하는 인버터를 포함하는 발진기 회로를 제공한다.
상술한 바와 같이, 소오스 팔로워 트랜지스터(32)는 트랜지스터(20)의 게이트 전극에 인가된 전압 레벨에 관하여 트랜지스터(18)의 게이트 전극에 전압 레벨 시프트를 제공함으로서 인버터(31)의 원하는 전압 공급 범위를 감소시키게 된다. 또한 동일한 효과는, 트랜지스터(18)의 게이트 전극에 인가된 전압 레벨에 관련한 트랜지스터(20)의 게이트 전극에 전압 레벨 시프트를 제공하기위한 소오스 팔로워 트랜지스터를 이용하여 성취될수 있다. 도3을 보면, 감소된 전력 공급 전압에서 동작하는 인버터 회로(42)의 다른 실시예를 포함하는 발진기 회로(40)의 상세한 개략도를 나타내고 있다. 도1에 도시한 성분과 동일한 도3에 도시한 성분은 동일 참조 숫자에 의해 식별된다. 도3에 도시한 인버터는, 소오스 팔로워 트랜지스터가 트랜지스터(18)의 게이트 전극에 인가된 전압과 관련한 트랜지스터(20)의 게이트 전극에 인가된 전압을, 트랜지스터(42;VTP42)의 임계전압으로 시프트하는(즉, 증가시키는)P-채널 트랜지스터인것을 제외하면 도2의 인버터와 유사하다.
인버터(41)는 제1 공급 전압 단자에 연결되어 동작 전압(VDD)을 수신하는 소오스 전극과, 전류원(44)를 통해 제2 공급 전압 단자에 연결되어 동작 전압(VSS)을 수신하는 드레인 전극을 가진 P-채널 소오스 팔로워 트랜지스터(42)를 포함한다. 또한 트랜지스터(32)의 소오스 전극은 트랜지스터(20)의 게이트 전극에 연결된다. 끝으로 트랜지스터(42)의 게이트 전극은 공진 회로(14)의 제1 단자에 연결된다.
도2의 인버터(31)와 유사하게, 도3의 트랜지스터(18 및 20)의 활성을 유지하기 위한 VDD와 VSS사이의 최소 전압 차는, 식3.에 나타낸 트랜지스터(18 및 20)의 최대 임계 전압이 되는 한정요소와 함께, 식4.에 도시한 바와같은 소오스 팔로워 트랜지스터(42)의 임계전압 값에 의해 감소된다.
VDD- VSS> VTP18+ VTN20- VTN42식4.
이제 식4를 보면, 온 또는 오프 상태에서 교대로 동작하기 위한 회로를 가진 도2의 발진기 회로(30)를 포함하여 개략도로 나타내었다. 도1 및 도2에 나타낸 성분과 동일한 도4에 나타낸 성분은 동일 참조 숫자로 식별하였다. 도4의 온/오프 발진기 회로는 P-채널 및 N-채널 트랜지스터(51 및 52)를 추가로 포함한다. P-채널 트랜지스터(51)는 동작 전압(VDD)을 수신하기 위해 연결된 소오스 전극과 트랜지스터(18)의 소오스 전극에 연결된 드레인 전극을 갖는다. 트랜지스터(51)의 게이트 전극은 인에이블 제어 신호(EN)의 보상신호(ENb)를 수신하기위해 연결된다. N-채널 트랜지스터(52)는 동작 전압(VSS)을 수신하기 위해 연결된 소오스 전극과 트랜지스터(20)의 소오스 전극에 연결된 드레인 전극을 갖는다. 트랜지스터(52)의 게이트 전극은 인에이블 제어 신호(EN)를 수신하기 위해 연결된다.
도4의 회로는 전류원(54)이 인에이블 될때 트랜지스터(32)에 바이어스 전류를 공급하기위한 스위치 가능 전류 원(54)을 추가로 포함한다. 전류원(54)은 동작 전압(VDD)을 수신하기 위해 연결된 소오스 전극과, 저항기를 통해 트랜지스터(60)의 게이트 및 드레인 전극에 연결된 드레인 전극을 갖는 트랜지스터(56)를 포함한다. 트랜지스터(56)의 게이트 전극은 제어 신호(ENb)를 수신하기 위해 연결되고, 트랜지스터(60)의 소오스 전극은 전압(VSS)을 수신하기위해 연결된다. 트랜지스터(62)는 트랜지스터(60)의 게이트 전극에 연결된 게이트 전극을 갖는다. 또한 트랜지스터(62)의 게이트 전극은 트랜지스터(32)의 소오스 전극에 연결되고 또한 트랜지스터(62)의 소오스 전극은 전압(VSS)을 수신하기위해 연결된다.
동작시에, 제어 신호(EN)는 논리 하이이고, 보상 제어 신호(ENb)는 논리 로우일때, 도4의 발진기 회로는 "온"상태에 놓이는데, 이때 트랜지스터(51, 52 및 56)는 활성이고, 동작은 상술한바와같이 도2의 경우와 마찬가지이다. 그러나, 제어신호(EN)는 논리 로우이고 보상 제어 신호(ENb)는 논리 하이일때, 도4의 발진기 회로는 "오프"상태에 놓인다. 트랜지스터(51 및 52)는 디스에이블(턴 오프)됨으로서 트랜지스터(18 및 20)를 디스에이블하게된다. 더우기, 트랜지스터(56)는 디스에이블되고 이에의해 스위치 가능 전류 원(54)을 턴 오프하고 트랜지스터(32)를 디스에이블한다.
지금쯤 벌써, 이러한 것은 낮은 공급 전압으로 개시하고 동작하는 새로운 발진기 회로가 제공되었음이 명백해진다. 발진기 회로는 공진 회로의 제1 및 제2 단자의 양단에 연결된 인버터 회로를 포함한다. 인버터 회로는 보상적인 P-채널과 N-채널 트랜지스터를 갖는 푸시-풀 구동기 단을 포함한다. 개개의 공통 드레인 전극은 공진 회로(14)의 제2 단자에 연결되어 발진기 신호를 공급한다. P-채널과 N-채널트랜지스터의 소오스 전극은 제1 및 제2 공급 전압 단자에 각각 연결된다. 제1 트랜지스터의 게이트 전극은 공진 회로(14)의 제1 단자에 연결된다. 인버터 회로는 제1 트랜지스터의 게이트 전극에 인가된 전압에 관련한 제2 트랜지스터의 게이트 전극에 인가된 전압 레벨을, 소정 전압으로 시프팅 하기위한 회로를 추가로 포함한다. 이것은 두 트랜지스터가 활성을 유지하도록 두 트랜지스터의 동작 전압 범위에 겹치게하고 인버터 회로의 원하는 동작 전압 범위를 감소시키는 효과를 갖는다.
어떤 바람직한 실시예와 방법을 여기서 기술하였지만, 상술한 실시예와 방법의 변경 및 수정은 본 발명의 범위를 벗어남이 없이 이루어질수 있다는 것을 앞서설명한 것으로부터 당업자에 의해 명확해질것이다. 따라서, 본 발명은 첨부된 청구범위와, 적용가능한 법률의 규칙 및 원리에 의해 원하는 범위로 제한될 것이다.
본 발명은 발진기 회로에 관한 것으로, 특히 몇개 않되는 성분을 가지고 낮은 전압으로 개시 및 동작 할수 있는 발진기 회로를 제공함으로서 전력 소모가 적어지도록 하는것에 관한 것이다.

Claims (14)

  1. 소정 주파수로 발진하는 출력 신호를 제공하기위해, 공진회로의 제1 및 제2단자의 양단에 연결된 인버터 회로를 포함하는데, 상기 인버터 회로는 발진기 회로의 출력 및 상기 공진회로의 제2 단자에 연결된 공통 드레인 전극을 갖는 제1 및 제2 트랜지스터를 포함하며, 제1 및 제2 트랜지스터의 소오스 전극은 제1 및 제2 전압 공급 단자에 각각 연결되고 상기 트랜지스터들중 한 트랜지스터의 게이트 전극은 상기 공진회로의 제1 단자에 연결되는 발진기 회로에 있어서,
    상기 공진 회로의 제1 단자와 타측 트랜지스터의 게이트 전극사이에 연결되어, 한측 트랜지스터의 게이트 전극에 인가된 전압에 관련한 타측 트랜지스터의 게이트 전극에 인가된 전압을 레벨 시프팅하여 상기 제1 및 제2 트랜지스터가 활성을 여전히 유지하는동안 발진기 회로가 낮은 공급 전압으로 개시하고 동작하도록한 회로수단을 포함하는 것을 특징으로하는 발진기 회로.
  2. 제1항에 있어서, 상기 제1 및 제2 트랜지스터가 활성을 유지하도록 상기 제1 및 제2 공급 전압 단자에 인가된 전압간의 최소 차는 상기 제1 및 제2트랜지스터의 최대 임계전압인것을 특징으로하는 발진기 회로.
  3. 제1항에 있어서, 상기 회로 수단은 드레인, 소오스 및 게이트 전극을 갖는 N-채널 트랜지스터를 포함하는데, 상기 N-채널 트랜지스터의 상기 드레인 전극과 소오스 전극은 상기 제1 및 제2 공급 전압 단자에 사이에 각각 연결되고, 상기 N-채널 트랜지스터의 소오스 전극은 상기 제1 트랜지스터의 게이트 전극에 연결되며, 상기 N-채널 트랜지스터의 게이트 전극은 상기 공진 회로의 제1 단자에 연결되는 것을 특징으로하는 발진기 회로.
  4. 제1항에 있어서, 상기 회로 수단은 드레인, 소오스 및 게이트 전극을 갖는 P-채널 트랜지스터를 포함하는데, 상기 P-채널 트랜지스터의 소오스 및 드레인 전극은 상기 제1 및 제2 공급 전압 단자사이에 각각 연결되고, 상기 P-채널 트랜지스터의 소오스 전극은 상기 제2 트랜지스터의 게이트 전극에 연결되며, 상기 P-채널 트랜지스터의 상기 게이트 전극은 상기 공진 회로의 제1 단자에 연결되는것을 특징으로하는 발진기 회로.
  5. 제1항에 있어서, 온 또는 오프 상태로서 발진기회로를 교대로 동작시키기 위한 수단을 추가로 포함하는것을 특징으로하는 발진기 회로.
  6. 낮은 전압으로 개시 및 동작하는 인버터 회로와 공진 회로를 포함하는데, 상기 인버터 회로는 상기 공진 회로의 제1 및 제2 단자의 양단에 연결되는 발진기 회로에 있어서,
    상기 인버터 회로는,
    드레인, 소오스 및 게이트 전극을 각각 갖는 제1 및 제2 보상 트랜지스터를 구비하는 푸시-풀 출력 구동기 단을 포함하는데, 상기 제1 및 제2 트랜지스터의 소오스 전극은 제1 및 제2 공급 전압 단자에 각각 연결되고, 상기 제1 및 제2 트랜지스터의 드레인 전극은 상기 공진 회로의 제2 단자에 연결되고, 상기 제2 트랜지스터의 게이트 전극은 상기 공진 회로의 제1 단자에 연결되며; 및
    상기 공진 회로의 제1 단자와 상기 제1 트랜지스터의 게이트 전극사이에 연결되어 상기 제2 트랜지스터의 게이트 전극에 인가된 전압에 관련한 상기 제1 트랜지스터의 게이트 전극에 인가된 전압을 시프팅 하기위한 전압 레벨 시프팅 수단을 포함하는 것을 특징으로하는 발진기 회로.
  7. 제6항에 있어서, 상기 제1 및 제2 트랜지스터가 활성을 유지하도록 상기 제1 및 제2 공급 전압 단자에 인가된 전압간의 최소 차는 상기 제1 및 제2 트랜지스터의 최대임계전압인것을 특징으로 하는 발진기 회로.
  8. 제6항에 있어서, 상기 전압 레벨 시프팅 수단은 소오스 팔로워 N-채널 트랜지스터를 포함하는것을 특징으로하는 발진기 회로.
  9. 제6항에 있어서, 상기 전압 레벨 시프팅 수단은 소오스 팔로워 P-채널 트랜지스터를 포함하는것을 특징으로하는 발진기 회로.
  10. 제6항에 있어서, 온 또는 오프 상태로서 상기 발진기 회로를 교대로 동작시키는 수단을 추가로 포함하는 것을 특징으로하는 발진기 회로.
  11. 낮은 전압으로 동작하는 입력 및 출력을 가진 푸시-풀 인버터 회로에 있어서,
    제1 및 제2 보상 트랜지스터를 포함하는데, 상기 제1 보상 트랜지스터는 상기 인버터 회로의 출력과 제1 공급 전압 단자사이에 연결된 전류 전송 전극을 가지며, 상기 제2 보상 트랜지스터는 상기 인버터 회로의 출력과 제2 공급 전압 단자사이에 연결된 전류 전송 전극을 가지며, 상기 제1 트랜지스터의 제어 전극은 상기 인버터 회로의 입력에 연결되며; 및
    상기 인버터 회로의 입력과 상기 제2 트랜지스터의 제어 전극사이에 연결되어 상기 제1 트랜지스터의 제어 전극에 인가된 전압에 관련한 상기 제2 트랜지스터의 제어전극에 인가된 전압을 시프팅하여 두 트랜지스터가 낮은 공급전압으로 활성되도록한 전압 레벨 시프팅 회로를 포함하는것을 특징으로하는 푸시-풀 인버터 회로.
  12. 제11항에 있어서, 상기 제1 및 제2 트랜지스터가 활성을 유지하도록 상기 제1 및 제2 공급 전압 단자에 인가된 전압간의 최소 차는 상기 제1 및 제2 트랜지스터의 최대임계전압인것을 특징으로하는 푸시-풀 인버터 회로.
  13. 제11항에 있어서, 상기 전압 레벨 시프팅 수단은 상기 제2 트랜지스터의 제어 전극에 인가된 전압을 상기 N-채널 트랜지스터의 임계전압으로 시프팅하기위한 소오스 팔로워 N-채널 트랜지스터를 포함하는것을 특징으로하는 푸시-풀 인버터 회로.
  14. 제11항에 있어서, 상기 전압 레벨 시프팅 수단은 상기 제2 트랜지스터의 제어 전극에 인가된 전압을 상기 P-채널 트랜지스터의 임계전압으로 시프팅하기위한 소오스 팔로워 P-채널 트랜지스터를 포함하는것을 특징으로하는 푸시-풀 인버터 회로.
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