KR100236761B1 - Semiconductor device for preventing electrostatic discharge and method for manufacturing thereof - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 분야1. Fields to which the invention described in the claims belong
반도체 소자 제조Semiconductor device manufacturing
2. 발명이 해결하려고 하는 기술적 과제2. The technical problem to be solved by the invention
입력버퍼회로의 정전방지소자로 사용되는 n+/p다이오드의 p웰에 주입된 전자들에 의하여 내부회로로 입력되는 펄스의 지연이 발생하여 동작속도를 떨어뜨리는 문제를 해결하기 위함.To solve the problem of slow operation speed due to the delay of pulse input to internal circuit by electrons injected into p well of n + / p diode which is used as antistatic element of input buffer circuit.
3. 발명의 해결방법의 요지3. Summary of Solution to Invention
입력버퍼펄스 지연을 발생시키는 전자들의 라이프 타임(life time)을 짧게하여 p웰 쪽에 저장되는 전자들의 양을 줄이기 위하여 다이오드의 접합부위의 농도를 증가시킴.Increasing the concentration at the junction of the diode to reduce the amount of electrons stored in the p well by shortening the life time of the electrons causing the input buffer pulse delay.
4. 발명의 중요한 용도4. Important uses of the invention
반도체 소자의 제조에 이용됨.Used in the manufacture of semiconductor devices.
Description
본 발명은 반도체 장치의 정전방지소자 및 그 제조 방법에 관한 것으로, 특히 입력버퍼회로의 ESD(delctrostatic discharge) 특성을 개선하기 위해 반도체 장치의 입력단에 사용되는 n+/p 접합 다이오드의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an electrostatic prevention device of a semiconductor device and a method of manufacturing the same, and more particularly to a method of manufacturing an n + / p junction diode used at an input terminal of a semiconductor device to improve the ESD (delctrostatic discharge) characteristics of an input buffer circuit. will be.
제1(a)도는 종래의 입력버퍼회로이고, 제1(b)도는 제1(a)도의 다이오드(D) 부분을 반도체 기판에 구현한 상태를 보이는 단면도이다. 종래기술에서는 입력패드에 제2(a)도와 같이 (-)바이어스에서 (+)바이어스로 전환되는 펄스가 발생할 때, (-)바이어스 상태에서 n+/p 다이오드(D)가 정방향 바이어스 상태가 되면서 p웰에 주입된 전자들에 의하여 제2(b)도에 나타낸 바와 같이 내부회로로 입력되는 펄스의 지연(T)이 발생한다. 이로 인하여 반도체 장치의 동작속도가 떨어지게 된다.FIG. 1 (a) is a conventional input buffer circuit, and FIG. 1 (b) is a cross-sectional view showing a state in which the diode D portion of FIG. In the prior art, when a pulse is switched from a negative bias to a positive bias as shown in FIG. 2 (a), the n + / p diode D becomes a forward bias state in the negative bias state. Due to the electrons injected into the p well, a delay T of the pulse input to the internal circuit occurs as shown in FIG. 2 (b). As a result, the operating speed of the semiconductor device decreases.
제1(a)도에서 도면부호 'B'는 저항성분으로서 ESD펄스의 지연을 위한 성분이며, 'C'는 입력패드에 (-)바이어스가 입력될 때 바이패스시키는 회로이다. 제2(a)도에서 'P'는 (-)펄스의 폭을 나타낸다.In FIG. 1 (a), reference numeral 'B' is a resistance component and a component for delay of an ESD pulse, and 'C' is a circuit which bypasses when a negative bias is input to an input pad. In FIG. 2 (a), 'P' represents the width of the negative pulse.
상기와 같은 문제점을 해결하기 위한 안출된 본 발명은 다이오드의 스위칭 속도를 향상시켜 고속회로의 구현을 가능하게 하는 반도체 장치의 정전방지소자 및 그 제조 방법을 제공하는데 그 목적이 있다.Disclosure of Invention The present invention has been made to solve the above problems, and an object thereof is to provide an antistatic device of a semiconductor device and a method of manufacturing the same, which enable a high speed circuit to be implemented by improving a switching speed of a diode.
제1(a)도는 종래의 반도체장치의 입력버퍼회로.1A shows an input buffer circuit of a conventional semiconductor device.
제1(b)도는 제1(a)도의 다이오드(D) 부분을 반도체 기판 상에 구현한 상태를 보이는 단면도.FIG. 1 (b) is a cross-sectional view showing a state where the diode D portion of FIG. 1 (a) is implemented on a semiconductor substrate.
제2(a)도는 종래의 입력버퍼회로에 있어서 입력패드에 가해지는 펄스 파형도.2A is a pulse waveform diagram applied to an input pad in a conventional input buffer circuit.
제2(b)도는 종래의 입력버퍼회로에 있어서 내부회로 입력지점에서의 펄스 파형도.Figure 2 (b) is a pulse waveform diagram at the input point of the internal circuit in the conventional input buffer circuit.
제3(a)도는 본 발명에 의한 반도체 장치의 입력버퍼회로.3A is an input buffer circuit of a semiconductor device according to the present invention.
제3(b)도는 제3(a)의 다이오드(D') 부분을 반도체 기판 상에 구현한 상태를 보이는 단면도.FIG. 3 (b) is a cross-sectional view showing a state in which the diode (D ') portion of the third (a) is implemented on a semiconductor substrate.
제4(a)도는 본 발명의 입력버퍼회로에 있어서 입력패드에 가해지는 펄스 파형도.4A is a pulse waveform diagram applied to an input pad in the input buffer circuit of the present invention.
제4(b)도는 본 발명의 입력버퍼회로에 있어서 내부회로 입력지점에서의 펄스 파형도.4 (b) is a pulse waveform diagram at an internal circuit input point in the input buffer circuit of the present invention.
제5(a)도 내지 제5(e)도는 본 발명에 의한 n+/p 접합 다이오드 제조방법을 도시한 공정순서도.5 (a) to 5 (e) is a process flowchart showing a method for manufacturing an n + / p junction diode according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : p웰 2 : 소자분리절연막1: p well 2: device isolation insulating film
3 : 제1마스크 패턴 5 : n+도전형 영역3: first mask pattern 5: n + conductivity type region
6 : 제2마스크 패턴 8 : p+영역6: second mask pattern 8: p + region
9 : 충간절연막 10 : 배선9: interlayer insulating film 10: wiring
100 : p-영역100: p - region
상기와 같은 목적을 달성하기 위한 본 발명은, 제1도전형의 반도체 기판; 상기 반도체 기판 표면에 형성되어 입력패드와 연결되는 제2도전형의 불순물 영역; 및 상기 제2도전형의 불순물 영역 하부에 형성되며 상기 반도체 기판 보다 농도가 높은 제1도전형의 불순물 영역을 포함하는 반도체 장치의 정전방지 소자를 제공한다.The present invention for achieving the above object, the first conductive semiconductor substrate; An impurity region of a second conductivity type formed on a surface of the semiconductor substrate and connected to an input pad; And an impurity region of the first conductivity type formed under the impurity region of the second conductivity type and having a higher concentration than that of the semiconductor substrate.
또한, 상기 목적을 달성하기 위한 본 발명은 반도체 기판에 제1도전형 웰을 형성하는 제1단계; 이온주입 공정을 실시하여, 상기 제1도전형 웰의 표면에 제2도전형의 불순물 영역을 형성하는 제2단계; 및 이온주입 공정을 실시하여, 상기 제2도전형의 불순물 영역 보다 깊은 상기 반도체 기판 부분에 상기 반도체 기판보다 농도가 높은 제1도전형의 불순물 영역을 형성하는 제3단계를 포함하는 반도체 장치의 정전방지 소자 제조방법을 제공한다.In addition, the present invention for achieving the above object is a first step of forming a first conductive well in the semiconductor substrate; Performing an ion implantation process to form an impurity region of a second conductivity type on a surface of the first conductivity type well; And a third step of performing an ion implantation process to form an impurity region of a first conductivity type having a higher concentration than that of the semiconductor substrate in a portion of the semiconductor substrate deeper than the impurity region of the second conductivity type. Provided is a method of manufacturing a prevention device.
본 발명에 따른 반도체 장치의 정전방지소자 및 그 제조 방법은 접합다이오드의 불순물접합영역 하부의 기판의 도핑농도를 이온주입에 의해 증가시키는 것을 특징으로 한다.The antistatic device of the semiconductor device and the method of manufacturing the same according to the present invention are characterized by increasing the doping concentration of the substrate under the impurity junction region of the junction diode by ion implantation.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
제3(a)도의 본 발명에 의한 입력버퍼회로도, 제3(b)도는 본 발명의 일실시예에 따라 제3(a)도의 다이오드(D') 부분을 반도체 기판 상에 구현한 상태를 보이는 단면도이다.An input buffer circuit according to the present invention of FIG. 3 (a), and FIG. 3 (b) shows a state where the diode D 'portion of FIG. 3 (a) is implemented on a semiconductor substrate according to an embodiment of the present invention. It is a cross section.
본 발명은 입력버퍼회로의 ESD 특성을 개선하기 위하여 삽입된 n+/p 다이오드(D')에 있어서, 입력버퍼 펄스 지연을 발생시키는 전자들의 라이프 타임(life time)을 짧게 하여 p웰 쪽에 저장하는 전자들의 양을 줄이기 위하여 다이오드의 접합부위의 농도를 증가시킨다. 즉, 입력패드와 연결되는 n+접합영역 하부에 p웰 보다 농도가 높은 p-영역(100)을 구비하는데 그 특징이 있다. 이와 같이 n+/p 다이오드에서 p 영역의 농도를 보다 증가시킴으로써 다이오드의 턴온(turn on) 전압을 증가시키고, P영역에 주입된 전자들의 라이프 타임을 짧게 하여 스위칭 속도를 향상 시킨다. 한편, 소자의 접합 브레이크 전압의 감소를 방지하기 위하여 마스크를 이용하여 입력버퍼 회로영역에만 추가적인 도핑을 실시하여 P-영역(100)을 형성한다.According to the present invention, in the n + / p diode (D ') inserted to improve the ESD characteristics of the input buffer circuit, the life time of the electrons causing the input buffer pulse delay is shortened and stored in the p well side. To reduce the amount of electrons, the concentration of the junction of the diode is increased. That is, a p − region 100 having a higher concentration than the p well is provided under the n + junction region connected to the input pad. As such, by increasing the concentration of the p region in the n + / p diode, the turn-on voltage of the diode is increased, and the switching speed is improved by shortening the lifetime of electrons injected into the P region. Meanwhile, in order to prevent a decrease in the junction break voltage of the device, the P − region 100 is formed by additionally doping only the input buffer circuit region using a mask.
제4(a)도는 입력패드에 가해지는 펄스형태를 도시한 것이고, 제4(b)도는 제3(a)도의 입력 버퍼회로의 A지점에 가해지는 펄스 파형을 도시한 것이다. 상기와 같이 n+영역과 접하여 n+/p 다이오드(D')를 이루는 p웰 내에 p웰 보다 농도가 높은 p-영역(100)을 형성하여 n+/p 다이오드(D')의 p 영역 농도를 보다 향상시킴으로써 제4(b)도에 도시된 바와 같이 종래보다 펄스의 지연시간(T')을 감소시킬 수 있다.FIG. 4 (a) shows the pulse shape applied to the input pad, and FIG. 4 (b) shows the pulse waveform applied to the point A of the input buffer circuit of FIG. 3 (a). In contact with the n + region, such as the n + / p diode (D ') for forming a high p concentration than the p-well in the p-well - to form a region (100) n + / p diode (D') p region the concentration of As shown in FIG. 4 (b), the delay time T 'of the pulse can be reduced more than in the related art.
제3(a)도에서 도면부호 'B'는 저항성분으로서 ESD펄스의 지연을 위한 성분이며, 'C'는 입력패드에 (-)바이어스가 입력될 때 바이패스시키는 회로이다. 제4(a)도에서 'P'는 (-)펄스의 폭을 나타낸다.In FIG. 3 (a), reference numeral 'B' is a resistance component and a component for delay of an ESD pulse, and 'C' is a circuit which bypasses when a negative bias is input to an input pad. In FIG. 4 (a), 'P' represents the width of the negative pulse.
이하, 제5(a)도 내지 제5(e)도를 참조하여 본 발명의 다른 실시예에 따른 n+/p 다이오드 제조 방법을 설명한다.Hereinafter, a method of manufacturing an n + / p diode according to another exemplary embodiment of the present invention will be described with reference to FIGS. 5 (a) to 5 (e).
먼저, 제5(a)도와 같이 반도체 기판에 p웰(1)을 형성하고, 소정영역에 소자분리 절연막(2)을 형성한다.First, the p well 1 is formed in a semiconductor substrate as shown in FIG. 5 (a), and the device isolation insulating film 2 is formed in a predetermined region.
이어서, 제5(b)도와 같이 n+영역 형성을 위한 소정의 제1마스크 패턴(3)을 형성한 후, As 또는 P와 같은 n형 불순물을 이온주입(4)하여 n+영역(5)을 형성한다.Subsequently, as shown in FIG. 5 (b), a predetermined first mask pattern 3 for forming an n + region is formed, and then n-type impurities such as As or P are ion implanted (4) to n + region (5). To form.
다음에, 제5(c)도와 같이 상기 제1마스크 패턴(3)을 그대로 이용하여 p형 이온으로서, 예컨대 B 또는 BF2을 주입하여 상기 n+영역(5) 하부에 p웰(1)에 비해 농도가 높은 p-영역(100)을 형성한다 .이때, p-영역(100)의 도핑농도는 1.0E16 원자/㎤ 내지 1.0E20 원자/㎤로 하는 것이 바람직하다.Next, as shown in FIG. 5 (c), the p-type ions are implanted as p-type ions, for example, B or BF 2 , using the first mask pattern 3 as it is, to the p well 1 under the n + region 5. A p − region 100 having a higher concentration is formed. At this time, the doping concentration of the p − region 100 is preferably 1.0E16 atoms / cm 3 to 1.0E20 atoms / cm 3.
이이서, 상기 제1마스크 패턴(3)을 제거하고 제5(d)도와 같이 p+영역 형성을 위한 소정의 제2마스크 패턴(6)을 기판 상에 형성한 후, 이온주입(7)에 의해 기판 소정영역에 p+영역(8)을 형성한다.Next, after removing the first mask pattern 3 and forming a predetermined second mask pattern 6 for forming a p + region on the substrate as shown in FIG. 5 (d), the ion implantation 7 is applied to the ion implantation 7. The p + region 8 is formed in the predetermined region of the substrate.
다음에, 제5(e)도와 같이 상기 제2마스크 패턴(6)을 제거한 후, 기판 전면에 층간절연막(9)을 형성하고 이를 선택적으로 식각하여 상기 n+영역(5) 및 p+영역(8)을 노출시키는 콘택홀을 형성한 다음, 이 콘택홀을 통해 n+영역(5) 및 p+영역(8)에 연결되는 배선(10)을 형성한다.Next, after removing the second mask pattern 6 as shown in FIG. 5 (e), an interlayer insulating film 9 is formed on the entire surface of the substrate and selectively etched to form the n + region 5 and the p + region ( A contact hole exposing 8) is formed, and then a wiring 10 connected to the n + region 5 and the p + region 8 is formed through the contact hole.
제3(b)도에 도시한 바와 같이 입력패드와 바로 연결되는 n+영역(5) 하부에만 p-영역(100)을 형성할 수도 있고, 제5(a)도 내지 제5(e)도의 공정에 따른 실시예와 같이 p-영역(100)을 n+영역 형성을 위한 제1마스크 패턴(3)을 이용하여 모든 n+영역(5) 하부에 형성할 수도 있으며, 별도의 마스크를 사용하여 P웰(1) 전체에 걸쳐 형성할 수도 있다. 상기 어느 경우에나 p-영역(100)은 n+영역(5)보다 깊게 형성하여 n+/p 접합 커패시턴스의 증가를 방지하여 다이오드의 스위칭 속도가 개선되도록 한다.As shown in FIG. 3 (b), the p − region 100 may be formed only under the n + region 5 directly connected to the input pad, and as shown in FIGS. 5 (a) to 5 (e). As in the exemplary embodiment of the present invention, the p − region 100 may be formed below all n + regions 5 by using the first mask pattern 3 for forming the n + region, or by using a separate mask. It may be formed over the entire P well 1. In either case, the p − region 100 is formed deeper than the n + region 5 to prevent an increase in the n + / p junction capacitance to improve the switching speed of the diode.
상기 실시예는 n+/p 다이오드의 경우를 예로 들어 설명하였으나 p+/n 다이오드의 경우에도 반대 도전형의 불순물을 이용하여 본 발명을 적용할 수 있음은 물론이다.Although the above embodiment has been described with an n + / p diode as an example, the present invention can be applied to the p + / n diode using impurities of opposite conductivity type.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes can be made in the art without departing from the technical spirit of the present invention. It will be apparent to those of ordinary knowledge.
상기와 같이 이루어지는 본 발명에 따라 입력버퍼회로의 스위칭속도가 향상되어 고속소자의 구현이 가능하게 된다.According to the present invention made as described above the switching speed of the input buffer circuit is improved it is possible to implement a high-speed device.
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