KR100356792B1 - Silicon on insulator device and method for fabricating the same - Google Patents
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Abstract
본 발명은 정전기에 기인된 동작 특성의 저하를 방지할 수 있는 에스오아이 소자 및 그 제조방법을 개시하며, 개시된 발명의 에스오아이 소자는, 지지 수단인 제1실리콘층과 소자 형성 영역을 제공하는 제2실리콘층 사이에 매몰산화막이 개재된 구조의 에스오아이 웨이퍼; 상기 제2실리콘층의 소자 형성 영역에 형성된 내부 회로; 및 상기 에스오아이 웨이퍼의 필드 영역에 형성된 정전기 보호 회로를 포함하며, 상기 정전기 보호 회로는 필드 영역의 상기 제1실리콘층 부분에 형성된 베이스와, 상기 베이스와 접하도록 상기 매몰산화막 내에 분리되어 각각 형성된 에미터 및 컬렉터로 구성된 바이폴라 트랜지스터 구조로 이루어진 것을 특징으로 한다.The present invention discloses a SOH element and a method of manufacturing the same, which can prevent the deterioration of operating characteristics due to static electricity, and the SOH element of the disclosed invention provides a first silicon layer serving as a supporting means and an element forming region. An SOH wafer having a buried oxide film interposed between two silicon layers; An internal circuit formed in the element formation region of the second silicon layer; And an electrostatic protection circuit formed in the field region of the SOH wafer, wherein the electrostatic protection circuit includes a base formed in the first silicon layer portion of the field region, and an emi formed separately in the investment oxide film to contact the base. It characterized in that the bipolar transistor structure consisting of a rotor and a collector.
Description
본 발명은 에스오아이 소자에 관한 것으로, 보다 상세하게는, 정전기에 기인된 동작 특성의 저하를 방지할 수 있는 에스오아이 소자 및 그 제조방법에 관한 것이다.The present invention relates to an SOH element, and more particularly, to an SOH element capable of preventing a decrease in operating characteristics caused by static electricity, and a method of manufacturing the same.
반도체 소자의 고집적화, 고속화 및 저전력화가 진행됨에 따라, 단결정 실리콘 웨이퍼를 대신하여 제1실리콘층과 매몰산화막 및 제2실리콘층의 적층 구조로 이루어진 SOI(Silicon On Insulator) 웨이퍼를 이용한 반도체 집적 기술이 주목되고 있다. 이것은 상기 SOI 웨이퍼에 집적된 소자(이하, SOI 소자라 칭함)가 단결정 실리콘 웨이퍼에 집적된 소자(이하, 벌크(Bulk) 소자라 칭함)와 비교해서 낮은 접합 용량에 기인된 고속화, 낮은 문턱 전압에 기인된 저전압 구동 및 완전한 소자분리에 기인된 래치-업(latch-up) 제거 등의 장점들을 갖기 때문이다.As semiconductor devices become more integrated, higher in speed, and lower in power, a semiconductor integrated technology using a silicon on insulator (SOI) wafer composed of a stacked structure of a first silicon layer, an investment oxide film, and a second silicon layer instead of a single crystal silicon wafer is attracting attention. It is becoming. This is because the device integrated on the SOI wafer (hereinafter referred to as SOI device) has a high speed and low threshold voltage due to low junction capacity compared to the device integrated on a single crystal silicon wafer (hereinafter referred to as bulk device). This is because it has advantages such as low voltage driving due to and latch-up elimination due to complete device isolation.
그러나, SOI 소자는 상기와 같은 장점이 있는 반면, 그 구조적인 특징, 즉, 트랜지스터가 형성된 제2실리콘층의 하부에 매몰산화막이 존재하는 것에 기인하여, 벌크 소자에 비해 정전기(Electro Static Discharge : 이하, ESD) 특성이 취약하다는 단점이 있다.However, while the SOI device has the above advantages, due to its structural characteristics, that is, the presence of the buried oxide film in the lower portion of the second silicon layer on which the transistor is formed, the electrostatic discharge (Electro Static Discharge): , ESD is weak.
자세하게, SOI 소자는 트랜지스터가 형성된 제2실리콘층의 하부에 매몰산화막이 배치된 구조를 갖기 때문에, 벌크 소자에서 ESD 보호용 소자로 통상 사용하는 필드 트랜지스터 구조를 이용할 수 없고, 그리고, PN 접합을 이용한 ESD 보호 회로를 구비시킨 경우에는 접합 영역이 매몰산화막과 접하거나, 혹은, 공핍 영역이 매몰산화막과 접하게 되고, 이때, 산화막은 실리콘에 비해 상대적으로 열 분산이 제대로 이루어지지 않으므로, 결과적으로, ESD 전류에 의해 발생된 열이 접합 부분으로 빠져나가지 못하고, 접합 영역의 가장자리 부분으로만 빠져나가는 것에 기인하여, 벌크 소자에 비해 ESD 특성이 상대적으로 취약하게 된다.In detail, since the SOI device has a structure in which a buried oxide film is disposed under the second silicon layer on which the transistor is formed, it is impossible to use a field transistor structure commonly used as an ESD protection device in bulk devices, and ESD using a PN junction. When the protection circuit is provided, the junction region is in contact with the buried oxide film, or the depletion region is in contact with the investment oxide film. At this time, the oxide film is relatively poor in heat dissipation relative to silicon. The heat generated by this does not escape to the junction portion, but only to the edge portion of the junction region, resulting in relatively weak ESD characteristics compared to the bulk element.
도 1 및 도 2는 N+P 접합에 전류가 인가될 때, 벌크 소자와 SOI 소자에서 나타나는 현상을 보여주는 단면도이다. 여기서, 도 1은 벌크 소자, 그리고, 도 2는 SOI 소자의 경우를 나타내며, 도면부호 1은 단결정 실리콘 웨이퍼, 2는 필드산화막, 11은 제1실리콘층, 12는 매몰산화막, 13은 제2실리콘층, 14는 필드산화막, 20은 SOI 웨이퍼를 각각 나타낸다.1 and 2 are cross-sectional views illustrating a phenomenon occurring in a bulk device and an SOI device when a current is applied to an N + P junction. Here, FIG. 1 shows a bulk device, and FIG. 2 shows a case of an SOI device, where 1 is a single crystal silicon wafer, 2 is a field oxide film, 11 is a first silicon layer, 12 is a buried oxide film, and 13 is a second silicon. Layers 14 denote field oxide films and 20 denote SOI wafers.
벌크 소자의 경우, 도 1에 도시된 바와 같이, N+P 접합에 인가된 전류는 실리콘 웨이퍼(1)의 전 영역을 통해 빠져 나가게 된다. 이에 반해, SOI 소자의 경우,도 2에 도시된 바와 같이, N+P 접합에 인가된 전류는 N+접합 영역의 가장자리를 통해서만 빠져 나가게 된다. 그러므로, 상기 SOI 소자에서의 전류 밀도는 상기 벌크 소자에서의 전류 밀도 보다 상대적으로 높기 때문에, 상기 SOI 소자는 벌크 소자에 비해 ESD 특성이 취약하고, 그래서, 동작 특성이 불안정하게 된다.In the case of a bulk device, as shown in FIG. 1, the current applied to the N + P junction is forced out through the entire area of the silicon wafer 1. In contrast, in the case of an SOI device, as shown in FIG. 2, the current applied to the N + P junction is drawn out only through the edge of the N + junction region. Therefore, since the current density in the SOI element is relatively higher than the current density in the bulk element, the SOI element is less vulnerable to the ESD characteristic than the bulk element, so that the operating characteristic becomes unstable.
한편, ESD 보호 회로를 바이폴라 트랜지스터와 같은 형태로 구비시킬 수도 있는데, 이 경우에도 모스 트랜지스터와 마찬가지로 접합 영역이 매몰산화막과 접하게 되므로, ESD 특성이 취약하게 된다.On the other hand, the ESD protection circuit may be provided in the same form as a bipolar transistor. In this case, like the MOS transistor, since the junction region is in contact with the buried oxide film, the ESD characteristics become weak.
따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, ESD에 의한 특성 저하를 방지할 수 있는 SOI 소자 및 그 제조방법을 제공하는데, 그 목적이 있다.Accordingly, an object of the present invention is to provide a SOI device and a method of manufacturing the same, which can prevent deterioration of characteristics caused by ESD.
도 1 및 도 2는 N+P 접합에 전류가 인가될 때, 벌크 소자와 SOI 소자에서 나타나는 현상을 보여주는 단면도.1 and 2 are cross-sectional views showing a phenomenon in the bulk device and the SOI device when a current is applied to the N + P junction.
도 3a 내지 도 3f는 본 발명의 일실시예에 따른 에스오아이 소자의 제조방법을 설명하기 위한 단면도.3A to 3F are cross-sectional views illustrating a method of manufacturing an SOH element according to an exemplary embodiment of the present invention.
도 4는 본 발명의 일실시예에 따른 에스오아이 소자의 회로도.4 is a circuit diagram of an SOH element according to an embodiment of the present invention.
도 5는 본 발명의 다른 일실시예에 따른 에스오아이 소자의 단면도.5 is a cross-sectional view of the SOH element according to another embodiment of the present invention.
도 6은 본 발명의 다른 일실시예에 따른 에스오아이 소자의 회로도.6 is a circuit diagram of an SOH element according to another embodiment of the present invention.
(도면의 주요 부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)
21 : 제1실리콘층 22 : 매몰산화막21: first silicon layer 22: investment oxide film
23 : 제2실리콘층 23a : 소자 형성 영역23: second silicon layer 23a: element formation region
30 : 에스오아이 웨이퍼 31 : 패드산화막30: SOH wafer 31: pad oxide film
32 : 패드질화막 33 : 제1감광막 패턴32: pad nitride film 33: first photosensitive film pattern
34 : 제2감광막 패턴 35 : 실리콘 에피층34: second photosensitive film pattern 35: silicon epi layer
36 : 제3감광막 패턴 37 : P형 불순물36: third photosensitive film pattern 37: P-type impurity
38 : 베이스 39 : 게이트 산화막38 base 39 gate oxide film
40 : 게이트 41 : N형 불순물40: gate 41: N-type impurity
42a,42b : 소오스/드레인 영역 43a,43b : 에미터/컬렉터42a, 42b: source / drain regions 43a, 43b: emitter / collector
50a : 모스 트랜지스터 50b,60a,60b : 바이폴라 트랜지스터50a: MOS transistor 50b, 60a, 60b: bipolar transistor
51 : 외부입력단자 70a : p-n-p-n 구조의 SCR51: external input terminal 70a: SCR of p-n-p-n structure
70b : n-p-n-p 구조의 SCR 80,80a,80b : 양방향 다이오드 스위치70b: SCR 80,80a, 80b with n-p-n-p structure: bidirectional diode switch
상기와 같은 목적을 달성하기 위한 본 발명의 일실시예에 따른 SOI 소자는, 지지 수단인 제1실리콘층과 소자 형성 영역을 제공하는 제2실리콘층 사이에 매몰산화막이 개재된 구조의 SOI 웨이퍼; 상기 제2실리콘층의 소자 형성 영역에 형성된 내부 회로; 및 상기 SOI 웨이퍼의 필드 영역에 형성된 정전기 보호 회로를 포함하며, 상기 정전기 보호 회로는 필드 영역의 상기 제1실리콘층 부분에 형성된 베이스와, 상기 베이스와 접하도록 상기 매몰산화막 내에 분리되어 각각 형성된 에미터 및 컬렉터로 구성된 바이폴라 트랜지스터 구조로 이루어진 것을 특징으로 한다.SOI device according to an embodiment of the present invention for achieving the above object, SOI wafer having a structure in which the buried oxide film is interposed between the first silicon layer serving as a support means and the second silicon layer providing the device forming region; An internal circuit formed in the element formation region of the second silicon layer; And an electrostatic protection circuit formed in the field region of the SOI wafer, the electrostatic protection circuit comprising a base formed in the first silicon layer portion of the field region, and an emitter formed separately in the investment oxide film so as to contact the base. And a bipolar transistor structure composed of a collector.
또한, 본 발명의 일실시예에 따른 SOI 소자의 제조방법은, 지지 수단인 제1실리콘층과 소자 형성 영역을 제공하는 제2실리콘층 사이에 매몰산화막이 개재된 구조의 SOI 웨이퍼를 제공하는 단계; 상기 제2실리콘층을 식각하여 상기 SOI 웨이퍼의 필드 영역에 해당하는 매몰산화막 부분을 노출시키는 단계; 상기 제1실리콘층이 노출되도록 상기 노출된 매몰산화막 부분의 제1 및 제2영역을 식각하는 단계; 상기 매몰산화막이 제거된 제1 및 제2영역에 상기 매몰산화막과 동일 높이로 각각 실리콘 에피층을 성장시키는 단계; 상기 실리콘 에피층들 하부의 제1실리콘층 부분에 선택적으로 제1도전형의 불순물을 이온주입하여 베이스를 형성하는 단계; 상기 제2실리콘층의 소자 형성 영역 상에 게이트를 형성하는 단계; 및 상기 결과물에 제2도전형의 불순물을 이온주입하여 게이트 양측의 소자 형성 영역에 소오스 및 드레인 영역을 형성하면서 실리콘 에피층들 각각에 에미터 및 컬렉터를 형성하는 것에 의해 상기 제2실리콘층의 소자 형성 영역에 모스 트랜지스터로 구성되는 내부 회로와 형성하고 상기 SOI 웨이퍼의 필드 영역에 바이폴라 트랜지스터로 구성되는 정전기 보호 회로를 형성하는 것을 특징으로 한다.In addition, a method of manufacturing an SOI device according to an embodiment of the present invention includes providing an SOI wafer having a structure in which an investment oxide film is interposed between a first silicon layer serving as a support means and a second silicon layer providing an element formation region. ; Etching the second silicon layer to expose a portion of the buried oxide layer corresponding to the field region of the SOI wafer; Etching the first and second regions of the exposed investment oxide portion so that the first silicon layer is exposed; Growing a silicon epitaxial layer on the first and second regions from which the buried oxide film is removed at the same height as the buried oxide film, respectively; Selectively implanting impurities of a first conductivity type into a portion of the first silicon layer under the silicon epilayers to form a base; Forming a gate on an element formation region of the second silicon layer; And forming an emitter and a collector in each of the silicon epilayers by ion implanting impurities of a second conductivity type into the resultant to form source and drain regions in the device formation regions on both sides of the gate. And an electrostatic protection circuit composed of bipolar transistors in the field region of the SOI wafer, and an internal circuit composed of MOS transistors in the formation region.
게다가, 본 발명의 다른 일실시예에 따른 SOI 소자는, 지지 수단인 제1실리콘층과 소자 형성 영역을 제공하는 제2실리콘층 사이에 매몰산화막이 개재된 구조의 SOI 웨이퍼; 상기 제2실리콘층의 소자 형성 영역에 형성된 내부 회로; 및 상기 SOI 웨이퍼의 필드 영역에 형성된 정전기 보호 회로를 포함하며, 상기 정전기 보호 회로는 필드 영역의 제1실리콘층에 형성된 P형 영역과, 상기 P형 영역과 콘택된 매몰산화막 부분 내에 순차적으로 형성된 N형 영역, P형 영역, N형 영역으로 이루어진 p-n-p-n 구조의 SCR(Semiconductor Cotrolled Rectifier)과, 상기 필드 영역의 제1실리콘층에 형성된 N형 영역과, 상기 N형 영역과 콘택된 매몰산화막 부분에 순차적으로 형성된 P형 영역, N형 영역, P형 영역으로 이루어진 n-p-n-p 구조의 SCR로 구성된 양방향 다이오드 스위치 구조로 이루어진 것을 특징으로 한다.In addition, an SOI device according to another embodiment of the present invention may include an SOI wafer having a buried oxide film interposed between a first silicon layer serving as a support means and a second silicon layer providing an element formation region; An internal circuit formed in the element formation region of the second silicon layer; And an electrostatic protection circuit formed in the field region of the SOI wafer, wherein the electrostatic protection circuit includes a P-type region formed in the first silicon layer of the field region and an N formed sequentially in the buried oxide film portion contacted with the P-type region. SCR (Semiconductor Cotrolled Rectifier) having a pnpn structure consisting of a p-type region, a p-type region, and an n-type region, an n-type region formed in the first silicon layer of the field region, and a buried oxide film portion in contact with the n-type region It characterized in that the bi-directional diode switch structure consisting of the SCR of the npnp structure consisting of the P-type region, N-type region, P-type region formed.
본 발명에 따르면, ESD 보호 회로를 바이폴라 트랜지스터 또는 양방향 다이오드 스위치 구조로 형성하되, 그 구성 요소들을 제1실리콘층 및 매몰산화막 내에 적층 구조로 형성시킴으로써, 벌크 소자와 동일한 ESD 특성을 갖도록 할 수 있으며, 이에 따라, SOI 소자의 ESD 특성을 개선시킬 수 있다.According to the present invention, the ESD protection circuit may be formed as a bipolar transistor or a bidirectional diode switch structure, and the components may be formed in a stacked structure in the first silicon layer and the buried oxide film, so as to have the same ESD characteristics as the bulk device. Accordingly, the ESD characteristics of the SOI device can be improved.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 3a 내지 도 3f는 본 발명의 일실시예에 따른 SOI 소자의 제조방법을 설명하기 위한 공정별 단면도이다.3A through 3F are cross-sectional views of processes for describing a method of manufacturing an SOI device, according to an exemplary embodiment.
먼저, 도 3a에 도시된 바와 같이, 지지 수단인 제1실리콘층(21)과 매몰산화막(22) 및 소자 형성 영역을 제공하는 제2실리콘층(23)이 순차적으로 적층된 SOI 웨이퍼(30)를 마련하고, 상기 SOI 웨이퍼(30) 상에 후속 공정에서 식각저지막으로 이용하기 위한 패드 산화막(31)과 패드 질화막(32)을 차례로 형성한다. 그런다음, 상기 패드 질화막(32) 상에 ESD 보호 회로가 형성될 영역을 포함하는 필드 영역 이외의 영역, 즉, 소자 형성 영역만을 덮도록 제1감광막 패턴(33)을 형성한다.First, as shown in FIG. 3A, an SOI wafer 30 in which a first silicon layer 21 serving as a support means, an investment oxide layer 22, and a second silicon layer 23 providing an element formation region are sequentially stacked. The pad oxide layer 31 and the pad nitride layer 32 are sequentially formed on the SOI wafer 30 for use as an etch stop layer in a subsequent process. Then, the first photoresist layer pattern 33 is formed on the pad nitride layer 32 so as to cover only the region other than the field region including the region where the ESD protection circuit is to be formed, that is, the element formation region.
다음으로, 도 3b에 도시된 바와 같이, 제1감광막 패턴(33)을 마스크로해서 노출된 패드 질화막 부분과 그 하부의 패드 산화막 부분을 식각·제거하고, 이어서, 식각 마스크로 사용된 제1감광막 패턴을 제거한 상태에서, 식각된 패드질화막(32) 및 패드 산화막(31)을 마스크로해서 노출된 제2실리콘층 부분을 식각·제거함으로써, 소자 형성 영역(23a)을 한정한다.Next, as illustrated in FIG. 3B, the pad nitride film portion and the pad oxide film portion below the exposed portion are etched and removed using the first photosensitive film pattern 33 as a mask, and then the first photosensitive film used as the etching mask. In the state where the pattern is removed, the element formation region 23a is defined by etching and removing the exposed second silicon layer portion using the etched pad nitride film 32 and the pad oxide film 31 as a mask.
그 다음, 도 3c에 도시된 바와 같이, 상기 결과물 상에 감광막을 도포하고, 상기 감광막을 노광 및 현상하여 후속 공정에서 형성될 바이폴라 트랜지스터의 에미터 및 컬렉터 영역을 정의하는 제2감광막 패턴(34)을 형성하고, 그런다음, 상기 제2감광막 패턴(34)을 마스크로해서 노출된 매몰산화막(22) 부분들을 식각·제거한다.Next, as shown in FIG. 3C, a second photoresist pattern 34 is applied to the resulting photoresist, and the photoresist is exposed and developed to define emitter and collector regions of the bipolar transistor to be formed in a subsequent process. Then, exposed portions of the buried oxide film 22 are etched and removed using the second photoresist pattern 34 as a mask.
다음으로, 상기 제2감광막 패턴을 제거한 상태에서, 도 3d에 도시된 바와 같이, 노출된 베이스 기판 부분, 즉, 바이폴라 트랜지스터의 에미터 및 컬렉터가 형성될 매몰산화막(22) 부분 각각에 선택적 에피텍셜 성장법을 이용해서 상기 매몰산화막(22)과 동일한 높이로 실리콘 에피층(35)을 성장시킨다. 그런다음, 소자 형성 영역(23a) 상에 잔류되어 있는 패드 질화막(32) 및 패드 산화막(31)을 제거한다.Next, with the second photoresist pattern removed, as shown in FIG. 3D, an epitaxial selective to each of the exposed base substrate portions, that is, the portions of the buried oxide film 22 in which the emitter and the collector of the bipolar transistor are to be formed, is formed. The silicon epitaxial layer 35 is grown to the same height as the buried oxide film 22 using the growth method. Then, the pad nitride film 32 and the pad oxide film 31 remaining on the element formation region 23a are removed.
계속해서, 도 3e에 도시된 바와 같이, 상기 결과물의 전면 상에 감광막을 도포하고, 상기 감광막에 대한 노광 및 현상 공정을 수행하여, 바이폴라 트랜지스터의 베이스가 형성될 부분을 노출시키는 제3감광막 패턴(36)을 형성하고, 상기 제3감광막 패턴(36)을 이온주입 마스크로 이용해서, 상기 실리콘 에피층(35) 하부의 제1실리콘층 부분에 소정 도전형의 불순물, 예를들어, P형 불순물(37)을 이온주입하여 P형의 베이스(38)를 형성한다.Subsequently, as illustrated in FIG. 3E, a third photoresist pattern for applying a photoresist film on the entire surface of the resultant and performing exposure and development processes on the photoresist film to expose a portion where the base of the bipolar transistor is to be formed ( 36) and using the third photoresist layer pattern 36 as an ion implantation mask, a predetermined conductivity type impurity, such as a P type impurity, is formed in a portion of the first silicon layer under the silicon epitaxial layer 35. (37) is ion implanted to form a P-type base 38.
그리고나서, 제3감광막 패턴을 제거한 상태에서, 도 3f에 도시된 바와 같이, 소자 형성 영역(23a) 상에 공지된 방법으로 게이트 산화막(39)을 갖는 게이트(40)를 형성하고, 그런다음, 상기 결과물에 N형의 불순물(41)을 고농도로 이온주입하여, 상기 게이트(40) 양측의 소자 형성 영역(23a) 내에 N형의 소오스 및 드레인 영역(42a, 42b)을 형성시키고, 아울러, 실리콘 에피층에 N형의 에미터 및 컬렉터(43a, 43b)를 형성시킨다. 이 결과, 소자 형성 영역(23a)에는 내부 회로로서 N형 모스 트랜지스터(50a)가 형성되고, 필드 영역에는 NPN 바이폴라 트랜지스터 구조의 ESD 보호 회로(50b)가 형성된다. 여기서, 상기 모스 트랜지스터(50a)의 소오스 및 드레인 영역(42a, 42b)과 바이폴라 트랜지스터(50b)의 에미터 및 컬렉터(43a, 43b)는 1회의 이온주입 공정을 통해 동시에 형성할 수도 있고, 혹은, 이온주입 마스크를 이용한 2회의 이온주입 공정을 통해 각각 형성할 수도 있다.Then, in the state where the third photoresist pattern is removed, as shown in FIG. 3F, the gate 40 having the gate oxide film 39 is formed on the element formation region 23a by a known method, and then, N-type impurities 41 are implanted at a high concentration into the resultant to form N-type source and drain regions 42a and 42b in the element formation regions 23a on both sides of the gate 40, and at the same time, silicon N-type emitters and collectors 43a and 43b are formed in the epitaxial layer. As a result, the N-type MOS transistor 50a is formed in the element formation region 23a as an internal circuit, and the ESD protection circuit 50b of the NPN bipolar transistor structure is formed in the field region. Here, the source and drain regions 42a and 42b of the MOS transistor 50a and the emitters and collectors 43a and 43b of the bipolar transistor 50b may be simultaneously formed through one ion implantation process, or It may be formed through two ion implantation processes using an ion implantation mask, respectively.
이후, 도시하지는 않았으나, 공지된 후속 공정을 수행하여 바이폴라 트랜지스터 구조의 ESD 보호 회로를 갖는 SOI 소자를 완성한다.Subsequently, although not shown, a known subsequent process is performed to complete an SOI device having an ESD protection circuit of a bipolar transistor structure.
상기한 바와 같이, 본 발명의 SOI 소자는 ESD 보호 회로가 바이폴라 트랜지스터 구조로 형성되며, 특히, 바이폴라 트랜지스터의 베이스는 제1실리콘층에 형성되고, 에미터 및 컬렉터는 매몰산화막 내에 형성되기 때문에, 구조적인 측면에서 벌크 소자와 동일한 ESD 특성을 갖도록 할 수 있다. 따라서, 본 발명의 SOI 소자는 그 고유의 특성을 갖으면서, 동시에, ESD에 대해서 안정적인 특성을 얻을 수 있다.As described above, in the SOI device of the present invention, since the ESD protection circuit is formed in the bipolar transistor structure, in particular, the base of the bipolar transistor is formed in the first silicon layer, and the emitter and the collector are formed in the buried oxide film. In general, the same ESD characteristics as the bulk device may be achieved. Therefore, the SOI element of the present invention can have stable characteristics against ESD while having its inherent characteristics.
도 4는 본 발명의 일실시예에 따른 바이폴라 트랜지스터 구조의 ESD 보호 회로를 갖는 SOI 소자의 회로도로서, 본 발명의 SOI 소자는 Vcc 및 Vss쪽에 모두 NPN 바이폴라 트랜지스터로 이루어진 ESD 보호 회로(60a, 60b)가 구비된다. 여기서, 도면부호 51은 외부입력단자를 나타내고, 60a 및 60b는 ESD 보호 회로를 나타낸다.4 is a circuit diagram of an SOI device having an ESD protection circuit of a bipolar transistor structure according to an embodiment of the present invention, in which the SOI device of the present invention includes ESD protection circuits 60a and 60b formed of NPN bipolar transistors on both Vcc and Vss sides. Is provided. Here, reference numeral 51 denotes an external input terminal, and 60a and 60b denote an ESD protection circuit.
도 5 및 도 6은 본 발명의 다른 일실시예에 따른 SOI 소자의 단면도 및 그의 회로도이다. 도 5에 도시된 바와 같이, 본 발명의 다른 일실시예에 따른 SOI 소자는 ESD 보호 회로(80)가 바이폴라 트랜지스터 구조가 아닌, p-n-p-n 구조의 SCR (Semiconductor Cotrolled Retifier : 70a)과 n-p-n-p 구조의 SCR(70b)로 구성된 양방향 다이오드 스위치(bilateral diode switch) 구조로 형성된다.5 and 6 are a cross-sectional view and a circuit diagram of the SOI device according to another embodiment of the present invention. As shown in FIG. 5, the SOI device according to another exemplary embodiment of the present invention has an SCR (Semiconductor Cotrolled Retifier: 70a) having a pnpn structure and an SNP having an npnp structure in which the ESD protection circuit 80 is not a bipolar transistor structure. 70b) is formed in a bilateral diode switch structure.
상기와 같은 p-n-p-n 구조의 SCR(70a)과 n-p-n-p 구조의 SCR(70b)를 형성하기 위하여, 본 발명의 다른 일실시예에서는 실리콘 에피층을 통해 제1실리콘층(21)에 P형 영역과 N형 영역을 각각 형성한 후, 상기 실리콘 에피층에 서로 다른 도전형의 불순물을 교대로 이온주입한다. 또한, p-n-p-n 구조의 SCR(70a)과 n-p-n-p 구조의 SCR(70b)를 형성한 후에는 제1실리콘층(21)에 형성시킨 P형 영역과 N형 영역을 각각 파워 라인에 연결시키고, 아울러, 두 소자의 끝단을 연결시켜, ESD에 의해 발생된 포지티브 및 네가티브 스트레스가 제거되도록 한다. 도 6에서, 도면부호 51은 외부입력단자, 80a 및 80b는 양방향 다이오드 스위치 구조의 ESD 보호 회로를 나타낸다.In order to form the SCR 70a having the pnpn structure and the SCR 70b having the npnp structure, in another embodiment of the present invention, the P-type region and the N-type are formed in the first silicon layer 21 through the silicon epilayer. After the formation of the regions, ion conductivity is alternately implanted with impurities of different conductivity types into the silicon epi layer. In addition, after the SCR 70a having the pnpn structure and the SCR 70b having the npnp structure are formed, the P-type region and the N-type region formed in the first silicon layer 21 are respectively connected to the power line. The end of the device is connected to remove the positive and negative stresses caused by ESD. In Fig. 6, reference numeral 51 denotes an external input terminal, and 80a and 80b denote an ESD protection circuit of a bidirectional diode switch structure.
이상에서와 같이, 본 발명은 ESD 보호 회로를 바이폴라 트랜지스터 또는 양방향 다이오드 스위치 구조로 형성하되, 그 구성 요소들을 제1실리콘과 매몰산화막 내에 형성시킴으로써, 벌크 소자와 동일한 ESD 보호 회로 특성을 갖도록 할 수 있으며, 따라서, SOI 소자의 고유 특성을 가지면서 ESD 특성도 향상시킬 수 있는 바, SOI 소자의 특성을 향상시킬 수 있다.As described above, the present invention can form an ESD protection circuit in a bipolar transistor or a bidirectional diode switch structure, but by forming the components in the first silicon and the buried oxide film, it can have the same ESD protection circuit characteristics as the bulk device Therefore, the ESD characteristic can be improved while having the inherent characteristics of the SOI device, and thus, the SOI device can be improved.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.In addition, this invention can be implemented in various changes within the range which does not deviate from the summary.
Claims (9)
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| Application Number | Priority Date | Filing Date | Title |
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| KR1019990048670A KR100356792B1 (en) | 1999-11-04 | 1999-11-04 | Silicon on insulator device and method for fabricating the same |
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| KR1019990048670A KR100356792B1 (en) | 1999-11-04 | 1999-11-04 | Silicon on insulator device and method for fabricating the same |
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| KR20010045399A KR20010045399A (en) | 2001-06-05 |
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| KR1019990048670A KR100356792B1 (en) | 1999-11-04 | 1999-11-04 | Silicon on insulator device and method for fabricating the same |
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| KR (1) | KR100356792B1 (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100922555B1 (en) | 2007-12-27 | 2009-10-21 | 주식회사 동부하이텍 | Method of manufacturing a semiconductor for protecting electrostatic discharge |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09270513A (en) * | 1996-03-29 | 1997-10-14 | Toyota Central Res & Dev Lab Inc | Insulated gate semiconductor device and method of manufacture |
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1999
- 1999-11-04 KR KR1019990048670A patent/KR100356792B1/en not_active IP Right Cessation
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|---|---|---|---|---|
| JPH09270513A (en) * | 1996-03-29 | 1997-10-14 | Toyota Central Res & Dev Lab Inc | Insulated gate semiconductor device and method of manufacture |
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