KR100226784B1 - Manufacturing method of semiconductor memory device - Google Patents

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Abstract

본 발명은 SOI 구조를 갖는 반도체 소자의 제조방법에 관한 것으로, 특히 로직과 메모리를 함께 사용하는 칩에서 칩 면적을 감소 시키고, 동작 속도를 향상 시키는데 적당하도록 한 셀 영역 및 주변영역을 갖는 반도체 소자의 제조방법에 있어서, 제 1 도전형 반도체 기판을 준비하는 단계, 상기 반도체 기판내에 베리드 절연막을 형성하는 단계, 상기 주변영역의 반도체 기판을 소정깊이로 식각하는 단계, 셀 영역과 주변영역에 활성영역을 정의하기 위한 격리 절연막을 형성하는 단계, 상기 셀 영역 및 주변영역에 복수개의 게이트 전극을 형성하는 단계, 상기 각 게이트 전극 양측의 상기 반도체 기판 표면내에 복수개의 제 2 도전형 소오스/드레인 불순물 영역을 형성하는 단계, 상기 셀 영역의 일 활성영역에 각각 제 1 도전형 바디-콘택 불순물 영역을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device having an SOI structure, and more particularly to a semiconductor device having a cell region and a peripheral region suitable for reducing chip area and improving operation speed in a chip using logic and memory. A manufacturing method, comprising: preparing a first conductivity type semiconductor substrate, forming a buried insulating film in the semiconductor substrate, etching the semiconductor substrate in the peripheral region to a predetermined depth, and an active region in the cell region and the peripheral region Forming a plurality of gate electrodes in the cell region and the peripheral region, and forming a plurality of second conductive source / drain impurity regions in the surface of the semiconductor substrate on both sides of each gate electrode. Forming a first conductivity type body-contact impurity region in each active region of the cell region Including the step of: characterized by true.

Description

반도체 소자의 제조방법Manufacturing method of semiconductor device

본 발명은 SOI 구조를 갖는 반도체 소자의 제조방법에 관한 것으로, 특히 로직과 메모리를 함께 사용하는 칩에서 칩 면적을 감소 시키고, 동작 속도를 향상 시키는데 적당하도록 한 SOI 구조를 갖는 반도체 소자의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device having an SOI structure, and more particularly, to a method for manufacturing a semiconductor device having an SOI structure suitable for reducing chip area and improving operation speed in a chip using logic and memory together. It is about.

일반적으로 SOI(Silicon On Insulator) 디바이스는 절연층상에 실리콘 단결정 박막을 형성하고, 그 위에 LSI를 형성하는 것이다. SOI 디바이스는 완전한 소자 분리 구조를 실현할 수 있으므로 고속동작이 가능하다.In general, a silicon on insulator (SOI) device forms a silicon single crystal thin film on an insulating layer and an LSI thereon. SOI devices can realize a complete device isolation structure, enabling high-speed operation.

또, pn접합 분리 구조에서 나타나는 기생 MOS 트랜지스터나 기생 바이폴라 트랜지스터 등의 능동적 기생 효과가 없으므로 래치업 현상이나 소프트 에러 현상이 없는 씨모스 회로를 구성할 수 있는 잇점이 있다.In addition, since there is no active parasitic effect of the parasitic MOS transistor and the parasitic bipolar transistor shown in the pn junction isolation structure, there is an advantage that a CMOS circuit can be configured without a latch-up phenomenon or a soft error phenomenon.

그리고 SOI 구조를 이용한 씨모스는 벌크 씨모스에 비해 저소비 전력, 고집적도, 내(耐) 소프트 에러, 고속 동작이라고 하는 점에 우수하다.In addition, the CMOS using the SOI structure is superior to the bulk CMOS in terms of low power consumption, high integration, soft resistance, and high speed operation.

한편, SOI 트랜지스터는 SIMOX(Separation by IMplanted OXugen)나 웨이퍼 본딩등과 같은 방법으로 SOI 웨이퍼를 만든 뒤에 활성영역만 남겨두고 나머지 실리콘 부분은 모두 식각해 버려서 보통의 벌크 소자에서 문제였던 레치업 현상을 완전히 제거한 소자로써 격리가 쉽고, 집적도가 크며 기생 커패시터가 적고, 소자 속도가 빠르다는 장점이 있다.On the other hand, SOI transistors make SOI wafers by using methods such as Separation by IMplanted OXugen (SIMOX) or wafer bonding, leaving only the active area and etching all the remaining silicon to completely eliminate the etch-up phenomenon that was a problem with ordinary bulk devices. The removed device has the advantages of easy isolation, greater integration, fewer parasitic capacitors, and faster device speed.

그러나 기생 채널의 형성에 의해 문턱 전압이 두번 뜨는 현상이 나타나 문턱 전압 제어가 힘들다는 단점이 생긴다.However, due to the formation of the parasitic channel, the threshold voltage rises twice, which makes it difficult to control the threshold voltage.

이하, 첨부된 도면을 참조하여 종래의 SOI 구조를 갖는 반도체 소자의 격리막 형성방법에 대하여 설명하면 다음과 같다.Hereinafter, an isolation layer forming method of a semiconductor device having a conventional SOI structure will be described with reference to the accompanying drawings.

도 1은 종래의 FDSOI(Fully depleted) 구조를 갖는 반도체 소자를 나타낸 평면도이고, 도 2는 종래의 PDSOI(Partially depleted) 구조를 갖는 반도체 소자를 나타낸 구조 단면도이다.1 is a plan view illustrating a semiconductor device having a conventional fully depleted (FDSOI) structure, and FIG. 2 is a cross-sectional view illustrating a semiconductor device having a conventional partially depleted (PDSOI) structure.

먼저, 도 1에 도시한 바와같이 반도체 기판의 활성영역(1)에 게이트 전극(2)이 형성되고, 상기 게이트 전극(2) 양측의 반도체 기판 표면내에 소오스 영역(3a)과 드레인 영역(3b)이 형성된다. 그리고 외부에서 전압을 인가하기 위해 소오스 영역(3a)에 소오스 영역(3a)과 반대 타입의 바디-콘택 영역(4)이 형성된다. 즉, NMOS를 예로들면, 소오스/드레인 영역(3a,3b)은 n+이고, 바디-콘택 영역(4)은 p+이다.First, as shown in FIG. 1, a gate electrode 2 is formed in an active region 1 of a semiconductor substrate, and a source region 3a and a drain region 3b are formed on a surface of the semiconductor substrate on both sides of the gate electrode 2. Is formed. In order to apply a voltage from the outside, a body-contact region 4 having a type opposite to that of the source region 3a is formed in the source region 3a. That is, taking the NMOS as an example, the source / drain regions 3a and 3b are n + and the body-contact region 4 is p + .

도 2에 도시한 바와같이 반도체 기판(20)내에 베리드 산화막(21)이 형성되고, 상기 반도체 기판(20)에 활성영역을 정의하여 선택적으로 격리 산화막(22)이 형성된다. 그리고 활성영역에 선택적으로 게이트 전극(23)이 형성되고, 상기 게이트 전극(23) 양측의 반도체 기판(20)내에 소오스/드레인 영역(24)이 형성된다.As shown in FIG. 2, a buried oxide film 21 is formed in the semiconductor substrate 20, and an isolation region 22 is selectively formed by defining an active region in the semiconductor substrate 20. A gate electrode 23 is selectively formed in the active region, and a source / drain region 24 is formed in the semiconductor substrate 20 on both sides of the gate electrode 23.

이때, 게이트 전극(23) 하부에는 게이트 절연막이 형성되며, 상기 격리 산화막(22)으로 소자간 격리가 완전하지 않다.At this time, a gate insulating film is formed under the gate electrode 23, and isolation between devices is not completed by the isolation oxide film 22.

한편, 외부에서 전압을 인가하기 위해 활성영역에 선택적으로 소오스/드레인 영역(24)과 반대 타입의 바디-콘택 영역(25)이 형성된다. 즉, NMOS를 예로들면, 소오스/드레인 영역(24)은 n+이고 바디-콘택 영역(25)은 p+이다.Meanwhile, a body-contact region 25 of a type opposite to the source / drain region 24 is selectively formed in the active region to apply a voltage from the outside. That is, taking NMOS as an example, the source / drain region 24 is n + and the body-contact region 25 is p + .

그러나 종래의 SOI 구조를 갖는 반도체 소자 제조방법에 있어서는 다음과 같은 문제점이 있었다.However, the conventional semiconductor device manufacturing method having the SOI structure has the following problems.

첫째, FDSOI 구조에 있어서는 바디-콘택 영역을 형성하기 위해 소오드/드레인 면적이 켜져야 하므로 칩 사이즈가 증가한다. 그리고 바디-콘택 영역이 소오스/드레인의 능동영역과 비대칭 구조를 이루므로 트랜지스터의 성능을 저하 시킨다.First, the chip size is increased in the FDSOI structure because the cathode / drain area must be turned on to form the body-contact region. In addition, since the body-contact region forms an asymmetric structure with the active region of the source / drain, the performance of the transistor is degraded.

둘째, PDSOI 구조에 있어서는 모든 소자의 바디-콘택 영역이 연결되어 있어, 정션 커패시터가 크게 되므로 회로의 속도에 문제가 발생한다. 그리고 전압을 소자 마다 다르게 인가할 수 없어서 SOI 소자의 장점을 최대한도로 살릴 수 없다.Secondly, in the PDSOI structure, the body-contact areas of all devices are connected, which increases the junction capacitor, which causes a problem in circuit speed. And because the voltage can not be applied differently from device to device, it is impossible to take full advantage of the SOI device.

본 발명은 이와같은 문제점을 해결하기 위하여 안출한 것으로 동작의 안정성이 중요한 셀 영역에 FDSOI 구조 및 회로의 속도가 중요한 주변영역에 PDSOI 구조를 한 칩에 동일 공정으로 제작하는데 적당하도록 한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve such a problem, and manufactures a semiconductor device suitable for fabricating a PDSOI structure in the same process on a chip in a peripheral region where an FDSOI structure and a circuit speed are important in a cell region where operation stability is important. The purpose is to provide a method.

도 1은 종래의 FDSOI 구조를 갖는 반도체 소자의 평면도1 is a plan view of a semiconductor device having a conventional FDSOI structure

도 2는 종래의 PDSOI 구조를 갖는 반도체 소자의 구조 단면도2 is a structural cross-sectional view of a semiconductor device having a conventional PDSOI structure.

도 3은 본 발명의 SOI 구조를 갖는 반도체 소자를 나타낸 레이아웃도3 is a layout diagram illustrating a semiconductor device having an SOI structure according to the present invention.

도 4a 내지 도 4e는 도 3의 Ⅰ-Ⅰ선에 따른 제조방법을 나타낸 공정 단면도4A to 4E are cross-sectional views illustrating a manufacturing method according to line I-I of FIG. 3.

도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings

30 : 반도체 기판 31 : 베리드 산화막30 semiconductor substrate 31 buried oxide film

32 : 제 1 절연막 32a : 열산화막32: first insulating film 32a: thermal oxide film

33 : 제 2 절연막 34 : 패드 산화막33: second insulating film 34: pad oxide film

35 : 제 3 절연막 36 : 격리 산화막35: third insulating film 36: insulating oxide film

37 : 게이트 전극 38a : 소오스 영역37 gate electrode 38a source region

38b : 드레인 영역 39 : 바디-콘택 영역38b: drain region 39: body-contact region

상기와 같은 목적을 달성하기 위한 본 발명의 셀 영역 및 주변영역을 갖는 반도체 소자의 제조방법에 있어서, 제 1 도전형 반도체 기판을 준비하는 단계, 상기 반도체 기판내에 베리드 절연막을 형성하는 단계, 상기 주변영역의 반도체 기판을 소정깊이로 식각하는 단계, 셀 영역과 주변영역에 활성영역을 정의하기 위한 격리 절연막을 형성하는 단계, 상기 셀 영역 및 주변영역에 복수개의 게이트 전극을 형성하는 단계, 상기 각 게이트 전극 양측의 상기 반도체 기판 표면내에 복수개의 제 2 도전형 소오스/드레인 불순물 영역을 형성하는 단계, 상기 셀 영역의 일 활성영역에 각각 제 1 도전형 바디-콘택 불순물 영역을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.In the method of manufacturing a semiconductor device having a cell region and a peripheral region of the present invention for achieving the above object, preparing a first conductive semiconductor substrate, forming a buried insulating film in the semiconductor substrate, Etching the semiconductor substrate in the peripheral region to a predetermined depth, forming an isolation insulating film for defining an active region in the cell region and the peripheral region, forming a plurality of gate electrodes in the cell region and the peripheral region, wherein each of Forming a plurality of second conductivity type source / drain impurity regions in the surface of the semiconductor substrate on both sides of the gate electrode, and forming first conductivity type body-contact impurity regions in one active region of the cell region, respectively; Characterized in that made.

이하, 첨부된 도면을 참조하여 본 발명의 SOI구조를 갖는 반도체 소자의 제조방법에 대하여 보다 상세히 설명하면 다음과 같다.Hereinafter, a method of manufacturing a semiconductor device having an SOI structure according to the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명의 SOI 구조를 갖는 반도체 소자를 나타낸 레이아웃도이고, 도 4a 내지 도 4e는 도 3의 Ⅰ-Ⅰ선에 따른 제조방법을 나타낸 공정 단면도이다.3 is a layout diagram illustrating a semiconductor device having an SOI structure according to an embodiment of the present invention, and FIGS. 4A to 4E are process cross-sectional views illustrating a manufacturing method according to line I-I of FIG. 3.

도 3에 도시한 바와같이 셀 영역과 주변영역을 갖는 반도체 기판(30)에 일정간격을 갖고 일방향으로 활성영역을 정의한 후, 상기 활성영역에 일정간격을 갖고 일방향으로 복수개의 게이트 전극(37)이 형성된다. 그리고 상기 게이트 전극(37) 양측의 반도체 기판(30)내에 소오스/드레인 영역(38a)(38b)이 형성되고, 상기 셀 영역의 일 활성영역에 공통 바디-콘택 영역(39)이 형성된다. 이때, 상기 주변영역의 소오스 영역(38a) 양측에도 셀 영역과 동시에 바디-콘택 영역(39)이 형성된다.As shown in FIG. 3, the active region is defined in one direction with a predetermined interval in the semiconductor substrate 30 having a cell region and a peripheral region, and then a plurality of gate electrodes 37 are disposed in one direction with a predetermined interval in the active region. Is formed. Source / drain regions 38a and 38b are formed in the semiconductor substrate 30 on both sides of the gate electrode 37, and a common body-contact region 39 is formed in one active region of the cell region. At this time, the body-contact region 39 is formed on both sides of the source region 38a of the peripheral region simultaneously with the cell region.

도 4a에 도시한 바와같이 반도체 기판(30)에 셀 영역과 주변영역을 정의한 후, 상기 반도체 기판(30)내에 베리드(Buried) 산화막(31)을 형성하고, 상기 반도체 기판(30)상에 제 1, 제 2 절연막(32)(33)을 차례로 형성한다. 이때, 상기 제 1 절연막(32)은 산화막을 사용하고, 제 2 절연막(33)은 질화막을 사용한다.After defining the cell region and the peripheral region in the semiconductor substrate 30 as shown in FIG. 4A, a buried oxide film 31 is formed in the semiconductor substrate 30, and the semiconductor substrate 30 is formed on the semiconductor substrate 30. The first and second insulating films 32 and 33 are sequentially formed. In this case, an oxide film is used as the first insulating film 32 and a nitride film is used as the second insulating film 33.

그리고 상기 제 2 절연막(33)상에 제 1 포토레지스트(PR1)를 증착하고, 노광 및 현상공정을 이용하여 상기 제 1 포토레지스트(PR1)를 셀 영역에 남도록 패터닝한 후, 패터닝된 제 1 포토레지스트(PR1)를 마스크로 이용하여 상기 제 2 절연막(33)를 선택적으로 식각한다.After depositing the first photoresist PR1 on the second insulating layer 33, patterning the first photoresist PR1 to remain in the cell region by using an exposure and development process, and then patterning the first photo. The second insulating layer 33 is selectively etched using the resist PR1 as a mask.

이어서, 노출된 주변영역에 열산화 공정을 이용하여 상기 제 1 절연막(32)을 성장 시켜 열산화막(32a)을 형성한다.Subsequently, the first insulating layer 32 is grown in the exposed peripheral region using a thermal oxidation process to form a thermal oxide layer 32a.

이어, 도 4b에 도시한 바와같이 제 1 포토레지스트(PR1)를 제거한 후, 잔존하는 상기 제 1, 제 2 절연막(32)(33) 및 열산화막(32a)을 습식식각을 이용하여 제거하고, 노출된 반도체 기판(30) 표면에 열산화 공정을 이용하여 반도체 기판(30)상에 패드 산화막(34)을 형성한다.Subsequently, as shown in FIG. 4B, after the first photoresist PR1 is removed, the remaining first and second insulating films 32 and 33 and the thermal oxide film 32a are removed using wet etching. The pad oxide layer 34 is formed on the semiconductor substrate 30 using a thermal oxidation process on the exposed surface of the semiconductor substrate 30.

그리고 상기 패드 산화막(34)상에 제 3 절연막(35)을 형성한 후, 상기 제 3 절연막(35)상에 제 2 포토레지스트(PR2)를 증착하고 활성영역을 정의하여 상기 제 2 포토레지스트(PR2)를 패터닝한다. 상기 패터닝된 제 2 포토레지스트(PR2)를 마스크로 하여 상기 패드 산화막(34)과 제 3 절연막(35)을 선택적으로 식각한다.After the third insulating layer 35 is formed on the pad oxide layer 34, a second photoresist PR2 is deposited on the third insulating layer 35, and an active region is defined to define the second photoresist ( Pattern PR2). The pad oxide layer 34 and the third insulating layer 35 are selectively etched using the patterned second photoresist PR2 as a mask.

이어서, 도 4c에 도시한 바와같이 제 2 포토레지스트(PR2)를 제거한 후, 노출된 반도체 기판(30) 표면에 열산화 공정을 이용하여 격리 산화막(36)을 형성한다. 이때, 상기 주변영역에 형성되는 격리 산화막(36)은 상기 베리드 산화막(31)과 서로 연결되도록 형성하며, 상기 격리 산화막(36)은 STI(Shallow Trench Isolation) 공정을 이용하여 형성할 수 있다.Subsequently, as shown in FIG. 4C, after the second photoresist PR2 is removed, the isolation oxide film 36 is formed on the exposed surface of the semiconductor substrate 30 using a thermal oxidation process. In this case, the isolation oxide layer 36 formed in the peripheral region is formed to be connected to the buried oxide layer 31, and the isolation oxide layer 36 may be formed using a shallow trench isolation (STI) process.

여기서, 동작의 안정성이 중요한 셀 영역은 칩 면적을 감소할 수 있도록 PDSOI 구조가 되며, 회로의 동작속도가 중요한 주변영역은 FDSOI 또는 PDSOI 구조가 된다.Herein, the cell region where the stability of operation is important is a PDSOI structure to reduce the chip area, and the peripheral region where the operation speed of the circuit is important is an FDSOI or PDSOI structure.

이어, 도 4d에 도시한 바와같이 패드 산화막(34)과 제 3 절연막(35)을 제거한 후, 셀 영역 및 주변영역의 활성영역에 선택적으로 복수개의 게이트 전극(37)을 형성한다. 이때, 상기 게이트 전극(37) 하부에 게이트 절연막을 형성한다.Subsequently, as shown in FIG. 4D, the pad oxide film 34 and the third insulating film 35 are removed, and then a plurality of gate electrodes 37 are selectively formed in the active region of the cell region and the peripheral region. In this case, a gate insulating layer is formed under the gate electrode 37.

그리고 상기 게이트 전극(37)을 포함한 전면에 제 3 포토레지스트(PR3)를 증착하고, 바디-콘택(Body Contact)이 형성될 영역을 정의하여 상기 제 3 포토레지스트(PR3)를 패터닝한 후, 상기 패터닝된 제 3 포토레지스트(PR3)를 마스크로 이용하여 불순물 이온주입을 통해 상기 게이트 전극(37) 양측의 반도체 기판(30) 표면내에 소오스/드레인 영역(38a, 38b)을 형성한다.After depositing a third photoresist PR3 on the entire surface including the gate electrode 37, defining a region where a body contact is to be formed, patterning the third photoresist PR3, and then Source / drain regions 38a and 38b are formed in the surface of the semiconductor substrate 30 on both sides of the gate electrode 37 by implanting impurity ions using the patterned third photoresist PR3 as a mask.

이어서, 도 4e에 도시한 바와같이 제 3 포토레지스트(PR3)를 제거한 후, 상기 게이트 전극(37)를 포함한 전면에 제 4 포토레지스트(PR4)를 증착하고 노광 및 현상공정을 이용하여 바디-콘택이 형성될 영역을 제외한 부분에 남도록 상기 제 4 포토레지스트(PR4) 패터닝한 후, 패터닝된 제 4 포토레지스트(PR4)를 마스크로 하여 불순물 이온주입을 통해 상기 소오스/드레인 영역(38a,38b)과 반대 타입의 바디-콘택 영역(39)을 형성한다. 이때, 상기 셀 영역은 공통된 바디-콘택 영역(39)을 형성하고, 주변영역은 분리된 바디-콘택 영역(39)을 형성한다.Subsequently, after removing the third photoresist PR3 as shown in FIG. 4E, the fourth photoresist PR4 is deposited on the entire surface including the gate electrode 37 and body-contacted using an exposure and development process. After patterning the fourth photoresist PR4 to remain at portions except the region to be formed, the source / drain regions 38a and 38b and the source / drain regions 38a and 38b are implanted through impurity ion implantation using the patterned fourth photoresist PR4 as a mask. The opposite type of body-contact region 39 is formed. In this case, the cell region forms a common body-contact region 39, and the peripheral region forms a separate body-contact region 39.

이상에서 설명한 바와같이 본 발명 SOI 구조를 갖는 반도체 소자의 제조방법에 있어서는 다음과 같은 효과가 있다.As described above, the semiconductor device having the SOI structure of the present invention has the following effects.

첫째, 필요한 회로마다 동일한 공정으로 서로 다른 문턱전압을 가지므로 고집적화 시킬 수 있어 소자 및 회로의 성능을 최적화 시킬 수 있다.First, since the required circuits have different threshold voltages in the same process, they can be highly integrated, thereby optimizing device and circuit performance.

둘째, 바디-콘택 영역을 위한 레이-아웃 면적이 줄어서 칩 사이즈를 줄일 수 있다.Second, the chip size can be reduced by reducing the layout area for the body-contact area.

셋째, 동일한 타입의 소자뿐만 아니라 NMOS와 PMOS를 격리 시킬 수 있다.Third, it is possible to isolate NMOS and PMOS as well as devices of the same type.

넷째, PMOS와 NMOS를 완전히 분리할 수 있어 래치-업 프리(Latch-up free) 구조를 실현 시킬 수 있다.Fourth, the PMOS and NMOS can be completely separated to realize a latch-up free structure.

다섯째, 기생 BJT 현상으로 인한 스냅-백(snap-back) 전압 저하를 방지할 수 있다.Fifth, it is possible to prevent the snap-back voltage drop due to the parasitic BJT phenomenon.

Claims (6)

셀 영역 및 주변영역을 갖는 반도체 소자의 제조방법에 있어서,In the method of manufacturing a semiconductor device having a cell region and a peripheral region, 제 1 도전형 반도체 기판을 준비하는 단계;Preparing a first conductivity type semiconductor substrate; 상기 반도체 기판내에 베리드 절연막을 형성하는 단계;Forming a buried insulating film in the semiconductor substrate; 상기 주변영역의 반도체 기판을 소정깊이로 식각하는 단계;Etching the semiconductor substrate in the peripheral region to a predetermined depth; 셀 영역과 주변영역에 활성영역을 정의하기 위한 격리 절연막을 형성하는 단계;Forming an isolation insulating film for defining an active region in the cell region and the peripheral region; 상기 셀 영역 및 주변영역에 복수개의 게이트 전극을 형성하는 단계;Forming a plurality of gate electrodes in the cell region and the peripheral region; 상기 각 게이트 전극 양측의 상기 반도체 기판 표면내에 복수개의 제 2 도전형 소오스/드레인 불순물 영역을 형성하는 단계;Forming a plurality of second conductivity type source / drain impurity regions in a surface of the semiconductor substrate on both sides of each gate electrode; 상기 셀 영역의 일 활성영역에 각각 제 1 도전형 바디-콘택 불순물 영역을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조방법.And forming a first conductivity type body-contact impurity region in each active region of the cell region. 상기 제 1 항에 있어서,The method of claim 1, 상기 주변영역의 반도체 기판을 소정깊이로 식각하는 방법은 주변영역의 반도체 기판 표면에 열산화막을 형성하는 단계와;The method of etching the semiconductor substrate of the peripheral region to a predetermined depth may include forming a thermal oxide film on a surface of the semiconductor substrate of the peripheral region; 상기 열산화막을 제거하는 단계로 이루어짐을 특징으로 하는 반도체 소자의 제조방법.The method of manufacturing a semiconductor device comprising the step of removing the thermal oxide film. 제 1 항에 있어서,The method of claim 1, 상기 격리 절연막은 STI 공정을 이용하여 형성함을 특징으로 하는 반도체 소자의 제조방법.The isolation insulating film is formed using an STI process. 제 1 항에 있어서,The method of claim 1, 상기 주변영역에 형성되는 격리 절연막은 베리드 절연막과 서로 연결되도록 형성함을 특징으로 하는 반도체 소자의 제조방법.The isolation insulating film formed in the peripheral region is formed so as to be connected to the buried insulating film. 제 1 항에 있어서,The method of claim 1, 상기 바디-콘택 불순물 영역 형성시 동시에 주변영역에도 바디-콘택 불순물 영역을 더 형성함을 특징으로 하는 반도체 소자의 제조방법.And forming a body-contact impurity region in a peripheral region at the same time when forming the body-contact impurity region. 제 5 항에 있어서,The method of claim 5, 상기 주변영역의 바디-콘택 불순물 영역은 각 소오스 불순물 영역의 양측에 형성함을 특징으로 하는 반도체 소자의 제조방법.The body-contact impurity region of the peripheral region is formed on both sides of each source impurity region.
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