KR19990004939A

KR19990004939A - Semiconductor device manufacturing method

Info

Publication number: KR19990004939A
Application number: KR1019970029099A
Authority: KR
Inventors: 홍윤석; 장동혁
Original assignee: 김영환; 현대전자산업 주식회사
Priority date: 1997-06-30
Filing date: 1997-06-30
Publication date: 1999-01-25

Abstract

1. 청구 범위에 기재된 발명이 속한 기술 분야1. The technical field to which the invention described in the claims belongs

반도체 제조 분야에 관한 것임.Regarding the field of semiconductor manufacturing.

2. 발명이 해결하고자 하는 기술적 과제2. Technical problem to be solved by the invention

반도체 장치의 고집적화에 따라 반도체 기판의 접합과 금속막의 접촉 면적의 감소로 인한 접촉 저항의 증가를 억제할 수 있는 반도체 장치 제조 방법을 제공한다.SUMMARY OF THE INVENTION A semiconductor device manufacturing method capable of suppressing an increase in contact resistance due to a decrease in contact area between a junction of a semiconductor substrate and a metal film in accordance with high integration of a semiconductor device is provided.

3. 발명의 해결 방법의 요지3. Summary of the Solution of the Invention

실리콘 기판의 접합 상에 콘택홀을 형성한 후 습식 식각을 실시하여 접합 영역의 실리콘을 일부 제거하여 기판 표면 보다 농도가 높은 실리콘 표면을 노출함과 동시에 접촉 면적을 증가시킨다.A contact hole is formed on the junction of the silicon substrate, and then wet etching is performed to partially remove the silicon in the junction region, thereby exposing a silicon surface having a higher concentration than the substrate surface and increasing the contact area.

4. 발명의 중요한 용도4. Important uses of the invention

반도체 장치 제조 공정에 이용됨Used in semiconductor device manufacturing process

Description

Semiconductor device manufacturing method

본 발명은 일반적으로 반도체 장치 제조 방법에 관한 것으로 특히, 반도체 기판의 접합 부위의 접촉 저항을 감소시킬 수 있는 반도체 장치 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention generally relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device capable of reducing contact resistance of a junction portion of a semiconductor substrate.

일반적으로, 양극 트랜지스터(bipolar transistor)는 (+)와 (-) 전극을 가진 정공과 전자에 의해서 동작되어 전자 또는 정공 중 어느 하나만이 주동적인 역할을 하는 단극성 트랜지스터(unipolar) 소자인 전계효과 트랜지스터와 비교할 때 지연 시간이 짧아 빠른 동작 속도를 가지며 전력 소비량도 적다.In general, a bipolar transistor is a field effect transistor which is a unipolar transistor device in which only one of electrons or holes is operated by holes and electrons having positive and negative electrodes. Compared with, the delay time is short, the operation speed is fast and the power consumption is low.

이러한 바이폴라 접합 트랜지스터의 우수한 특성 때문에 캐쉬 메모리 등에 사용되는 바이-씨모스(BI-CMOS)에 많이 사용되고 있으며, 바이폴라 트랜지스터 시장의 급변화에 따라 고집적, 저전력 소비, 고주파를 가진 바이폴라 접합 트랜지스터가 요구되고 있다.Due to the excellent characteristics of such bipolar junction transistors, they are widely used in bi-CMOS (CMOS), which are used in cache memories. .

첨부된 도면을 참조하여 종래 기술에 따른 양극 트랜지스터 형성 방법을 설명한다.A method of forming a bipolar transistor according to the prior art will be described with reference to the accompanying drawings.

도1에 도시한 바와 p형 실리콘 기판(11)에 N웰(well)의 콜렉터 영역(12) 및 소자분리막(13)을 형성하고 p^-베이스 영역(14)을 형성한다. 이어서, n⁺콜렉터 영역(15) 및 n⁺에미터 영역(16)을 형성하고, p⁺베이스 영역(17)을 형성한다. 다음으로, 절연막(18)과 에미터, 베이스 및 콜렉터의 각 전극(19)을 형성한다.As shown in FIG. 1, a collector region 12 and an isolation layer 13 of an N well are formed in a p-type silicon substrate 11, and a p ⁻ base region 14 is formed. Next, n ⁺ collector region 15 and n ⁺ emitter region 16 are formed, and p ⁺ base region 17 is formed. Next, the insulating film 18 and each electrode 19 of an emitter, a base, and a collector are formed.

접합 크기의 감소에 따라 접촉 저항이 증가하는데 금속과 p⁺접합 사이의 접촉 저항은 금속과 n⁺접합 사이의 접촉 저항보다 크다.As the junction size decreases, the contact resistance increases, and the contact resistance between the metal and the p ⁺ junction is greater than the contact resistance between the metal and the n ⁺ junction.

특히, NPN 양극 트랜지스터의 경우 p⁺베이스 영역과 금속막의 접촉 저항 증가는 곧 동작 특성 저하를 유발하는 단점이 있다.In particular, in the case of NPN bipolar transistors, an increase in contact resistance between the p ⁺ base region and the metal film causes a deterioration in operating characteristics.

상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 반도체 기판 접합 부위의 접촉 저항을 감소시킬 수 있는 반도체 장치 제조 방법을 제공하는데 그 목적이 있다.Disclosure of Invention The present invention devised to solve the above problems has an object to provide a method for manufacturing a semiconductor device that can reduce the contact resistance of the semiconductor substrate bonding site.

도1은 종래 기술에 따른 양극 트랜지스터 단면도.1 is a cross-sectional view of a bipolar transistor according to the prior art.

도2a 내지 도2d는 본 발명의 일실시예에 따른 양극 트랜지스터 형성 공정 단면도.2A through 2D are cross-sectional views of a bipolar transistor forming process according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 설명* Description of the main parts of the drawing

11, 21: 실리콘 기판12, 22: n 콜렉터 영역11, 21: silicon substrate 12, 22: n collector region

13, 23: 소자분리막14, 24: P^-베이스 영역13 and 23: device isolation layers 14 and 24: P ^- base region

15, 25: n⁺콜렉터 영역16, 26:n⁺에미터 영역15, 25: n⁺Collector area 16, 26:n⁺Emitter area

17, 27:p⁺베이스 영역18, 28: 절연막17, 27:p⁺Base regions 18 and 28 are insulating films

19: 전극29, 30: 감광막 패턴19: electrode 29, 30: photosensitive film pattern

상기와 같은 목적을 달성하기 위한 본 발명은 반도체 장치 제조 방법에 있어서, 소정의 하부층이 형성된 반도체 기판 상에 콘택홀을 형성하여 접합 영역을 노출하는 단계; 상기 노출된 접합 영역의 반도체 기판 일부를 식각하여 기판 표면 보다 상대적으로 이온 농도가 높은 반도체 접합 영역을 노출하는 단계를 포함하여 이루어진다.In accordance with another aspect of the present invention, a method of manufacturing a semiconductor device includes: exposing a junction region by forming a contact hole on a semiconductor substrate on which a predetermined lower layer is formed; Etching a portion of the semiconductor substrate of the exposed junction region to expose the semiconductor junction region having a higher ion concentration than the surface of the substrate.

또한, 반도체 장치 제조 방법에 있어서, 제1 도전형의 반도체 기판 내에 제2 도전형의 콜렉터 영역, 제1 도전형의 베이스 영역을 형성하는 제1단계; 상기 반도체 기판 내에 제2 도전형의 콜렉터 접합 영역 및 상기 베이스 영역 내에 에미터 영역을 형성하는 제2단계; 상기 베이스 영역 내에 제1 도전형의고농도베이스 영역을 형성하는 제3단계; 상기 제3단계가 완료된 반도체 기판 상부에 절연막을 형성하는 제4단계; 상기 절연막을 선택적으로 식각하여 고농도 콜렉터 영역 및 에미터 영역 상에 콘택홀을 형성하는 제5단계; 상기 제5단계가 완료된 반도체 기판 상부에 상기 고농도 베이스 영역을 노출하는 감광막 패턴을 형성하는 제6단계; 상기 감광막 패턴을 식각 방지막으로 상기 절연막을 식각하여 상기 고농도 베이스 영역 상에 콘택홀을 형성하는 제7단계; 상기 고농도 베이스 영역의 반도체 기판을 식각하여 기판 표면보다 상대적으로 이온 농도가 높은 고농도 베이스 영역을 노출하는 제8단계; 상기 감광막 패턴을 제거하는 제9단계; 및 상기 제9단계가 완료된 반도체 기판 상부에 전도막을 형성하고 패터닝하여 전극을 형성하는 제10단계를 포함하여 이루어진다.A semiconductor device manufacturing method comprising: a first step of forming a collector region of a second conductivity type and a base region of a first conductivity type in a semiconductor substrate of a first conductivity type; A second step of forming an emitter region in a second conductivity type collector junction region and in the base region in the semiconductor substrate; Of the first conductivity type in the base region.High concentrationForming a base region; A fourth step of forming an insulating film on the semiconductor substrate on which the third step is completed; Selectively etching the insulating film to form contact holes on the high concentration collector region and the emitter region; Forming a photoresist pattern on the semiconductor substrate on which the fifth step is completed, exposing the high concentration base region; A seventh step of forming a contact hole on the high concentration base region by etching the insulating layer using the photoresist pattern as an etch stop layer; An eighth step of etching the semiconductor substrate of the high concentration base region to expose the high concentration base region having a higher ion concentration than the surface of the substrate; A ninth step of removing the photoresist pattern; And a tenth step of forming an electrode and forming a conductive film on the semiconductor substrate on which the ninth step is completed.

NPN 양극 트랜지스터의 경우 p⁺베이스 영역의 하부에 p^-의 베이스 영역이 있어서 PMOS의 p⁺접합 영역보다 p - n 접합의 길이가 더 깊다. 따라서 접합 누설에 대한 공정 마진(margin)이 크므로 p⁺접합 영역에 콘택홀형성후 노출된 실리콘 기판에 습식 식각을 실시하여 금속과 접촉되는 부분의 이온농도가 최대가 되도록 하며 동시에 접촉 면적도 증대시켜 주어 접촉 저항을 감소시키는 방법이다.For the NPN bipolar transistor in the lower portion of the p ⁺ base region p ^- base region than in p ⁺ p junction region of the PMOS - the length of the n junction deeper. Therefore, the process margin for the junction leakage is large, so that wet etching is performed on the exposed silicon substrate after forming the contact hole in the p ⁺ junction region to maximize the ion concentration of the part in contact with the metal and at the same time increase the contact area. To reduce contact resistance.

이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 설명한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention.

먼저, 도2a에 도시한 바와 같이 p형 실리콘 기판(21)의 소정 부위에 N웰(well)의 콜렉터 영역(22) 및 소자분리막(23)을 형성하고 p^-베이스 영역(24)을 형성한다. 이어서, n형 불순물 이온주입을 실시하여 n⁺콜렉터 영역(25) 및 n⁺에미터 영역(26)을 형성하고, p형 불순물을 이온 주입하여 p⁺베이스 영역(27)을 형성한다. 이어서, 절연막(28)을 성장하고 식각 방지막으로 감광막 패턴(29)을 형성한 후 절연막(28)을 선택적으로 식각하여 n⁺콜렉터 영역 및 n⁺에미터 영역(25, 26) 상에 콘택홀을 형성한다.First, as illustrated in FIG. 2A, a collector region 22 and an isolation layer 23 of an N well are formed in a predetermined portion of the p-type silicon substrate 21, and a p ⁻ base region 24 is formed. . Subsequently, n ⁺ impurity ion implantation is performed to form n ⁺ collector region 25 and n ⁺ emitter region 26, and p ⁺ impurity is implanted to form p ⁺ base region 27. Subsequently, the insulating film 28 is grown and the photoresist pattern 29 is formed as an etch stop layer, and then the insulating film 28 is selectively etched to form contact holes on the n ⁺ collector regions and the n ⁺ emitter regions 25 and 26. Form.

다음으로, 도2b에 도시한 바와 같이 상기 감광막 패턴(29)을 제거한 후 p⁺베이스 영역(27)을 노출하는 감광막 패턴(30)을 형성하고 건식식각을 실시하여 콘택홀을 형성한다. 이어서, 습식 식각으로 p⁺베이스 영역(27)의 실리콘을 일부 제거하여 p⁺베이스 영역에서 이온 농도가 가장 높은 실리콘 표면을 노출한다. 참고로, 도2c는 접합의 깊이에 따른 이온 농도 분포를 개략적으로 나타낸 그래프로서 이 경우 제거되는 실리콘의 양은 a가 되는 것이다.Next, as shown in FIG. 2B, after the photoresist pattern 29 is removed, the photoresist pattern 30 exposing the p ⁺ base region 27 is formed and dry etching is performed to form a contact hole. Subsequently, some of the silicon in the p ⁺ base region 27 is removed by wet etching to expose the silicon surface having the highest ion concentration in the p ⁺ base region. For reference, FIG. 2C is a graph schematically illustrating the ion concentration distribution according to the depth of the junction, in which case the amount of silicon removed is a.

다음으로, 도2d에 도시한 바와 같이 상기 감광막 패턴(29, 30)을 제거하고 텅스텐 등의 금속막(31)을 증착하여 금속 배선을 형성한다.Next, as shown in FIG. 2D, the photosensitive film patterns 29 and 30 are removed and a metal film 31 such as tungsten is deposited to form a metal wiring.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the technical field of the present invention without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

상기와 같이 이루어지는 본 발명은 반도체 기판의 접합과 금속막이 접촉되는 부분의 면적 및 농도를 증가시킴으로써 접촉 저항을 감소시킬 수 있으며 특히 NPN 양극 트랜지스터의 베이스 접합과 금속막의 접촉 저항을 감소시켜 양극 트랜지스터의 응답 특성을 향상시킬 수 있다.According to the present invention as described above, the contact resistance can be reduced by increasing the area and the concentration of the contact portion of the semiconductor substrate and the metal film. In particular, the response of the anode transistor is reduced by reducing the contact resistance of the base junction of the NPN anode transistor and the metal film. Properties can be improved.

Claims

Exposing a junction region by forming a contact hole on a semiconductor substrate on which a predetermined lower layer is formed;

Etching a portion of the semiconductor substrate of the exposed junction region to expose a semiconductor junction region having a higher ion concentration than the substrate surface.

The method of claim 1,

And etching the junction region by wet etching to increase the area of the junction region exposed.

A first step of forming a collector region of the second conductivity type and a base region of the first conductivity type in the semiconductor substrate of the first conductivity type;

A second step of forming an emitter region in a second conductivity type collector junction region and in the base region in the semiconductor substrate;

Of the first conductivity type in the base region.High concentrationForming a base region;

A fourth step of forming an insulating film on the semiconductor substrate on which the third step is completed;

Selectively etching the insulating film to form contact holes on the high concentration collector region and the emitter region;

Forming a photoresist pattern on the semiconductor substrate on which the fifth step is completed, exposing the high concentration base region;

A seventh step of forming a contact hole on the high concentration base region by etching the insulating layer using the photoresist pattern as an etch stop layer;

An eighth step of etching the semiconductor substrate of the high concentration base region to expose the high concentration base region having a higher ion concentration than the surface of the substrate;

A ninth step of removing the photoresist pattern; And

And a tenth step of forming an electrode by forming and patterning a conductive film on the semiconductor substrate on which the ninth step is completed.

And etching the semiconductor substrate in the high concentration base region by wet etching to increase the area of the exposed base region.