KR20010094722A - method for manufacturing high voltage device and the same - Google Patents
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Abstract
Description
본 발명은 고전압 소자(high voltage device)에 관한 것으로, 특히 다양한 응용 범위에 사용하는데 적당한 고전압 소자 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to high voltage devices, and more particularly, to high voltage devices suitable for use in various application ranges and methods of manufacturing the same.
일반적으로 고전압 소자는 게이트(gate) 전압이 증가할수록 항복전압이 작아져 게이트에 높은 전압을 인가하려면 더 높은 항복전압을 가지는 소자를 만들어야 한다. 이는 소자의 사이즈(size)가 커지고 또한 단위 폭(width)당 전류가 작아지는 단점이 있다.In general, high voltage devices require a breakdown voltage as the gate voltage increases, so that a device having a higher breakdown voltage needs to be made to apply a high voltage to the gate. This is disadvantageous in that the size of the device becomes large and the current per unit width becomes small.
이하, 첨부된 도면을 참고하여 종래의 고전압 소자 및 그 제조방법을 설명하면 다음과 같다.Hereinafter, a conventional high voltage device and a method of manufacturing the same will be described with reference to the accompanying drawings.
도 1은 종래의 고전압 소자를 나타낸 구조단면도이다.1 is a structural cross-sectional view showing a conventional high voltage device.
도 1에 도시한 바와 같이, SOI(Silicon Oxide Insulator) 기판(11) 표면내에 저농도 p형 불순물 이온이 주입되어 형성된 P-웰(12)과, 높은 항복전압을 만들기 위해 상기 P-웰(12)이 형성된 SOI 기판(11) 표면내에 P-웰(12)보다 3~4배 농도가 높은 n형 및 p형 불순물을 선택적으로 주입하여 형성된 P-드리프트(P drift) 영역(13)과 N-드리프트(N drift) 영역(14)과, 상기 SOI 기판(11)에 소자와 소자 사이의 격리를 위해 P-드리프트 영역(13)이 형성된 SOI 기판(11)의 소정영역에 소정깊이로 형성된 트랜치(15)와, 상기 트랜치(15) 내부에 형성된 산화막(16) 및 폴리 실리콘막(17)과, 상기 SOI 기판(11)의 일정영역에 저전압 소자(도시되지 않음)와 격리용으로 형성된 필드 산화막(18)과, 상기 SOI 기판(11)의 표면에 형성된 게이트 산화막(19)과, 상기 P-드리프트 영역(13) 상부의 게이트 산화막(19)상에 형성된 게이트 전극(20)과, 상기 게이트 전극(20) 일측의 P-드리프트 영역(13)에 형성된 소오스 영역(21)과, 상기 게이트 전극(20) 타측의 N-드리프트 영역(14)에 형성된 드레인 영역(22)과, 상기 게이트 전극(20)을 포함한 SIO 기판(11)의 전면에 형성된 BPSG막(23)과, 상기 소오스 영역(21) 및 드레인 영역(22)에 콘택홀(24) 통해 전기적으로 연결되도록 형성된 소오스 콘택(25) 및 드레인 콘택(26)과, 상기 게이트 전극(20)의 에지(edge)에서 전계(electric field)가 성장되는 것을 방지하기 위해 BPSG막(23)상에 형성된 금속 필드 플레이트(metal field plate)(27)를 포함하여 구성된다.As shown in FIG. 1, a P-well 12 formed by implanting low concentration p-type impurity ions into a surface of a silicon oxide insulator (SOI) substrate 11 and the P-well 12 to make a high breakdown voltage. P-drift (P drift) region 13 and N-drift formed by selectively implanting n-type and p-type impurities having a concentration 3 to 4 times higher than that of P-well 12 in the formed SOI substrate 11. A trench 15 having a predetermined depth in an N drift region 14 and a predetermined region of the SOI substrate 11 in which the P-drift region 13 is formed in the SOI substrate 11 for isolation between the element and the element. ), An oxide film 16 and a polysilicon film 17 formed in the trench 15, and a field oxide film 18 formed for isolation from a low voltage device (not shown) in a predetermined region of the SOI substrate 11. ), A gate oxide film 19 formed on the surface of the SOI substrate 11, and a gate oxide film 19 formed on the P-drift region 13. The gate electrode 20, the source region 21 formed in the P-drift region 13 on one side of the gate electrode 20, and the drain region formed in the N-drift region 14 on the other side of the gate electrode 20. And a contact hole 24 electrically connected to the BPSG film 23 formed on the front surface of the SIO substrate 11 including the gate electrode 20 and the source region 21 and the drain region 22. A metal field formed on the BPSG film 23 to prevent growth of an electric field at the edge of the gate electrode 20 and the source contact 25 and drain contact 26 formed to be connected. And a metal field plate 27.
한편, 상기 금속 필드 플레이트(27)는 소자의 외부에서 게이트 전극(20)에 묶여 있다.Meanwhile, the metal field plate 27 is tied to the gate electrode 20 at the outside of the device.
도 2a 내지 도 2f는 종래의 고전압 소자의 제조방법을 나타낸 공정단면도이다.2A to 2F are process cross-sectional views showing a conventional method for manufacturing a high voltage device.
도 2a에 도시한 바와 같이, SOI 기판(11)의 전면에 저농도 p형 불순물 이온을 주입하여 SOI 기판(11)의 표면내에 P-웰(P-wall)(12)을 형성한다.As shown in FIG. 2A, a low concentration p-type impurity ion is implanted into the entire surface of the SOI substrate 11 to form a P-well 12 in the surface of the SOI substrate 11.
도 2b에 도시한 바와 같이, 높은 항복전압을 만들기 위해 상기 P-웰(12)에 주입된 p형 불순물 농도보다 3~4배 높은 n형 및 p형 불순물 이온을 선택적으로 주입하여 P-웰(12)의 일정영역에 P-드리프트 영역(13)과 N-드리프트 영역(14)을 각각 형성한다.As shown in FIG. 2B, to form a high breakdown voltage, n-type and p-type impurity ions, which are 3 to 4 times higher than the p-type impurity concentration injected into the P-well 12, are selectively implanted to form a P-well ( The P-drift region 13 and the N-drift region 14 are respectively formed in a predetermined region of 12).
도 2c에 도시한 바와 같이, 포토 및 식각공정을 통해 상기 P-드리프트 영역(13)이 형성된 상기 SOI 기판(11)의 일정영역에 소자와 소자 사이의 격리를 위해 소정깊이를 갖는 트랜치(15)를 형성하고, 상기 트랜치(15)를 포함한 SOI 기판(11)의 전면에 산화막(16)과 폴리 실리콘막(17)을 차례로 형성한다.As shown in FIG. 2C, a trench 15 having a predetermined depth for isolation between devices is formed in a predetermined region of the SOI substrate 11 in which the P-drift region 13 is formed through photo and etching processes. The oxide film 16 and the polysilicon film 17 are sequentially formed on the entire surface of the SOI substrate 11 including the trench 15.
이어, 상기 폴리 실리콘막(17)과 산화막(16)이 트랜치(15)의 내부에만 남도록 상기 SOI 기판(11)의 전면에 평탄화 공정을 실시한다.Subsequently, a planarization process is performed on the entire surface of the SOI substrate 11 so that the polysilicon film 17 and the oxide film 16 remain only inside the trench 15.
그리고 상기 P-드리프트 영역(13)이 형성된 SOI 기판(11)의 표면에 저전압 소자용 격리를 위해 LOCOS 공정에 의해 필드 산화막(18)을 형성한다.A field oxide film 18 is formed on the surface of the SOI substrate 11 having the P-drift region 13 by a LOCOS process for isolation of low voltage devices.
도 2d에 도시한 바와 같이, 상기 SOI 기판(11)의 전면에 고전압 소자의 게이트에 걸리는 전압에 맞는 두께를 갖는 게이트 산화막(19)을 형성하고, 상기 게이트 산화막(19)상에 폴리 실리콘층을 형성한 후, 포토 및 식각공정을 통해 폴리 실리콘층을 선택적으로 제거하여 게이트 전극(20)을 형성한다.As shown in FIG. 2D, a gate oxide film 19 having a thickness corresponding to a voltage applied to a gate of a high voltage device is formed on the entire surface of the SOI substrate 11, and a polysilicon layer is formed on the gate oxide film 19. After forming, the polysilicon layer is selectively removed through a photo and etching process to form the gate electrode 20.
도 2e에 도시한 바와 같이, 상기 SOI 기판(11)에 소오스/드레인용 불순물 이온을 주입하여 상기 P-드리프트 영역(13)과 N-드리프트 영역(14)의 일정영역에 소오스 영역(21)과 드레인 영역(22)을 형성한다.As shown in FIG. 2E, source / drain impurity ions are implanted into the SOI substrate 11 to provide a source region 21 and a predetermined region of the P-drift region 13 and the N-drift region 14. The drain region 22 is formed.
도 2f에 도시한 바와 같이, 상기 게이트 전극(20)을 포함한 SOI 기판(11)의 전면에 BPSG막(23)을 형성하고, 상기 소오스 영역(21) 및 드레인 영역(22)의 표면이 소정부분 노출되도록 상기 BPSG막(23) 및 게이트 산화막(19)을 선택적으로 제거하여 콘택홀(24)을 형성한다.As shown in FIG. 2F, a BPSG film 23 is formed on the entire surface of the SOI substrate 11 including the gate electrode 20, and surfaces of the source region 21 and the drain region 22 are predetermined. The contact hole 24 is formed by selectively removing the BPSG film 23 and the gate oxide film 19 so as to be exposed.
이어, 상기 콘택홀(24)을 포함한 SOI 기판(11)의 전면에 금속막을 증착한 후, 포토 및 식각공정을 통해 상기 소오스 영역(21)과 드레인 영역(22)에 전기적으로 연결되는 소오스 콘택(25) 및 드레인 콘택(26)과 상기 게이트 전극(20) 에지에서 전계가 발생하는 것을 방지하기 위해 BPSG막(23)상에 금속 필드 플레이트(metal field plate)(27)를 동시에 형성한다.Subsequently, a metal film is deposited on the entire surface of the SOI substrate 11 including the contact hole 24, and then a source contact electrically connected to the source region 21 and the drain region 22 through photo and etching processes. 25 and a metal field plate 27 are simultaneously formed on the BPSG film 23 to prevent an electric field from occurring at the drain contact 26 and the edge of the gate electrode 20.
도 3은 도 1의 고전압 소자를 나타낸 등가회로도이다.3 is an equivalent circuit diagram illustrating the high voltage device of FIG. 1.
도 3에서와 같이, 드레인 영역(22) - 게이트 전극(20) - 소오스 영역(21)으로 이루어진 MOS 트랜지스터(28)와, 상기 MOS 트랜지스터(28)에 기생하는 드레인 영역(22) - P-웰(12) - 소오스 영역(21)으로 이루어진 바이폴라 트랜지스터(29)가 병렬로 구성된다.As shown in FIG. 3, a MOS transistor 28 including a drain region 22-a gate electrode 20-a source region 21, and a drain region 22-P-well that is parasitic on the MOS transistor 28. (12)-Bipolar transistors 29 composed of source regions 21 are configured in parallel.
도 4는 도 1의 고전압 소자의 전류 전압 특성을 나타낸 그래프이다.4 is a graph illustrating current voltage characteristics of the high voltage device of FIG. 1.
도 4에서와 같이, SOI 고전압 소자의 경우 게이트에 인가되는 전압(Vds)이 증가할수록 단위 폭당 전류(Ids)밀도가 높아질 뿐만 아니라 N-드리프트 영역(14)과 드레인 영역(22)의 경계부분에서의 전계가 높아 이 부분에서의 충돌 이온화(impact ionization) 현상에 의한 전자(electron)와 정공(hole)이 형성된다.As shown in FIG. 4, in the case of the SOI high voltage device, as the voltage Vds applied to the gate increases, the density of the current Ids per unit width increases, and at the boundary between the N-drift region 14 and the drain region 22. Because of the high electric field, electrons and holes are formed by the impact ionization phenomenon in this region.
이때 정공은 MOS 트랜지스터(28)에 기생하는 바이폴라 트랜지스터(29)의 베이스 전류(B)가 되어 바이폴라 트랜지스터(29)가 턴-온(turn-on)되고 이로 인해 항복 현상이 일어나게 된다.At this time, the hole becomes the base current B of the bipolar transistor 29 parasitic in the MOS transistor 28 so that the bipolar transistor 29 is turned on and thus a breakdown phenomenon occurs.
이로 인해 게이트가 오프(off)된 상태에서의 항복전압(BV)이 높아도 게이트에 높은 전압이 인가되면 항복전압(BV)이 낮아져 게이트에 인가되는 전압이 제약된다.As a result, even if the breakdown voltage BV in the state in which the gate is off is high, if a high voltage is applied to the gate, the breakdown voltage BV is lowered to limit the voltage applied to the gate.
그러나 상기와 같은 종래의 SOI 고전압 소자에 있어서 다음과 같은 문제점이 있었다.However, in the conventional SOI high voltage device as described above, there are the following problems.
즉, 도 4에서의 전류 전압 특성과 같이 항복전압이 높아도 게이트 전압이 증가하면 항복전압이 낮아진다.That is, even if the breakdown voltage is high as in the current voltage characteristic of FIG. 4, the breakdown voltage is lowered when the gate voltage increases.
한편, 상기와 같은 단점을 보완하기 위해 항복전압을 더 높게 하여 소자를 만들면 소자의 단위 폭 당 전류가 감소하여 원하는 전류를 만들기 위해서는 소자의 사이즈가 증가한다.On the other hand, to make up for the above disadvantages, if the device is made with a higher breakdown voltage, the current size per unit width of the device decreases, so that the size of the device increases.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 넓은 안전 동작 영역 및 단위 폭(width)당 소자의 사이즈를 줄일 수 있도록 한 SOI 고전압 소자 및 그 제조방법을 제공하는데 그 목적이 있다.An object of the present invention is to provide a SOI high voltage device and a method of manufacturing the same, which are designed to solve the above-mentioned problems and to reduce the size of a wide safe operation area and a device size per unit width.
도 1은 종래의 고전압 소자를 나타낸 구조단면도1 is a structural cross-sectional view showing a conventional high voltage device
도 2a 내지 도 2f는 종래의 고전압 소자의 제조방법을 나타낸 공정단면도2A through 2F are cross-sectional views illustrating a method of manufacturing a conventional high voltage device.
도 3은 도 1의 고전압 소자를 나타낸 등가회로도3 is an equivalent circuit diagram illustrating the high voltage device of FIG. 1.
도 4는 도 1의 고전압 소자의 전류 전압 특성을 나타낸 그래프4 is a graph showing the current voltage characteristics of the high voltage device of FIG.
도 5는 본 발명에 의한 고전압 소자를 나타낸 구조단면도5 is a structural cross-sectional view showing a high voltage device according to the present invention.
도 6a 내지 도 6h는 본 발명에 의한 고전압 소자의 제조방법을 나타낸 공정단면도6A to 6H are cross-sectional views illustrating a method of manufacturing a high voltage device according to the present invention.
도 7은 본 발명에 의한 고전압 소자의 동작시 등전위도와 전류 경로를 나타낸 구조단면도7 is a structural cross-sectional view showing an equipotential and a current path during operation of a high voltage device according to the present invention.
도 8은 본 발명에 의한 고전압 소자의 전류-전압 특성을 나타낸 그래프8 is a graph showing the current-voltage characteristics of the high-voltage device according to the present invention
도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings
31 : SOI 기판 32 : P-웰31 SOI substrate 32 P-well
33 : P-드리프트 영역 34 : N-드리프트 영역33: P-drift region 34: N-drift region
35 : 제 1 트랜치 36 : 산화막35: first trench 36: oxide film
37 : 폴리 실리콘막 38 : 필드 산화막37 polysilicon film 38: field oxide film
39 : 게이트 산화막 40 : 게이트 전극39: gate oxide film 40: gate electrode
41 : 제 2 트랜치 42 : 소오스 영역41: second trench 42: source region
43 : 드레인 영역 44 : BPSG막43 drain region 44 BPSG film
45 : 콘택홀 46 : 소오스 콘택45: contact hole 46: source contact
47 : 드레인 콘택 48 : 금속 필드 플레이트47: drain contact 48: metal field plate
상기와 같은 목적을 달성하기 위한 본 발명에 의한 고전압 소자는 SOI 기판의 표면내에 형성되는 제 1 도전형 웰과, 상기 제 1 도전형 웰의 일정영역에 형성되는 제 1 도전형 제 1 드리프트 영역과 제 2 도전형 제 2 드리프트 영역과, 상기SOI 기판상에 형성되는 게이트 절연막과, 상기 제 1 드리프트 영역의 게이트 절연막상에 형성되는 게이트 전극과, 상기 제 2 드리프트 영역이 형성된 SOI 기판에 소정깊이로 형성되는 트랜치와, 상기 게이트 전극 일측의 제 1 드리프트 영역에 형성되는 소오스 영역과, 상기 게이트 전극 타측의 제 2 드리프트 영역에 형성된 트랜치의 표면에 형성되는 드레인 영역과, 상기 트랜치를 포함한 SOI 기판의 전면에 형성되는 절연막과, 상기 소오스 영역 및 드레인 영역의 표면이 소정부분 노출되도록 형성된 콘택홀과, 상기 콘택홀 및 그에 인접한 절연막상에 형성된 소오스 및 드레인 콘택과, 상기 게이트 전극 에지부의 절연막상에 형성되는 금속 필드 플레이트를 포함하여 구성됨을 특징으로 한다.The high voltage device according to the present invention for achieving the above object comprises a first conductivity type well formed in the surface of the SOI substrate, a first conductivity type first drift region formed in a predetermined region of the first conductivity type well; A second depth of the second conductivity type drift region, the gate insulating film formed on the SOI substrate, the gate electrode formed on the gate insulating film of the first drift region, and the SOI substrate on which the second drift region is formed. A trench formed, a source region formed in a first drift region on one side of the gate electrode, a drain region formed on a surface of a trench formed in a second drift region on the other side of the gate electrode, and a front surface of the SOI substrate including the trench An insulating film formed on the contact hole, a contact hole formed to expose a predetermined portion of the surface of the source region and the drain region, the contact hole, And source and drain contacts formed on the insulating film adjacent to the insulating film, and a metal field plate formed on the insulating film of the edge portion of the gate electrode.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 의한 고전압 소자의 제조방법은 SOI 기판의 표면내에 제 1 도전형 웰을 형성하는 단계와, 상기 제 1 도전형 웰의 일정영역에 제 1 도전형과 제 2 도전형 불순물 이온을 선택적으로 주입하여 제 1 드리프트 영역과 제 2 드리프트 영역을 형성하는 단계와, 상기 SOI 기판상에 게이트 절연막을 형성하는 단계와, 상기 제 1 드리프트 영역의 게이트 절연막상에 게이트 전극을 형성하는 단계와, 상기 제 2 드리프트 영역이 형성된 SOI 기판에 소정깊이를 갖는 트랜치를 형성하는 단계와, 상기 게이트 전극 일측의 제 1 드리프트 영역 및 상기 트랜치가 형성된 SOI 기판의 표면에 소오스 영역과 드레인 영역을 형성하는 단계와, 상기 트랜치를 포함한 SOI 기판의 전면에 절연막을 형성하는 단계와, 상기 소오스 영역 및 드레인 영역의 표면이 소정부분 노출되도록 상기 절연막 및 게이트 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계와, 상기 콘택홀 및 그에 인접한 절연막상에 소오스 및 드레인 콘택을 형성하는 단계와, 상기 게이트 전극 에지부의 절연막상에 금속 필드 플레이트를 형성하는 단계를 포함하여 형성함을 특징으로 한다.In addition, a method of manufacturing a high voltage device according to the present invention for achieving the above object is to form a first conductivity type well in the surface of the SOI substrate, the first conductivity type in a predetermined region of the first conductivity type well And selectively implanting a second conductivity type impurity ion to form a first drift region and a second drift region, forming a gate insulating film on the SOI substrate, and forming a gate insulating film on the first drift region. Forming a gate electrode, forming a trench having a predetermined depth in the SOI substrate having the second drift region, and a source region on the surface of the SOI substrate having the first drift region and the trench formed on one side of the gate electrode; Forming an overdrain region; forming an insulating film over the entire surface of the SOI substrate including the trench; Selectively removing the insulating film and the gate insulating film to expose a portion of the phosphorous region to form a contact hole, forming a source and a drain contact on the contact hole and the insulating film adjacent thereto, and forming the gate electrode edge. And forming a metal field plate on the negative insulating film.
이하, 첨부된 도면을 참고하여 본 발명에 의한 고전압 소자 및 그 제조방법을 상세히 설명하면 다음과 같다.Hereinafter, a high voltage device and a method of manufacturing the same according to the present invention will be described in detail with reference to the accompanying drawings.
도 5는 본 발명에 의한 고전압 소자를 나타낸 구조단면도이다.5 is a structural cross-sectional view showing a high voltage device according to the present invention.
도 5에 도시한 바와 같이, SOI 기판(31) 표면내에 저농도 p형 불순물 이온이 주입되어 형성된 P-웰(32)과, 높은 항복전압을 만들기 위해 상기 P-웰(32)이 형성된 SOI 기판(31) 표면내에 P-웰(32)보다 3~4배 농도가 높은 n형 및 p형 불순물을 선택적으로 주입하여 형성된 P-드리프트 영역(33)과 N-드리프트 영역(34)과, 상기 SOI 기판(31)에 소자와 소자 사이의 격리를 위해 P-드리프트 영역(33)이 형성된 SOI 기판(31)의 소정영역에 소정깊이로 형성된 제 1 트랜치(35)와, 상기 제 1 트랜치(35) 내부에 형성된 산화막(36) 및 폴리 실리콘막(37)과, 상기 SOI 기판(31)의 일정영역에 저전압 소자(도시되지 않음)와의 격리용 형성된 필드 산화막(38)과, 상기 SOI 기판(31)의 표면에 형성된 게이트 산화막(39)과, 상기 P-드리프트 영역(33) 상부의 게이트 산화막(39)상에 형성된 게이트 전극(40)과, 상기 게이트 전극(40) 일측의 P-드리프트 영역(33)에 형성된 소오스 영역(42)과, 상기 N-드리프트 영역(34)이 형성된 SOI 기판(31)에 소정깊이로 형성된 제 2 트랜치(41)와, 상기 제 2 트랜치(41)가 형성된 SOI 기판(31)의 표면내에 형성된 드레인 영역(43)과, 상기 게이트 전극(40)을 포함한 SIO 기판(31)의 전면에 형성된 BPSG막(44)과, 상기 소오스 영역(42) 및 드레인 영역(43)에 콘택홀(45)을 통해 전기적으로 연결되도록 형성된 소오스 콘택(46) 및 드레인 콘택(47)과, 상기 게이트 전극(40)의 에지(edge)부에서 전계(electric field)가 성장되는 것을 방지하기 위해 BPSG막(44)상에 형성된 금속 필드 플레이트(metal field plate)(48)를 포함하여 구성된다.As shown in FIG. 5, the P-well 32 formed by implanting low concentration p-type impurity ions into the surface of the SOI substrate 31 and the SOI substrate on which the P-well 32 is formed to make a high breakdown voltage ( 31) P-drift region 33 and N-drift region 34 formed by selectively implanting n-type and p-type impurities having a concentration 3 to 4 times higher than P-well 32 in the surface, and the SOI substrate A first trench 35 formed at a predetermined depth in a predetermined region of the SOI substrate 31 having the P-drift region 33 formed therein for isolation between the element and the element, and inside the first trench 35. Of the oxide film 36 and the polysilicon film 37 formed thereon, the field oxide film 38 formed for isolation from a low voltage element (not shown) in a predetermined region of the SOI substrate 31, and the SOI substrate 31. A gate oxide film 39 formed on the surface, a gate electrode 40 formed on the gate oxide film 39 above the P-drift region 33, and A source region 42 formed in the P-drift region 33 on one side of the gate electrode 40, a second trench 41 formed at a predetermined depth in the SOI substrate 31 in which the N-drift region 34 is formed; A drain region 43 formed in the surface of the SOI substrate 31 on which the second trench 41 is formed, a BPSG film 44 formed on the entire surface of the SIO substrate 31 including the gate electrode 40, A source contact 46 and a drain contact 47 formed to be electrically connected to the source region 42 and the drain region 43 through a contact hole 45, and an edge portion of the gate electrode 40. And a metal field plate 48 formed on the BPSG film 44 to prevent the electric field from growing.
여기서 상기 제 2 트랜치(41)는 N-드리프트 영역(34)보다 깊게 형성되어 있고, 상기 금속 필드 플레이트(48)는 소자의 외부에서 게이트 전극(40)에 묶여 있다.The second trench 41 is formed deeper than the N-drift region 34, and the metal field plate 48 is tied to the gate electrode 40 outside of the device.
도 6a 내지 도 6h는 본 발명에 의한 고전압 소자의 제조방법을 나타낸 공정단면도이다.6A to 6H are cross-sectional views illustrating a method of manufacturing a high voltage device according to the present invention.
도 6a에 도시한 바와 같이, SOI 기판(31)의 전면에 저농도 p형 불순물 이온을 주입하여 SOI 기판(31)의 표면내에 P-웰(P well)(32)을 형성한다.As shown in FIG. 6A, P-wells 32 are formed in the surface of the SOI substrate 31 by implanting low concentration p-type impurity ions into the entire surface of the SOI substrate 31.
도 6b에 도시한 바와 같이, 높은 항복전압을 만들기 위해 상기 P-웰(32)에 주입된 p형 불순물 농도보다 3~4배 높은 n형 및 p형 불순물 이온을 선택적으로 주입하여 P-웰(32)의 일정영역에 P-드리프트 영역(33)과 N-드리프트 영역(34)을 각각 형성한다.As shown in FIG. 6B, the n-type and p-type impurity ions, which are 3 to 4 times higher than the p-type impurity concentration injected into the P-well 32, are selectively implanted to make a high breakdown voltage. The P-drift region 33 and the N-drift region 34 are formed in a predetermined region of the 32, respectively.
도 6c에 도시한 바와 같이, 포토 및 식각공정을 통해 상기 P-드리프트 영역(33)이 형성된 상기 SOI 기판(31)을 선택적으로 제거하여 소자와 소자 사이의 격리를 위한 제 1 트랜치(35)를 형성하고, 상기 제 1 트랜치(35)를 포함한 SOI 기판(31)의 전면에 산화막(36)과 폴리 실리콘막(37)을 차례로 형성한다.As shown in FIG. 6C, the SOI substrate 31 on which the P-drift region 33 is formed may be selectively removed through a photo and etching process to thereby isolate the first trench 35 for isolation between the device and the device. The oxide film 36 and the polysilicon film 37 are sequentially formed on the entire surface of the SOI substrate 31 including the first trench 35.
이어, 상기 폴리 실리콘막(37)과 산화막(36)이 제 1 트랜치(35)의 내부에만남도록 상기 SOI 기판(31)의 전면에 평탄화 공정을 실시한다.Subsequently, a planarization process is performed on the entire surface of the SOI substrate 31 such that the polysilicon layer 37 and the oxide layer 36 remain only inside the first trench 35.
그리고 상기 P-드리프트 영역(33)이 형성된 SOI 기판(31)에 저전압 소자(도시되지 않음)와 격리를 위해 LOCOS 공정에 의해 필드 산화막(38)을 형성한다.A field oxide layer 38 is formed on the SOI substrate 31 having the P-drift region 33 by a LOCOS process to isolate the low voltage device (not shown).
도 6d에 도시한 바와 같이, 상기 SOI 기판(31)의 전면에 고전압 소자의 게이트에 걸리는 전압에 맞는 두께를 갖는 게이트 산화막(39)을 형성하고, 상기 게이트 산화막(39)상에 폴리 실리콘층을 형성한 후, 포토 및 식각공정을 통해 폴리 실리콘층을 선택적으로 제거하여 게이트 전극(40)을 형성한다.As shown in FIG. 6D, a gate oxide film 39 having a thickness corresponding to the voltage applied to the gate of the high voltage device is formed on the entire surface of the SOI substrate 31, and a polysilicon layer is formed on the gate oxide film 39. After forming, the polysilicon layer is selectively removed through a photo and etching process to form the gate electrode 40.
도 6e에 도시한 바와 같이, 포토 및 식각공정을 통해 상기 N-드리프트 영역(34)이 형성된 SOI 기판(31)을 선택적으로 제거하여 소정깊이를 갖는 제 2 트랜치(41)를 형성한다.As illustrated in FIG. 6E, the SOI substrate 31 on which the N-drift region 34 is formed is selectively removed through a photo and etching process to form a second trench 41 having a predetermined depth.
도 6f에 도시한 바와 같이, 상기 SOI 기판(31)에 소오스/드레인용 불순물 이온을 주입하여 P-드리프트 영역(33) 및 제 2 트랜치(41)가 형성된 SOI 기판(31)의 표면내에 소오스 영역(42)과 드레인 영역(43)을 각각 형성한다.As shown in FIG. 6F, a source / drain impurity ion is implanted into the SOI substrate 31 to form a source region in the surface of the SOI substrate 31 in which the P-drift region 33 and the second trench 41 are formed. 42 and the drain region 43 are formed, respectively.
여기서 상기 드레인 영역(43)은 깊은 정션(junction)을 만들기 위해 트랜치를 이용한다.The drain region 43 here uses a trench to make a deep junction.
도 6g에 도시한 바와 같이, 상기 제 2 트랜치(41)를 포함한 SOI 기판(31)의 전면에 BPSG막(44)을 형성한다.As shown in FIG. 6G, the BPSG film 44 is formed on the entire surface of the SOI substrate 31 including the second trench 41.
도 6h에 도시한 바와 같이, 상기 소오스 영역(42) 및 드레인 영역(43)의 표면이 소정부분 노출되도록 상기 BPSG막(44) 및 게이트 산화막(39)을 선택적으로 제거하여 콘택홀(45)을 형성한다.As shown in FIG. 6H, the contact hole 45 is selectively removed by selectively removing the BPSG film 44 and the gate oxide film 39 so that the surfaces of the source region 42 and the drain region 43 are partially exposed. Form.
이어, 상기 콘택홀(45)을 포함한 SOI 기판(31)의 전면에 금속막을 증착한 후, 포토 및 식각공정을 통해 상기 소오스 영역(42)과 드레인 영역(43)에 전기적으로 연결되는 소오스 콘택(46) 및 드레인 콘택(47)과 상기 게이트 전극(40) 에지부에서 전계가 발생하는 것을 방지하기 위해 금속 필드 플레이트(48)를 동시에 형성한다.Subsequently, a metal film is deposited on the entire surface of the SOI substrate 31 including the contact hole 45, and then a source contact electrically connected to the source region 42 and the drain region 43 through photo and etching processes. 46 and the metal field plate 48 is formed simultaneously to prevent an electric field from occurring at the edge of the drain contact 47 and the gate electrode 40.
여기서 상기 금속 필드 플레이트(48)는 소자의 외부에서 게이트 전극(40)에 묶여 있다.The metal field plate 48 is here tied to the gate electrode 40 outside of the device.
도 7은 본 발명에 의한 고전압 소자의 동작시 등전위도와 전류 경로를 나타낸 구조단면도이다.7 is a structural cross-sectional view showing an equipotential and a current path during operation of a high voltage device according to the present invention.
도 7에서와 같이, 전류 경로(A)는 트랜치 구조를 갖는 드레인 영역(43)과 N-드리프트 영역(34)의 경계 부분에서 깊게 퍼져 있으므로 전계가 분산되고 또한 전류 경로의 면적이 커져 전체 전류의 양은 변하지 않으나 전류 밀도가 낮아지게 된다.As shown in FIG. 7, since the current path A is deeply spread at the boundary between the drain region 43 and the N-drift region 34 having the trench structure, the electric field is dispersed and the area of the current path is increased so that The amount does not change, but the current density is lowered.
이로 인하여 이 부분에서의 충돌 이온화 현상에 의한 전자와 정공이 형성되는 양이 작아지고 되고 MOS 트랜지스터에 기생하는 바이폴라 트랜지스터의 베이스(base) 전류가 작아 바이폴라 트랜지스터가 턴-온되는 전압이 높아진다.As a result, the amount of electrons and holes formed by the collision ionization phenomenon in this portion is reduced, and the base current of the bipolar transistor parasitic in the MOS transistor is small, thereby increasing the voltage at which the bipolar transistor is turned on.
즉, 항복 현상이 높아지게 된다.In other words, the yield phenomenon is increased.
도 8은 본 발명에 의한 고전압 소자의 전류-전압 특성을 나타낸 그래프이다.8 is a graph showing the current-voltage characteristics of the high voltage device according to the present invention.
도 8에서와 같이, 고전압 소자의 동작시 항복전압이 높아져 이 고전압 소자에 대한 안정 동작 영역(safe operating area)이 넓어지게 진다.As shown in FIG. 8, the breakdown voltage increases during the operation of the high voltage device, thereby increasing the safe operating area for the high voltage device.
즉, 소자의 사이즈는 조금 커지나 게이트에 전압을 인가하지 않을 때의 항복전압 및 동작시 단위 폭당 전류는 변하지 않는다. 따라서 게이트에 높은 전압을 인가할 수 있어 IC에 사용되는 소자의 사이즈를 줄일 수 있어 IC의 전체적인 사이즈를 줄일 수 있게 된다.That is, the size of the device is slightly larger, but the breakdown voltage when no voltage is applied to the gate and the current per unit width in the operation do not change. Therefore, a high voltage can be applied to the gate, thereby reducing the size of the device used in the IC, thereby reducing the overall size of the IC.
이상에서 설명한 바와 같이 본 발명에 의한 고전압 소자 및 그 제조방법은 다음과 같은 효과가 있다.As described above, the high voltage device and the method of manufacturing the same according to the present invention have the following effects.
즉, 종래의 고전압 소자에 비해 항복전압 및 동작시 단위 폭단 전류가 변하지 않으면서 게이트, 드레인에 인가할 수 있는 전압이 증가하여 IC에 사용되는 소자의 게이트 폭을 줄일 수 있기 때문에 전체 IC의 사이즈를 줄일 수 있다.That is, compared to the conventional high voltage device, the voltage that can be applied to the gate and drain is increased without changing the breakdown voltage and the unit rupture current during operation, thereby reducing the gate width of the device used in the IC. Can be reduced.
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| KR1020000018007A KR20010094722A (en) | 2000-04-06 | 2000-04-06 | method for manufacturing high voltage device and the same |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6627958B2 (en) * | 2001-12-10 | 2003-09-30 | Koninklijke Philips Electronics N.V. | Lateral high voltage semiconductor device having a sense terminal and method for sensing a drain voltage of the same |
| KR100445904B1 (en) * | 2001-12-12 | 2004-08-25 | 한국전자통신연구원 | Extended drain MOSFET(EDMOSFET) having the source field plate and method for fabricating the same |
| KR100690173B1 (en) * | 2005-03-08 | 2007-03-08 | 매그나칩 반도체 유한회사 | Semiconductor device and method for manufacturing the same |
| CN112242436A (en) * | 2019-07-17 | 2021-01-19 | 世界先进积体电路股份有限公司 | Semiconductor structure |
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2000
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