KR100234161B1 - 엘오씨 형태의 반도체 패키지 - Google Patents

Abstract

본 발명은 엘오씨(LOC) 형태의 반도체 패키지에 관한 것이다.

반도체 칩과, 반도체 칩상에 소정간격으로 이격되게 설치되어 칩내 소자의 각 단자와 와이어 본딩되는 내부 리이드와, 내부 리이드로부터 연장되어 기판과 접합이 되는 외부 리이드와, 반도체 칩과 내부 리이드사이에 절연되도록 부착되어 위치를 고정하는 절연 테이프를 구비하는 엘오씨(LOC)용 반도체 패키지에 있어서, 내부 리이드는 반도체 칩의 중심부로부터 방사상으로 배열되는 것을 특징으로 하는 것을 제공한다.

본 발명에 따르면, 반도체 칩이 소형화, 박형화가 되어 각각의 칩 소자와 연결되는 내부 리이드의 크기가 축소되더라도, 내부 리이드의 기울어짐이나 비틀어짐 현상을 방지할 수 있다.

Description

엘오씨(LOC) 형태의 반도체 패키지

본 발명은 엘오씨(LOC) 형태의 반도체 패키지에 관한 것으로서, 보다 상세하게는 내부리이드와 테이프의 형상을 변경한 엘오씨(LOC) 형태의 반도체 패키지에 관한 것이다.

반도체 리드프레임은 반도체 칩(chip)과 함께 반도체 패키지(package)를 이루는 핵심 구성요소의 하나로서, 반도체 패키지의 내부와 외부를 연결해주는 도선(lead)의 역할과 반도체 침을 지지해주는 지지체(frame)의 역할을 한다. 이러한 반도체 리드프레임은 통상적으로 스탬핑(stamping) 방식 또는 에칭(etching) 방식에 의해 제조된다.

스탬핑 방식은 금형에 의한 가공방식으로서, 제일 먼저 금형을 사용하여 스탬핑에 의해 리드프레임을 가공하게 된다. 그런 후, 가공된 리드프레임 표면에 도포되어 있는 윤활유를 제거하고, 와이어 본딩부에 은도금을 한 후 검사과정을 거침으로써 제품이 완성된다. 이 때, 은도금 대신에 팔라듐을 이용하여 선도금을 실시할수도 있다.

에칭 방식은 전처리 과정으로서 소재 표면의 불순물을 제거한 후, 소재 표면에 감광성 유기물질을 코팅한다. 그런 후, 소정 패턴에 따라 노광을 하고 현상을 거쳐 에칭을 하게 된다. 그런 다음, 유기물질을 제거하고 와이어 본딩부를 은도금하거나, 팔라듐으로 선도금한 후, 검사과정을 거침으로써 제품이 완성된다.

상기한 두 가지 제조방법 중 어느 하나의 방법에 의해 제조되는 반도체 리드프레임은 다양한 형태를 가지나, 통상적으로 칩을 탑재하는 패드(pad)와 내부 리이드(inner lead) 및 외부 리이드(outer lead)로 이루어진다. 즉, 반도체 리드프레임의 중앙부에는, 반도체 칩을 탑재하게 되는 사각형 패드가 2개나 4개의 타이 바아(tie bar)에 의해 지지되어 있고, 이 패드의 둘레에는 와이어 본딩에 의해 칩내 소자의 각 단자와 전기적으로 접속되는 내부 리이드가 패드의 네변의 둘레에 접근된 형태로 배열되어 있다. 그리고, 상기 내부리이드는 인쇄 회로 기판에 실장딘 다른 부품과 전기적으로 접속되도록 외부 리이드로 연장된다.

한편, 반도체 리드프레임에 테이프를 붙이는 테이핑(taping) 공정은 반도체 제조공정중에 리드프레임의 취급시 내부 리이드가 변형되거나 좌우로 밀리는 현상을 억제하기 위하여 비교적 리드수가 많고 폭이 좁은 리드프레임의 제조에 적용되어 왔다. 이 때, 테이프 형태는 내부 리이드 선단의 주변에 사각테의 형태로 절단하여 붙이거나, 비교적 가늘고 긴 내부 리이드의 중간쯤에 막대 형태의 테이프를 가로지르게 붙여 리드를 상호 고정시키는 것이었다.

일반의 반도체 리드프레임에서 실장율을 높이는 방법중의 하나로 패드는 크게 하고 내부 리이드의 길이는 짧게 하는 것을 시도할 수 있는데, 내부 리이드의 길이가 너무 짧아지면 몰딩 후 외부 리이드를 잡아 당기는 힘에 의해 내부 리이드가 패키지 밖으로 빠져 나올 수 있게 되므로 내부 리이드의 길이를 줄이는 것에는 한계가 있게 된다.

최근에는 상기한 바와 같은 단점의 개선과 전기적인 성능의 향상을 목적으로서, 중앙의 패드와 이를 지지하는 타이 바아를 삭제하고, 패키지의 내부로 길게 연장된 내부 리이드의 상부에 직접 칩을 지지하도록 한 구조가 등장하여 실용화되고 있다.

이러한 구조로는 중앙으로 연장된 내부 리이드의 상면에 양면 접착테이프를 붙이고 그 위에 칩의 저면이 접착되는 COL(Chip On Lead) 구조와, 중앙으로 연장된 내부 리이드의 저면에 양면 접착테이프를 붙이고 테이프의 반대면에 칩의 상면이 접착되도록 한 LOC(Lead On Chip) 구조가 있다.

도 1은 종래 기술에 따른 LOC 형태의 반도체 패키지의 주요 부분을 도시한 것이다.

내부 리이드(11)의 하부에는 접착용 절연 테이프(12)가 열과 압력을 가하여 부착되어 있고, 상기 절연 테이프(12)의 하부에는 반도체 칩(13)이 부착되어 있다. 그리고, 상기 반도체 칩(13)의 단자와 내부 리이드(11)는 골드 와이어(미도시)에 의하여 각각 연결되어 있다.

그러나, 반도체 칩(13)의 소형화, 박형화 추세에 따라 다음과 같은 문제점이 발생되고 있다.

첫째, 반도체 칩(13)의 크기가 축소됨에 따라서 상기 반도체 칩(13)상에 부착되어 칩의 단자와 연결되는 내부 리이드(11)의 폭과 길이가 축소되기 때문에, 상기 내부 리이드(11)가 기울어지거나 비틀어지는 현상이 발생하게 된다.

둘째, 상기 내부 리이드(11)의 기울어짐 현상으로 인하여 추후 공정인 테이핑 공정에서 상기 테이프(12)의 미접착 및 공동화(void) 현상이 발생하여 패키지 제작시 크랙(crack)의 원인이 된다.

셋째, 패키지의 리이드 수가 많은 경우에는 상기 내부 리이드(11)의 폭은 축소되고 상대적으로 내부 리이드(11)의 길이가 증가하기 때문에 리이드의 배열이 곤란하다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, LOC 형태의 반도체 패키지의 내부 리이드와, 내부 리이드와 반도체 칩을 접착시켜주는 테이프의 형상을 변경하여 배열이 용이한 LOC형 반도체 패키지를 제공하는데 그 목적이 있다.

도 1은 종래에 따른 LOC 형태의 반도체 패키지의 부분사시도,

도 2는 본 발명에 따른 LOC 형태의 반도체 패키지의 부분사시도.

〈도면의 주요부분에 대한 부호의 간단한 설명〉

11,21. 내부 리이드 12,22. 절연 테이프

13,23. 반도체 칩 24. 외부 리이드

25. 지지바

상기와 같은 목적을 달성하기 위하여 본 발명의 LOC 형태의 반도체 패키지는, 반도체 칩과, 상기 반도체 칩상에 소정간격으로 이격되게 설치되어 상기 칩내 소자의 각 단자와 와이어 본딩되는 내부 리이드와, 상기 내부 리이드로부터 연장되어 기판과 접합이 되는 외부 리이드와, 상기 반도체 칩과 상기 내부 리이드사이에 절연되도록 부착되어 위치를 고정하는 절연 테이프를 구비하는 엘오씨(LOC) 형태의 반도체 패키지에 있어서, 상기 내부 리이드는 상기 반도체 칩의 중심부로부터 방사상으로 배열되도록 형성하는 것을 특징으로 한다.

본 발명에 따르면, 상기 외부 리이드는 상기 내부 리이드의 선단에서 방사상으로 소정 길이 연장되어 일체형으로 형성되는 것이 바람직하다.

본 발명의 다른 특징은 상기 테이프는 상기 내부 리이드와 반도체 칩사이에 부착이 가능하도록 환형으로 형성된다는 것이다.

이하에서 첨부된 도면을 참조하면서 본 발명에 따른 LOC 형태의 반도체 패키지의 바람직한 실시예를 상세히 설명하고자 한다.

도 2는 본 발명에 따른 LOC 형태의 반도체 패키지의 일 예를 도시한 것이다.

LOC 형태의 반도체 패키지는 소정간격 이격되어 방사상으로 형성됨으로써 칩(23)내 소자의 각 단자와 와이어 본딩되는 내부 리이드(21)와, 상기 내부 리이드(21)로부터 연장되어 인쇄 회로기판(미도시)의 접속부에 삽입되는 외부 리이드(24)를 구비한다. 이 때, 상기 내부 리이드(21)와 외부 리이드(24) 사이에는 방사 구조를 유지할 수 있도록 환형의 지지바(support bar,25)가 형성되어 있으며, 상기 지지바(25)는 트리밍 공정에서 제거된다.

상기 내부 리이드(21)의 하부에는 각각의 내부 리이드(11)와 접합되는 접착용 절연 테이프(22)가 부착된다. 상기 절연 테이프(22)의 하부에는 반도체 칩(23)이 부착되어 있다. 그리고, 상기 반도체 칩(23)과 내부 리이드(21)는 골드 와이어(미도시)에 의하여 연결되어 있다.

보다 상세하게 설명하면, 상기 내부 리이드(21)는 상기 반도체 칩(23)의 중심부를 따라서 소정 간격을 유지하며 방사상으로 배열된다. 상기 외부 리이드(24)는 각각의 내부 리이드(21)를 상호 연결하도록 형성된 상기 지지바(25)의 외주면을 따라 방사상으로 형성되어 있다. 이 때, 상기 내부 리이드(21)와 외부 리이드(24)는 방사상으로 연장된 막대 형상이다.

한편, 상기 접착용 절연 테이프(22)는 상기 내부 리이드(21)의 저면에 부착되는데, 상기 내부 리이드(21)가 상기 반도체 칩(23)의 중심부로부터 방사상으로 배열되기 때문에 환형의 형태로 형성된다.

상기 내부 리이드(21)의 하부에 상기 절연 테이프(22)를 이용하여 상기 반도체 칩(23)을 부착하기 위해서는 상기 각각의 내부 리이드(21)의 하부면 단부의 소정 영역에만 열과 압력을 가하여 절연 테이프(22)를 부착한다. 이어서, 상기 절연 테이프(22)의 다른 면에 상기 반도체 칩(23)을 부착한다.

이상의 설명에서와 같이 본 발명의 LOC 형태의 반도체 패키지는 다음과 같은 효과를 얻을 수 있다.

첫째, 반도체 칩이 소형화, 박형화가 되어 각각의 칩 소자와 연결되는 내부 리이드의 크기가 축소되더라도, 내부 리이드의 기울어짐이나 비틀어짐 현상을 방지할 수 있다.

둘째, 내부 리이드의 기울어짐 현상 등을 방지하므로 추후 공정인 테이핑 공정에서 작업이 용이하므로 수율 및 생산성을 향상시킬 수 있다.

셋째, 패키지의 리이드 수가 많은 경우에도 내부 리이드가 방사상으로 배열되기 때문에 고집적화가 가능하다.

본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술분야의 통상의 지식을 가진자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (3)

1. 반도체 칩과, 상기 반도체 칩상에 소정간격으로 이격되게 설치되어 상기 칩내 소자의 각 단자와 와이어 본딩되는 내부 리이드와, 상기 내부 리이드로부터 연장되어 기판과 접합이 되는 외부 리이드와, 상기 반도체 칩과 상기 내부 리이드사이에 절연되도록 부착되어 위치를 고정하는 절연 테이프를 구비하는 엘오씨(LOC) 형태의 반도체 패키지에 있어서,

   상기 내부 리이드는 상기 반도체 칩의 중심부로부터 방사상으로 배열되는 것을 특징으로 하는 엘오씨(LOC) 형태의 반도체 패키지.
2. 제 1 항에 있어서,

   외부 리이드는 상기 내부 리이드의 선단에서 방사상으로 소정 길이 연장되어 일체형으로 형성되는 것을 특징으로 하는 엘오씨(LOC) 형태의 반도체 패키지.
3. 제 1 항에 있어서,

   상기 테이프는 상기 내부 리이드와 반도체 칩사이에 부착이 가능하도록 환형으로 형성되는 것을 특징으로 하는 엘오씨(LOC) 형태의 반도체 패키지.

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