KR100229222B1 - 엘오씨 패키지 - Google Patents

Abstract

본 발명은 LOC 패키지에 관한 것이다. 반도체 칩이 반도체 리드 프레임의 리드부 선단 하부의 소정역역에 탑재되어 있고, 상기 반도체 칩과 반도체 칩이 탑재된 상기 리드부 선단 하부 사이에 접착층, 테이프층 및 접착층이 순차적으로 적층된 3층의 절연 부재를 구비하고 있으며, 상기 반도체 칩 하부에 방열층을 구비하고 있는 엘오씨(LOC; Lead On Chip) 피키지에 있어서, 상기 테이프층이 액정인 것을 특징으로 하는 LOC 패키지는 버어 현상 및 박리 현상이 일어나지 않아 제품의 성능이 우수하다.

Description

엘오씨(LOC) 패키지

제1도는 종래의 반도체 칩이 고정된 LOC 패키지를 도시한 것으로서, (a)는 리드부가 은도금된 경우이고, (b)는 리드부가 선도금된 경우이다.

제2도는 본 발명의 반도체 칩이 고정된 LOC 패키지를 도시한 것으로서, (a)는 리드부가 은도금된 경우이고, (b)는 리드부가 선도금된 경우이다.

* 도면의 주요부분에 대한 부호의 설명

10, 20 : 리드부 11, 21 : 반도체 칩

12, 22 : 은도금층 13, 23 : PPF(Pre-Plated Frame) 도금층

14, 24 : 몰드 15, 25 : 골드 와이어

16, 18, 26, 28 : 접착층

17 : 테이프층 27 : 액정층

19, 29 : 방열층

본 발명은 엘오씨(LOC)용 리드 프레임과 반도체 칩을 포함하는 엘오씨(LOC) 패키지에 관한 관한 것으로서, 특히 테이프층의 재질을 개선함으로써 제품의 성능을 향상시킨 엘오씨(LOC) 패키지에 관한 것이다.

반도체 리드 프레임은 반도체 칩(chip)과 함께 반도체 패키지(package)를 이루는 핵심 구성요소의 하나로서, 반도체 패키지의 내부와 외부를 연결해주는 도선(lead)의 역할과 반도체 칩을 지지해주는 지지체(frame)의 역할을 한다. 이러한 반도체 리드 프레임은 통상적으로 스탬핑(stamping) 방식 또는 에칭(etching) 방식에 의해 제조된다.

스탬핑 방식은 금형에 의한 가공방식으로서, 제일 먼저 금형을 사용하여 스탬핑에 의해 리드 프레임을 가공하게 된다. 그런 후, 가공된 리드 프레임 표면에 도포되어 있는 윤활유를 제거하고, 와이어 본딩부에 은 도금을 한 후 검사과정을 거침으로써 제품이 완성된다. 이때 은도금 대신에 팔라듐을 이용하여 선도금을 실시할수도 있다.

에칭 방식은 전처리과정으로서 소재 표면의 불순물을 제거한 후, 소재 표면에 감광성 유기물질을 코팅한다. 그런 후, 소정 패턴에 따라 노광을 하고 현상을 거쳐 에칭을 하게 된다. 그런 다음 에칭 후의 유기물질을 제거하고 와이어 본딩부를 은도금하거나, 팔라듐으로 선도금한 후, 검사 과정을 거침으로써 제품이 완성된다.

상기한 두가지 제조방법 중 어느 하나의 방법에 의해 제조되는 반도체 리드 프레임은 기판에 실장되는 형태에 따라 다양한 구조를 가지나, 통상적으로 칩을 탑재하는 패드(pad)와 내부 리드(inner lead) 및 외부 리드(outer lead)로 이루어진다. 즉, 반도체 리드 프레임의 사각 기판상의 중앙부에는, 반도체 칩을 탑재하게 되는 사각형 패드가 2개나 4개의 서포트 바아(support bar)에 의해 지지되어 있고, 이 패드의 둘레에는 와이어 본딩에 의해 칩내 소자의 각 단자의 선이 연결되는 내부리드가 패드의 네변의 둘레에 접근된 형태로 배열되어 있다. 그리고, 상기 내부 리드는 기판의 납땜의 위해 외부 리드로 뻗쳐져 있게 된다.

리드 프레임에 테이프를 붙이는 테이핑 공정은 반도체 공정 중에 리드 프레임의 취급시 내부 리드가 변형되거나 좌우로 밀리는 현상을 억제하기 위하여 비교적 리드 수가 많고 폭이 좁은 DIP나 QFP 리드 프레임에 적용되어 왔다. 이때 테이핑 형태는 내부 리드 선단의 주변에 사각테의 형태로 절단하여 붙이거나 비교적 가늘고 긴 내부 리드의 중간쯤에 막대 형태의 테이프를 가로지르게 붙여 4 내지 10개의 리드를 접착, 고정시키는 것이었다.

한편, 반도체 패키지의 소형화, 박형화 추세에 따라 리드 프레임의 설계도 나날이 변경, 개선되고 있다.

일반의 리드 프레임에서 실장율을 높이는 방법중의 하나로 패드는 크게 하고 내부 리드의 길이는 짧게 하는 것을 시도할 수 있는데, 내부 리드의 길이가 너무 짧아지면 몰딩후 외부 리드를 잡고 당기는 힘에 의해 패키지 밖으로 빠져 나올수 있게 되므로 내부 리드를 줄이는 것에는 한계가 있게 된다.

최근에는 상기한 바와 같은 단점의 개선과 전기적인 성능의 향상을 목적으로 한 반도체 리드 프레임으로서 중앙의 패드와 이를 지지하는 서포트 바아를 삭제하고, 안쪽으로 길게 연장된 내부 리드가 직접 칩을 지지하도록 한 구조가 등장하여 실용화되어고 있다.

이러한 구조로는 중앙으로 뻗은내부 리드의 윗면에 양면 접착 테이프를 붙이고 그 위에 칩의 바닥면이 붙도록 고안한 COL(Chip On Lead) 구조와, 중앙으로 뻗은 내부 리드의 아랫면에 양면 접착 테이프를 붙이고 테이프의 반대면에 칩의 윗면이 접착되도록 한 LOC(Lead On Chip) 구조가 있다.

제1도는 반도체 칩이 고정된 LOC 패키지를 도시한 것으로서, (a)는 리드부가 은도금된 경우이고, (b)는 리드부가 선도금된 경우이다. 이를 참조하여 통상의 LOC 패키지를 제조방법을 설명하면 다음과 같다.

우선 와이어 본딩시 리드 프레임(10)과 반도체 칩(11)간의 도전성을 높이기 위하여 리드부의 상면 단부에 소정 길이만큼의 은도금층(12)을 형성하거나, 리드부 전체를 팔라듐(13)으로 선도금한다. 이어서, 테이핑 공정(19)을 실시한 다음, 리드부의 도금층(12, 13)과 반도체 칩(11) 사이를 와이어 본딩(15)한 후 몰딩(14) 공정을 실시한다.

전술한 통상의 LOC 패키지 공정에서 상기 테이핑 공정은 리드부의 변형을 방지하고 반도체 칩을 리드부에 고정시키며 상기 반도체 칩과 리드부 사이를 절연시키기 위하여 실시되는 매우 중요한 공정이다. 이러한 테이핑 공정에 사용되는 테이프의 소재로는 폴리이미드와 같은 수지 필름을 사용하며, 그 양면에 아클릴계 또는 에폭시계 수지 등의 열경화성 수지로 접착층을 형성하여 3층 구조의 절연부재를 형성한다.

전술한 바와 같은 통상의 LOC 패키지 제조 방법에 있어서, 테이프층으로 사용되는 수지는 소재의 특성상 절단시 테이프 버어(burr)가 발생된다. 이러한 테이프 버어는 반도체 칩의 전극 상에 부착되어 와이어 본딩시 불량을 초래하게 되고, 몰딩 공정시 몰드 수지와 리드 프레임 간의 밀착성을 저하시켜 반도체 패키지에 크랙(crack)을 형성한다.

또한, 테이프층으로 사용되는 수지는 수분 흡수성을 가지는 때문에 테이프층을 포함하는 절연부재와 리드부간에 공극이 발생하거나 박리현상이 일어날 수 있다.

따라서, 본 발명은 상기 문제점을 해결하여 테이프층의 소재를 개선함으로써 테이프 버어 현상을 방지하고 공극 및 박리가 일어나지 않는 LOC 패키지를 제공하는 것을 그 목적으로 하고 있다.

상기 목적을 달성하기 위하여 본 발명에서는, 반도체 칩이 반도체 리드 프레임의 리드부 선단 하부의 소정영역에 탑재되어 있고, 상기 반도체 칩과 반도체 칩이 탑재된 상기 리드부 선단 하부 사이에, 접착층, 테이프층 및 접착층이 순차적으로 적층된 3층의 절연 부재를 구비하고 있으며, 상기 반도체 칩 하부에 방열층을 구비하고 있는 엘오씨(LOC) 패키지에 있어서, 상기 테이프층이 액정인 것을 특징으로 하는 엘오씨(LOC) 패키지가 제공된다.

본 발명에 있어서, 상기 방열층은 스틸로 이루어져 있는 것이 바람직하다.

이하, 첨부된 도면을 참조하여 본 발명의 특징을 상세히 설명하고자 한다.

제2도는 본 발명의 반도체 칩이 고정된 LOC 패키지를 도시한 것으로서, (a)는 리드부가 은도금된 경우이고, (b)는 리드부가 선도금된 경우이다. 구체적으로, 리드부(20)의 상면 상부에 소정 길이만큼의 은도금층(22)이 형성되어 있거나, 리드부 전체에 팔라듐으로 선도금(23)되어 있다. 상기 리드부(20)의 하부에는 액정으로 이루어진 테이프층(27), 및 그의 양면에 형성되어 있으며 바람직하게는 아크릴계 수지 또는 에측시계 수지와 같은 열경화성 수지로 된 접착층(26, 28)을 포함하는 절연부재가 형성되어 있어서 하부의 칩(21) 사이에는 와이어 본딩(25)이 형성되어 있고 그 위에 몰딩(24) 수지가 형성되어 있다.

본 발명의 테이프층의 소재인 액정은 절단시 테이프 버어 현상이 발생하지 않기 때문에 후속의 와이어 본딩 공정이나 몰딩 공정에서 반도체 패키지의 불량 또는 크랙 현상을 일으키지 않는다. 또한, 액정은 수지와는 달리 수분 흡습성이 낮기 때문에 리드부와 절연 부재간에 공극이 발생하거나 박리 현상이 일어나지도 않는다.

이상에서 살펴본 바와 같이, 본 발명에 따른 엘오씨(LOC) 패키지는 테이프 버어로 인하여 발생할 수 있는 반도체 패키지의 불량, 크랙 형성등의 문제점을 일으키는 않는다. 또한, 리드부와 절연 부재간의 공극 발생, 박리 현상 등을 방지할 수 있다.

Claims (2)

1. 반도체 칩이 반도체 리드 프레임의 리드부 선단 하부의 소정영역에 탑재되어 있고,

   상기 반도체 칩과 반도체 칩이 탑재된 상기 리드부 선단 하부사이에, 테이프층 및 접착층이 순차적으로 적층된 3층의 절연부재를 구비하고 있으며,

   상기 반도체 칩 하부에 방열층을 구비하고 있는 엘오씨(LOC) 패키지에 있어서,

   상기 테이프층이 액정인 것을 특징으로 하는 LOC 패키지.
2. 제1항에 있어서, 상기 방열층이 스틸로 이루어져 있는 것을 특징으로 하는 LOC 패키지.