KR100231728B1 - 반도체 소자의 소자분리막 형성 방법 - Google Patents

반도체 소자의 소자분리막 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 소자분리막 형성 방법에 관한 것으로, 평탄도를 향상시키기 위하여 트렌치가 매립되도록 제1산화막을 형성한 후 상기 제1산화막상에 제2산화막을 형성하고 연마 방법을 이용하여 표면을 평탄화시키므로써 소자의 수율이 향상될수 있도록 한 반도체 소자의 소자분리막 형성 방법에 관한 것이다.

Description

반도체 소자의 소자분리막 형성 방법
본 발명은 반도체 소자의 소자분리막 형성 방법에 관한 것으로, 특히 평탄도를 향상시킬 수 있도록 한 반도체 소자의 소자분리막 형성 방법에 관한 것이다.
일반적으로 반도체 소자의 제조 공정에서 소자와 소자 또는 주변 지역과 메모리 셀 지역을 전기적으로 분리시키기 위하여 소자분리 영역에 소자분리막을 형성한다.
이러한 소자분리막은 LOCOS(Local Oxidation of Silicon) 공정 또는 트렌치(Trench)를 이용한 방법 등과 같이 여러 가지의 방법에 의해 형성될 수 있는데, 그러면 트렌치를 이용한 종래 빈도체 소자의 소자분리막 형성 방법을 설명하면 다음과 같다.
종래에는 실리콘 기판에 소정 깊이의 트렌치를 형성한 후 상기 트렌치가 매립되도록 상기 실리콘 기판상에 산화막을 증착한다.
그리고 연마(Polishing) 방법으로 상기 산화막을 연마하여 표면을 평탄화시킨다.
그런데 상기 산화막을 증착하는 과정에서 부분적인 두께의 차이 예를 들어 상기 실리콘 기판의 중앙부는 두껍게 증착되고 가장자리부는 얇게 증착되는 현상이 발생된다.
그리고 상기 연마 과정에서 연마 장비의 제거비(Removal Rate)가 부분적으로 불균일해지는 예를 들어 상기 실리콘 기판 중앙부의 제거 속도가 가장자리부의 제거 속도보다 느린 현상이 발생 된다.
그러므로 이러한 현상에 의해 전체적인 평탄도가 불균일하여 후속 공정에서 불량의 요인으로 작용하며, 이에 따라 소자의 수율이 저하된다.
따라서 본 발명은 트렌치가 매립되도록 제1산화막을 형성한 후 상기 제1산화막상에 제2산화막을 형성하고 연마 방법을 이용하여 표면을 평탄화시키므로써 상기한 단점을 해소할 수 있는 반도체 소자의 소자분리막 형성 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 실리콘 기판에 소정 깊이의 트렌치를 형성하는 단계와, 상기 단계로부터 상기 트렌치가 매립되도록 상기 실리콘 기판상에 제1산화막을 형성한 후 상기 제1산화막상에 제2산화막을 형성하는 단계와, 상기 단계로부터 상기 트렌치내에는 소자분리막이 형성되는 동시에 표면이 평탄화되도록 상기 제2 및 제1산화막을 연마하는 단계로 이루어지는 것을 특징으로 하며, 상기 제1산화막은 상압화학기상증착 방법으로 증착된 O3-TEOS 산화막이고, 상기 제2산화막은 저압화학기상증착 방법으로 증착된 TEOS막인 것을 특징으로 한다.
또한 상기 제2산화막을 형성하기 위한 증착 공정은 상기 제1산화막이 형성된 상기 실리콘기판을 제1설정 온도상태의 반응로 내부로 로드하는 제1단계와, 상기 제1단계로부터 상기 반응로내의 압력을 제1설정 압력이 되도록 조절한 후 상기 반응로내로 비활성 가스를 공급하여 상기 반응로내의 압력이 제2설정 압력이 되도록 하면서 상기 반응로내의 온도를 제2설정 온도가 되도록 상승시키는 제2단계와, 상기 제2단계로부터 상기 반응로내의 온도가 안정화되면 상기 비활성 가스의 공급을 중단하고 상기 반응로내로 반응 가스를 공급한 후 상기 제2설정 압력으로 유지되는 시점까지 대기하는 제3단계와, 상기 제3단계로부터 상기 반응로내로 TEOS 가스를 공급하며 상기 제1산화막상에 제2산화막을 증착하는 제4단계와, 상기 제4단계로부터 상기 반응 가스의 공급을 중단하고 상기 반응로 내부의 잔류 가스를 완전히 제거시킨 후 상기 반응로 내부의 온도를 상기 제1설정 온도로 강하시키는 제5단계와, 상기 제5단계로부터 상기 반응로 내부의 온도가 상기 설정 온도로 유지되면 상기 실리콘 기판을 상기 반응로 외부로 언로드시키는 제6단계로 이루어지는 것을 특징으로 하고, 상기 제1설정 온도는 350 내지 450℃이며 상기 제2설정 온도는 600 내지 800℃인 것을 특징으로 한다. 그리고 상기 제1설정 압력은 1 내지 10 mTorr이며 상기 제2설정 압력은 800 내지 1100 mTorr인 것을 특징으로 한다.
제1a도 및 제1b도는 본 발명에 따른 반도체 소자의 소자분리막 형성 방법을 설명하기 위한 소자의 단면도.
제2도는 제1도에 도시된 제2산화막을 증착하는 과정을 설명하기 위한 공정도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 제1산화막
3 : 제2산화막
일반적으로 저압화학기상증착(LPCVD) 장비를 이용하는 경우 증착 온도 및 압력 그리고 상기 장비내에 장착된 실리콘 기판간의 거리에 따라 증착되는 막의 균일도가 변화된다.
즉, 상기 증착 압력이 높을수록 증착 가스의 평균자유행정이 짧아지기 때문에 실리콘 기판의 가장자리부가 중앙부에 비해 상대적으로 두껍게 증착된다.
그리고 상기 증착 온도가 높아질수록 반응 가스와 실리콘 기판의 반응성보다 실리콘 기판에 도달되는 가스의 량에 의해 증착 속도가 결정되기 때문에 실리콘 기판의 중앙부와 가장자리부의 증착 두께를 조절 할 수 있다.
또한 상기 증착 장비내에 장착된 실리콘 기판간의 거리를 감소시키므로써 상기한 효과를 증대시킬 수 있다.
그러므로 본 발명을 상기한 저압화학기상증착(LPCVD) 장비의 특성을 이용하여 소자분리막 형성 후 실리콘 기판 표면의 평탄도가 향상되도록 하기 위한 방법을 제공한다.
그러면 이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1a 및 도 1b는 본 발명에 따른 반도체 소자의 소자분리막 형성 방법을 설명하기 위한 소자의 단면도로서, 도 2를 참조하여 설명하기로 한다.
도 1a는 실리콘 기판(1)에 소정 깊이의 트렌치를 형성한 후 상기 트렌치가 매립되도록 상기 실리콘 기판상에 제1산화막(2)을 증착한 상태의 단면도로서, 상기 제1산화막(2)은 상압화학기상증착(APCVD) 장비를 이용한 O3-TEOS 산화막이며 상기 트렌치의 깊이만큼 증착한다.
도 1b는 상기 제1산화막(2)상에 제2산화막(3)을 증착한 상태의 단면도로서, 상기 제2산화막(3)은 저압화학기상증착(LPCVD) 장비를 이용한 TEOS인데, 상기 증착 공정시 증착 온도와 압력을 증가시켜 가장자리부의 두께(T2)가 중앙부의 두께(T1)보다 두껍게 형성되도록 한다. 그러면 이와 같이 두께를 조절하기 위한 상기 제2산화막(3) 증착 공정을 도 2를 통해 설명하면 다음과 같다.
먼저, 제1단계 공정으로 상기 제1산화막(2)이 형성된 상기 실리콘 기판(1)을 제1설정 온도(350 내지 450℃) 상태의 저압화학기상증착(LPCVD) 장비의 반응로 내부로 로드(Load)한다(t0 구간).
이때 상기 증착 장비내에 장착된 실리콘기판(1)간의 거리 즉, 슬롯 핏치(Slot Pitch)가 5㎜ 이하가 되도록 하면 1회의 증착 공정시 150 매 이상을 동시에 처리할 수 있다.
제2단계 공정으로 상기 반응로내의 압력을 제1설정 압력(1 내지 10 mTorr)이 되도록 조절한 후 상기 반응로내에 비활성 가스를 공급하여 상기 반응로내의 압력이 제2설정 압력(800 내지 1100 mTorr)이 되도록 하면서 상기 반응로내의 온도를 제2설정 온도(600 내지 800 ℃)가 되도록 상승시킨다(t1 구간).
제3단계 공정으로 상기 반응로내의 온도가 상기 제2설정 온도에 대하여 상하 1℃ 범위내로 안정되면(t2 구간) 제4단계 공정으로 상기 비활성 가스의 공급을 중단시키고 상기 반응로 내로 반응 가스를 공급한 후 상기 제2설정 압력으로 유지되는 시점까지 대기시킨다(t3).
제5단계 공정으로 600 내지 800℃의 온도 및 800 내지 1100 mTorr의 압력 상태의 상기 반응로내로 150 내지 250sccm의 TEOS 가스를 공급하며 상기 제1산화막(2)상에 제2산화막(3)을 증착한다(t4).
이때 상기와 같은 조건에 의해 증착 가스의 평균자유행정이 짧아지기 때문에 실리콘 기판의 가장자리부가 중앙부에 비해 두껍게 증착되는데, 증착 두께는 상기 트렌치 깊이의 2/3 ± 2000Å 정도가 되도록 한다.
상기 제5단계의 증착 공정이 완료되면 제6단계 공정으로 산기 반응 가스의 공급을 중단하고 진공 펌프를 이용하여 상기 반응로 내부의 잔류 가스를 완전히 제거시킨 후 상기 반응로 내부의 온도를 상기 제1설정 온도로 강하시킨다(t5 구간).
상기 반응로 내부의 온도가 상기 설정 온도로 유지되면 제7단계 공정으로 상기 실리콘 기판(1)을 상기 반응로 외부로 언로드(Unload)시킨다. 트렌치내에는 소자분리막이 형성되는 동시에 상기 실리콘 기판(1)의 표면은 평탄화되도록 연마 방법을 이용하여 상기 제2산화막(3) 및 제1산화막(2)을 연마하는데, 이때 상기 실리콘 기판(1) 가장자리부의 상기 제2산화막(3)의 두께가 중앙부보다 두껍기 때문에 가장자리부와 중앙부의 제거비가 다르더라도 표면이 고르게 평탄화된다.
상술한 바와 같이 본 발명에 의하면 트렌치가 매립되도록 상압화학기상증착(APCVD) 방법을 이용하여 제1산화막을 형성한 후 상기 제1산화막상에 저압화학 기상증착(LPCVD) 방법을 이용하여 제2산화막을 형성하고 연마 방법을 이용하여 표면을 평탄화시키므로써 평탄화 상태가 양호해져 후속 공정이 용이하게 진행될 수 있다.
또한 고온 및 고압 상태에서 증착 공정이 실시되기 때문에 공정시간이 단축되어 소자의 수율이 향상되는 효과가 있다.

Claims (6)

  1. 반도체 소자의 소자분리막 형성 방법에 있어서, 트렌치가 형성된 실리콘 기판 상에 상기 트렌치가 매립되도록 제1산화막을 형성하는 단계; 상기 제1산화막 상에 제2산화막을 형성하되, 상기 실리콘 기판의 가장자리부에 형성되는 제2산화막의 두께가 중앙부보다 두껍게 되도록 형성하는 단계; 상기 트렌치 내에는 소자분리막이 형성되는 동시에 표면이 평탄화되도록 상기 제2 및 제1산화막을 연마하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
  2. 제1항에 있어서, 상기 제1산화막을 상압화학기상증착 방법으로 증착된 O3-TEOS 산화막인 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
  3. 제1항에 있어서, 상기 제2산화막은 저압화학기상증착 방법으로 증착된 TEOS 막인 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
  4. 제1항에 있어서, 상기 제2산화막을 형성하기 위한 증착 공정은 상기 제1산화막이 형성된 상기 실리콘 기판을 제1설정 온도 상태의 반응로 내부로 로드하는 제1단계와, 상기 반응로 내의 압력을 제1설정 압력이 되도록 조절한 후 상기 반응로 내로 비활성 가스를 공급하여 상기 반응로 내의 압력이 제2설정압력이 되도록 하면서 상기 반응로 내의 온도를 제2설정 온도가 되도록 상승시키는 제2단계와, 상기 반응로 내의 온도가 안정화되면 상기 비활성 가스의 공급을 중단하고 상기 반응로 내로 반응 가스를 공급한 후 상기 제2설정 압력으로 유지되는 시점까지 대기하는 제3단계와, 상기 반응로 내로 TEOS 가스를 공급하며 상기 제1산화막 상에 제2산화막을 증착하는 제4단계와, 상기 반응 가스의 공급을 중단하고 상기 반응로 내부의 잔류가스를 완전히 제거시킨 후 상기 반응로 내부의 온도를 상기 제1설정 온도로 강하시키는 제5단계와, 상기 반응로 내부의 온도가 상기 제1설정 온도로 유지되면서 상기 실리콘 기판을 상기 반응로 외부로 언로드시키는 제6단계로 이루어지는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
  5. 제4항에 있어서, 상기 제1설정 온도는 350 내지 450℃이며, 상기 제2설정 온도는 600 내지 800℃인 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
  6. 제4항에 있어서, 상기 제1설정 압력은 1 내지 10mTorr이며, 상기 제2설정 압력은 800 내지 1100mTorr인 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
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* Cited by examiner, † Cited by third party
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KR960026585A (ko) * 1994-12-29 1996-07-22 김주용 반도체소자의 소자분리 산화막의 제조방법

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