KR100230965B1 - 반도체 장치 - Google Patents

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KR100230965B1
KR100230965B1 KR1019960061536A KR19960061536A KR100230965B1 KR 100230965 B1 KR100230965 B1 KR 100230965B1 KR 1019960061536 A KR1019960061536 A KR 1019960061536A KR 19960061536 A KR19960061536 A KR 19960061536A KR 100230965 B1 KR100230965 B1 KR 100230965B1
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semiconductor substrate
layer
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시게키 고모리
도모히코 야마시타
마사히데 이누이시
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다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
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Abstract

[과제]
반도체 장치의 고집적화에 따라 스케일링칙에 따라서 소자를 미세화하면 종래의 콘택트 구조로서는 접합 내압이 저하한다는 것이 문제로 되어 있었다.
[해결수단]
본 발명에 의하면 콘택트(4)밑의 불순물 영역(9)의 바닥면이 반도체 기판(1)내의 소정의 깊이로 형성되어 불순물 영역(9)과 동도전 형의 불순물층(6,7) 및 불순물대(8) 형성위치를 피하여 불순물 농도가 낮은 역도전형의 불순물을 포함하는 반도체 기판(1)에 접하고 있어 콘택트(4)에 전압이 인가된 경우에 공핍층이 넓어지기 쉽고 접합 내압을 향상시키는 것이 가능하다.

Description

반도체 장치
제1도는 본 발명의 실시예 1를 표시하는 콘택트 구조의 단면도.
제2도는 본 발명의 실시예 1의 제조공정을 표시하는 플로우도.
제3도는 본 발명의 실시예 1의 제조공정을 표시하는 플로우도.
제4도는 본 발명의 실시예 1의 제조공정을 표시하는 플로우도.
제5도는 본 발명의 실시예 1의 제조공정을 표시하는 플로우도.
제6도는 본 발명의 실시예 1의 제조공정을 표시하는 플로우도.
제7도는 본 발명의 실시예 1의 제조공정을 표시하는 플로우도.
제8도는 본 발명의 실시예 1의 제조공정을 표시하는 플로우도.
제9도는 본 발명의 실시예 1의 콘택트 구조의 불순물 프로파일을 도시한 도면.
제10도는 본 발명의 실시예 2의 콘택트 구조의 단면도.
제11도는 본 발명의 실시예 3의 콘택트 구조의 단면도.
제12도는 본 발명의 실시예 4의 콘택트 구조의 단면도.
제13도는 본 발명의 실시예 4의 콘택트 구조의 단면도.
제14도는 본 발명의 실시예 4의 콘택트 구조의 단면도.
제15도는 본 발명의 실시예 5의 콘택트 구조의 단면도.
제16도는 본 발명의 실시예 6의 콘택트 구조의 단면도.
제17도는 본 발명의 실시예 6의 제조공정을 표시하는 플로우도.
제18도는 본 발명의 실시예 6의 제조공정을 표시하는 플로우도.
제19도는 본 발명의 실시예 6의 제조공정을 표시하는 플로우도.
제20도는 본 발명의 실시예 6의 제조공정을 표시하는 플로우도.
제21도는 본 발명의 실시예 7의 콘택트 구조의 단면도.
제22도는 본 발명의 실시예 7의 제조공정을 표시하는 플로우도.
제23도는 본 발명의 실시예 7의 제조공정을 표시하는 플로우도.
제24도는 본 발명의 실시예 7의 제조공정을 표시하는 플로우도.
제25도는 본 발명의 실시예 7의 제조공정을 표시하는 플로우도.
제26도는 본 발명의 실시예 7의 제조공정을 표시하는 플로우도.
제27도는 본 발명의 실시예 8의 콘택트 구조의 단면도.
제28도는 본 발명의 실시예 8의 제조공정을 표시하는 플로우도.
제29도는 본 발명의 실시예 8의 제조공정을 표시하는 플로우도.
제30도는 본 발명의 실시예 8의 제조공정을 표시하는 플로우도.
제31도는 본 발명의 실시예 8의 제조공정을 표시하는 플로우도.
제32도는 본 발명의 실시예 8의 제조공정을 표시하는 플로우도.
제33도는 본 발명의 실시예 8의 제조공정을 표시하는 플로우도.
제34도는 본 발명의 실시예 9의 콘택트 구조의 단면도.
제35도는 본 발명의 실시예 10의 콘택트 구조의 단면도.
제36도는 본 발명의 실시예 11의 콘택트 구조의 단면도.
제37도는 본 발명의 실시예 12의 콘택트 구조의 단면도.
제38도는 본 발명의 실시예 13의 콘택트 구조의 단면도.
제39도는 본 발명의 실시예 14의 콘택트 구조의 단면도.
제40도는 본 발명의 실시예 14의 제조공정의 플로우도.
제41도는 본 발명의 실시예 14의 제조공정의 플로우도.
제42도는 본 발명의 실시예 14의 제조공정의 플로우도.
제43도는 본 발명의 실시예 14의 제조공정의 플로우도.
제44도는 본 발명의 실시예 14의 제조공정의 플로우도.
제45도는 본 발명의 실시예 14의 제조공정의 플로우도.
제46도는 본 발명의 실시예 15의 콘택트구조의 단면도.
제47도는 본 발명의 실시예 15의 제조공정의 플로우도.
제48도는 본 발명의 실시예 15의 제조공정의 플로우도.
제49도는 본 발명의 실시예 15의 제조공정의 플로우도.
제50도는 본 발명의 실시예 15의 제조공정의 플로우도.
제51도는 본 발명의 실시예 16의 설명에 필요한 콘택트의 평면도.
제52도는 본 발명의 실시예 16의 설명에 필요한 콘택트의 평면도.
제53도는 본 발명의 실시예 16의 설명에 필요한 콘택트의 평면도.
제54도는 본 발명의 실시예 16의 설명에 필요한 콘택트의 평면도.
제55도는 본 발명의 실시예 16의 콘택트 구조의 단면도.
제56도는 종래의 기술에 의한 콘택트 구조의 단면도.
제57도는 종래의 기술에 의한 콘택트 구조의 불순물 프로파일을 도시한 도면.
제58도는 종래의 기술에 의한 콘택트 구조의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 1a : 활성영역
2 : 층간 절연막 3 : 콘택트홀
3a : 측벽 4 : 콘택트
5 : 배선층
6, 6b, 7, 7b, 11, 12, 12a, 14b : 불순물층
8, 8a : 불순물대 9 : 불순물영역
10, 19 : 레지스트 패턴 11a, 11b : 소스/드레인 영역
12 : 게이트 전극
6a, 7a, 13, 13a, 14, 14a : 저농도 불순물층
15 : 레지스트마스크 16 : LOCOS 분리막
17 : 산화막 18 : 질화막
20 : 소자분리 절연막 21, 24 : 실리콘 산화막
22 : 실리콘 질화막 23 : 트렌치
25 : 소자 분리영역
[발명이 속한 기술분야]
본 발명은 반도체 장치 전반에 사용되는 반도체 기판과 상층 도전층과의 콘택트의 구조에 관한 것이다.
[종래의 기술]
반도체 장치의 고집적화, 소자의 미세화에 따라 콘택트 지름도 미세화되는 동시에 한개의 장치내에 형성되는 콘택트 개수도 팽대하게 되어 있으며, 개개의 특성의 개선이 반도체 장치 그 자체의 특성을 좌우하는데 까지 왔다. 예컨데, 콘택트 지름이 미세화되는 것에 따라 콘택트 저항은 증대하며, 반도체 장치내에서 신호를 전달할 때에 방해가 되어, 신호 지연이나 트랜지스터의 동작을 불안정하게 하는 요인으로 되어 있었다.
또, 콘택트로부터 반도체 기판으로 흘러 나오는 리이크 전류는 개개의 콘택트에서의 전류가 적은 경우라도, 수천 내지 수만 이상의 소자의 집적이 행하여지고 있는 반도체 장치에 있어서는 큰 리이크 전류로 되어, 금후, 더욱 고집적화된 반도체 장치를 형성할 때에, 전체의 소비 전력에 미치는 비율은 큰 것으로 될 수 있다.
또, 소자의 스케일링에 의한 반도체 기판 농도의 상승에 의해, 콘택트에서의 내압의 저하를 초래하여 동작 전압의 한정을 부득이 해야만 한다는 문제가 있었다.
종래의 기술에 의한 콘택트 구조의 단면도를 제56도에 표시한다.
이 도면에 있어서, (101)은 제1도전형의 불순물, 예컨데 P형 불순물을 포함하는 반도체 기판, (102)는 반도체 기판(101)상에 적층된 층간 절연막, (103)은 층간 절연막(2)내에 개구된 콘택트홀, (104)는 콘택트홀(103)내에 도전물질을 매설함으로써 형성한 콘택트, (105)는 콘택트(104)에 접하도록 배치 형성된 배선층, (106)은 콘택트(104) 하부의 반도체 기판(101)의 표면에서 소정의 깊이까지의 영역으로 형성된 제2도전형의 불순물, 예컨데 N형 불순물을 함유하는 반도체 영역을 표시하고 있다.
이 제56도와 같이 구성된 콘택트 구조의 형성에 있어서는 콘택트홀(103)을 개구후, 필요에 따라서는 리이크 전류 방지용의 이온 주입을 추가하여, 그 후 콘택트홀내에 폴리실리콘, 텅스턴, 티타늄, 알루미늄등의 도전성 물질을 매설하여 콘택트(104)를 형성하고 있다.
이 제56도에 표시하는 종래의 콘택트 구조의, 콘택트(104)의 하부의 반도체 기판(101)의 표면에서 깊이 방향에의 불순물 프로파일의 일례를 제57도에 표시한다.
불순물 영역(106)의 제2도전형의 불순물 농도는 반도체 기판(101)의 표면에서 깊이가 크고 방향에 따라서 서서히 감소한다.
또, 반도체 기판(101)의 도전형인 제1도전형의 불순물 농도는 2.5㎛의 깊이까지, 1×1016내지 1×11017㎝-3사이의 농도로 되어 있다.
또, 제1도전형의 불순물 농도를 표시하는 곡선과 제2도전형의 불순물 농도를 표시하는 곡선이 교차하는 접합점은 반도체 기판(101)의 표면에서의 깊이가 0.5 내지 0.6㎛의 위치로 되어 그 때의 불순물 농도는 1×1017㎝-3정도의 농도로 되어 있다.
또, 제58도에 있는 바와 같이, 트랜지스터를 제조할 경우에는 한계치 제어용의 제1도전형의 불순물을 주입하여 불순물층(107)을 형성하고 있다.
스케일링칙(則)에 따라 콘택트 지름이 미세화되면, 활성영역과의 접촉 면적이 작아지기 때문에 콘택트 저항은 상승하게 된다.
또, 콘택트(104)를 반도체 기판(101)이나 불순물층(107)에 접촉시켜 형성하는 경우에, 사진 제판 공정에서의 얼라인먼트 미스등에 의해 원래 콘택트를 형성하여야 할 위치에 콘택트가 형성할 수 없고, 분리 산화막하의 실리콘 표면과 접촉한 상태로 하면, 더욱 리이크 전류가 증대한다고 하는 문제가 발생했었다.
그 위에, 콘택트(104)에서의 접합 내압이 기판 농도의 상승에 의해, 저하 일로에 있는 등의 접합내압의 문제가 있었다.
[발명이 해결하고자 하는 과제]
상기한 바와 같이 이 종래의 콘택트 구조로서는 접합 내압의 저하, 리이크 전류의 증대, 콘택트 저항의 증가등, 염가로 제품을 생산하기 위해서 제조공정의 간략화, 소자사이의 분리에 필요한 분리 내압의 확보등이 문제로 되어 있다.
[과제를 해결하기 위한 수단]
그러므로, 본원 발명의 목적은 접합 내압의 저하, 리이크 전류의 증가, 콘택트 저항의 증가와 같은 종래 반도체 장치에서의 문제를 해결하기 위한 것이다.
본원 발명의 또다른 목적은 소자분리에 요구되는 분리내압을 유지하고, 저경비로 반도체 장치를 제조하기 위한 제조프로세스를 단순화하는 것이다. 본 발명에 의한 하나의 관점에 따른 반도체 장치는 제1도전형의 반도체 기판을 구비한다. 적어도 하나의 제1도전형의 불순물층은 상기 반도체 기판내에 형성된다. 제2반도체형의 불순물영역은 적어도 하나의 불순물층으로 침투해서 상기 반도체 기판의 주면에서 소정의 깊이로 연장된다. 콘택트가 상기 불순물 영역과 접촉해서 상기 반도체 기판의 주면에 형성된다.
본 발명에 의한 또다른 관점에 따른 반도체 장치에서, 적어도 하나의 불순물층은 상기 불순물 영역 깊게 위치하고, 상기 불순물 영역까지는 이르지 않는다.
또, 본 발명에 의한 또다른 관점의 반도체 장치에서는 복수의 불순물층이 불순물 영역에 의해 침투된다.
본 발명에 의한 또다른 관점의 반도체 장치에서는 적어도 하나의 불순물층이 그안에 불순물영역과 접촉되는 제1영역와 상기 제1영역에서 연장된 제2영역를 가진다. 제1영역는 제2영역 보다 저 불순물 농도를 가진다. 본 발명의 다른 관점의 반도체 장치에서는 불순물 영역은 복수의 불순물층 사이 또는 불순물 농도가 낮은 하나의 불순물층에 걸쳐서 차단되는 하면을 가진다.
본 발명의 또다른 관점의 반도체 장치에서는 불순물 영역이 콘택트보다 수평방향으로 큰 사이즈를 가진다.
본 발명의 또다른 관점의 반도체 장치는 반도체 기판의 주면상에 불순물 영역과 접촉형성되는 제2도전형의 불순물층을 더 구비한다.
본 발명의 또다른 관점의 반도체 장치에서는 콘택트는 반도체 기판의 주면에 형성되는 소자분리영역과 접촉 형성된다.
본 발명의 또다른 관점의 반도체 장치는 콘택트는 반도체 기판의 주면에서 반도체 기판 안으로 경사진 하면을 가진다.
[발명의 실시예]
[실시예 1]
본 발명의 실시예에 있어서의 콘택트 구조 단면도를 제1도에 표시한다.
제1도에 있어서, (1)는 제1도전형, 예컨데 P형의 불순물을 포함하는 실리콘단결정으로 형성되는 반도체 기판, (2)는 반도체 기판(1)상에 적층된 실리콘산화막등의 절연 물질로 형성된 층간 절연막, (3)은 층간 절연막(2)의 상면에서 반도체 기판(1) 표면에 접촉하도록 소정의 개구경, 예컨데 수평 방향의 형성치수가 1.0㎛인 개구경으로서 형성된 콘택트홀, (4)는 콘택트홀(3)내에 매설된 도전성 물질로 형성되는 콘택트, (5)는 도전성 물질로 이루어져, 층간 절연막(2)상에 배치형성되고 콘택트(4)에 접하는 배선층, (6,7)은 각각 반도체 기판(1)의 표면에서의 깊이가 다른 위치에 형성된 반도체 기판(1)과 같은 제1도전형, 예컨데 P형의 불순물을 포함하는 불순물층을 표시하고 있으며 반도체 기판(1)의 표면에서 가까운 순서로(6,7)의 불순물층이 형성되어 있다.
또, (8)은 불순물층(6,7)보다도 깊은 위치에 형성된 제1도전형, 예컨데 P형의 불순물을 포함하는 불순물대를 보이고 있다.
이 불순물층(6,7) 및 불순물대(8)의 안, 가장 반도체 기판의 표면에 가까운 불순물층(6)은 이 콘택트의 근방에 트랜지스터가 형성되는 경우에 있어서는, 한계치 조정용의 불순물층으로서 기능하는 것이며, 더욱, (9)은 콘택트(4)의 밑의 반도체 기판(1)내에 반도체 기판(1)의 표면에서 불순물층(6,7)의 형성 위치 사이에 걸쳐서 형성된 제2도전형의 불순물 영역을 표시하고 있다.
또, 이 단면도 제1도에 있어서 콘택트(3)의 수평 방향의 형성 치수가 1.0㎛인데 대하여 불순물 영역(9)의 수평 방향의 형성 치수는 1.2㎛정도이고 콘택트(3)의 수평 방향의 형성 치수의 1.2배의 크기로 되어 있다.
이 제1도에서 표시하는 불순물층(6,7), 불순물대(8) 및 불순물영역(9)은 도면에 있어서는, 각각 일정 영역을 확실하게 구분하여 표시하고 있지만, 실제는 그 일정 영역내에서 불순물 농도의 분포가 있어, 대형의 불순물층(6,7), 불순물대(8)의 상단 하단에서는 농도가 낮고, 그 사이의 중간점의 농도가 커지고 있는 것이다.
다음에, 이 실시예에 의한 제1도의 콘택트 구조의 제조 방법에 관해서 제2도 내지 8을 사용하여 설명한다.
우선, 제2도에 도시한 바와 같이, P형 반도체 기판(1)에 대하여 불순물 붕소를 주입하여 제1도전형의 불순물대(8)를 반도체 기판(1)의 표면에서 소정의 깊이에 걸쳐서 형성한다.
다음에, 제3도에 도시한 바와 같이 불순물대(8)의 형성과 마찬가지로 불순물붕소를 주입하여 그 주입량 및 주입 에너지를 조정함으로써 불순물대(8)의 형성 위치 보다도 얕은 위치에 제1도전형의 불순물층(7)을 형성한다. 더욱, 제4도에 도시한 바와 같이 불순물층(7)보다도 얕은 위치에 제1도전형의 불순물층(6)을 형성한다.
그후, 제5도에 도시한 바와 같이 반도체 기판(1)의 표면 전체면에 CVD 기술 또는 스퍼터링등의 기술을 사용하여 소정의 두께에 절연물질, 예컨데 실리콘 산화막을 적층하여 층간 절연막(2)을 형성한다.
그후, 제6도에 도시한 바와 같이 층간 절연막(2)상에 사진 제판에 의해서 콘택트의 배출의 패턴을 가지는 레지스트 패턴(10)을 형성한다.
그후, 제7도에 도시한 바와 같이, 이 레지스트 패턴(10)을 에칭 마스크로서 층간 절연막(2)에 대하여 이방성 에칭을 하여 층간 절연막(2)의 표면에서 반도체 기판(1)의 표면에 걸쳐서 콘택트홀(3)을 형성한다.
그후, 레지스트패턴(10)을 제거한다.
다음에, 제8도에 도시한 바와 같이, 인/비소의 불순물 주입을 하여 불순물층(7), 불순물대(8)의 형성 위치 사이에서 반도체 기판(1)의 표면에 걸쳐서 제2도전형, 예컨데 N형의 불순물 영역(9)을 형성한다.
다음에, 콘택트홀(3)내에 도전성물질, 예컨데 텅스텐 또는 질화티타늄 또는 폴리실리콘등을 매설하고 콘택트(4)를 형성하여 동시에 층간 절연막(2)의 표면상에 도전성 물질로 형성되는 배선층(5)을 형성함으로써 제1도에 표시된 콘택트 구조를 얻는 것이 가능하다.
여기서 형성하는 배선층(5)은 제1도에 표시하는 경우로서는 단면도에 대하여 좌우로 연장하여 배치하고 있지만 층간 절연막(2) 표면상의 어느 방향으로 배치시키는 것도 가능하다.
또, 제1도에 표시하는 콘택트 구조의 콘택트(4) 하부의 반도체 기판(1)에 포함되는 불순물 농도의 반도체 기판(1)의 표면에서의 깊이 방향에의 프로파일을 제9도에 표시한다.
제9도에 도시한 바와 같이 제1도전형의 불순물 농도에 주목하면 반도체 기판(1)의 깊이가 커지는데 따라서 불순물층(6)의 극대점 a, 불순물층(7)의 극대점 b, 불순물대(8)의 극대점 c이 각각 형성되어 있다.
또 제2도전형의 불순물 농도에 주목하면 제1도전형의 불순물의 극대점 b와 극대점 c 사이의 가장 불순물 농도가 낮은 위치(극소점, 또는 극대점과 그 하부에 위치하는 가장 거리가 가까운 극소점 사이의 영역)x에서, 제1, 제2불순물량을 표시하는 곡선이 서로 교차하고 있다.
즉, 불순물 영역(9)의 바닥면과 반도체 기판(1)이 접합하는 위치에 있어서, 불순물 영역(9) 및 반도체 기판(1)의 불순물 농도가 어느 것도 작기 때문에, 불순물 농도가 큰 경우와 비교하여 같은 인가 전압만으로도 공핍층이 넓어지기 쉽고, 신장이 커지기 때문에 콘택트에 인가되는 전압이 커질 때까지 접합이 항복하지 않고, 콘택트 내압이 향상한다고 하는 효과가 있다.
더욱, 콘택트의 접합 용량이 감소한다는 효과도 있으며 이 콘택트 구조를 반도체 장치에 사용하는 것으로 성능이 좋은 장치로 하는 것이 가능하다.
[실시예 2]
또, 제10도는 실시예 1의 제1도에 표시된 콘택트 구조의 불순물대(8)가 형성되어 있지 않은 구조를 표시된 것이며, 이 실시예에 있어서 불순물 영역(9)의 바닥면은 불순물 농도가 낮은 반도체 기판(1)과 접하고 있어 콘택트 내압이 향상하는 구조로 되어 있다.
[실시예 3]
또, 제11도는 실시예 1의 제1도에 표시된 콘택트 구조의 콘택트(4) 하부의 반도체 기판(1) 내부에 형성되는 불순물 영역(9)의 구조가 다른 것이다.
실시예 1에 있어서는 불순물 영역(9)은 불순물층(6,7)의 2층에 접하는 상태로 배치형성되어 있지만 이 실시예에 있어서는 불순물 영역(9)은 반도체 기판(1)내에 각각 다른 깊이로 형성한 불순물층(6,7) 및 불순물대(8)안의 가장 반도체 기판(1)의 표면에 가까운 위치에 형성된 불순물층(6)에만 접하는 상태로 배치형성되어 있다.
이와 같이 불순물 영역(9)이 배치 형성된 콘택트 구조에 있어서는, 불순물층에 포함되는 불순물인 제1도전형의 불순물 프로파일은 제9도에 표시된 경우와 마찬가지이며, 불순물영역(9)의 불순물인 제2도전형의 불순물 농도의 기판 깊이 의존성은 제1도전형의 불순물의 피크 a, 피크 b 사이의 불순물 농도의 극대점과 그 하부에 위치하는 가장 거리가 가까운 극소점 사이의 영역에서 제1도전형의 불순물량과 제2도전형의 불순물량이 교차하는 상태로 된다.
불순물 영역(9)의 바닥면이 반도체 기판(1)내의 불순물 농도가 낮은 위치로 접합하기 때문데, 콘택트(4)에 전압이 인가된 경우, 이 부분에 있어서의 공핍층의 신장이 커져 콘택트 내압이 향상한다고 하는 효과가 있다.
[실시예 4]
다음에, 본 발명의 다른 실시예에 관해서 콘택트 단면 구조를 제12도에 표시한다.
이 제12도는 실시예 1의 제1도에 있어서 표시된 단면 구조에 부가적으로 불순물층을 설치한 것이며 반도체 기판(1)의 표면에 제2도전형의 불순물을 확산시킨 불순물층(11)을 형성한 것이다.
이 제12도에 표시하는 콘택트 구조를 MIS형 트랜지스터의 소스/드레인 전극에 적응한 경우의 단면 구조를 제13도에 표시한다.
제13도에 있어서 (12)는 스위칭 트랜지스터의 게이트 전극을, (11a,11b)는 소스 영역, 드레인 영역을 각각 표시하고 있다.
기타, 이미 설명을 위해서 사용한 부호와 동일 부호는 같고, 또는 상당 부분을 표시하는 것이다.
또, 소스 영역(11a), 드레인 영역(11b)의 불순물 농도는 1×1018㎝-3내지 1×1021㎝-3으로 하고 반도체 기판(1)의 표면에서 깊이 0.2㎛ 사이에서의 위치에 배치되도록 형성을 한다.
이 제13도의 콘택트 구조를 사용하는 것으로 실시예 1의 콘택트 구조와 같이, 소스 영역(11a), 드레인 영역(11b)와 배선층(5)을 전기적으로 접속하는 콘택트(4)의 하부에 불순물층을 복수회의 불순물 주입으로 불순물 농도의 피크 및 극소점이 복수 형성되는 불순물 프로파일로 하는 것에 따라 콘택트의 접합내압을 향상시키며, 또 접합 용량을 감소시키는 것이 가능한 성능 좋은 반도체 장치를 형성할 수 있다는 효과가 있다.
또, 제14도에 불순물층(6,7)안의 어느 한편만을 형성한 경우를 표시한다. 이러한 콘택트 구조에 있어서도 불순물 영역(9)의 바닥면은 불순물층(6) 또는 불순물층(7)과 더욱 깊은 위치에 형성된 불순물대(8)와의 사이에 형성된 상태로 되어있기 때문에, 실시예 1의 제1도에 표시한 콘택트 구조와 마찬가지로, 접합 용량이 작게 콘택트의 접합 내압을 향상시키는 것이 가능하게 된다.
[실시예 5]
다음에 실시예 5의 콘택트 구조에 관해서 콘택트 구조의 단면도인 제15도를 사용하여 설명한다.
이 제15도에 표시하는 콘택트 구조는 실시예 1의 콘택트 구조에 덧붙여 반도체 기판(1)의 표면에서 불순물층(6)이 형성된 깊이까지 사이의 위치에 불순물층(12)이 부가적으로 형성되어 있다.
이 불순물층(12)이 형성된 것으로 반도체 기판(1)내의 제1도전형의 불순물 농도의 극대점과 그 하부에 위치하는 가장 거리가 가까운 극소점 사이의 영역이 증가하여 불순물 영역(9)의 바닥면과 반도체 기판(1)과의 접합위치가 제1도전형의 불순물 농도의 극대점과 그 하부에 위치하는 가장 거리가 가까운 극소점 사이의 영역에 설정하기 쉬워진다.
또, 이 제15도에 표시하는 콘택트 구조를 사용하여 스위칭 트랜지스터등을 형성하는 경우에 있어서는 복수의 불순물층, 요컨대 불순물층(12) 및 불순물층(6)의 2층으로 채널영역을 구성하며 한계치 조정을 하는 편이 불순물량이 적기 때문에 1회의 이온 주입으로 1층의 불순물층을 형성하고 채널을 구성하는 것보다도 스위칭 트랜지스터의 내압등의 특성이 향상한다는 효과가 있다.
[실시예 6]
다음에, 별도의 실시예의 콘택트 구조에 관해서 콘택트 구조의 단면도의 제16도를 사용하여 설명한다.
제16도에 표시하는 콘택트 구조에 있어서는 불순물 영역(9)의 형상이 이미 설명한 실시예 1의 불순 영역층(9) 보다도 수평방향으로 큰 구조로 되어 있다. 이와 같이 불순물 영역(9)을 수평방향으로 크게 하는 것으로, 콘택트(4)에 전압을 인가한 경우에 불순물층(6,7)과 불순물 영역(9)과의 접합으로 신장하는 공핍층의 신장을 크게 하는 것이 가능하여 콘택트 내압을 더 올리는 것이 가능해진다.
다음에, 이 제16도에 표시하는 콘택트 구조의 제조 방법에 관해서 설명한다. 우선, 제17도에 도시한 바와 같이 실시예 1와 마찬가지로 반도체 기판(1)내에 제1도전형의 불순물층(6,7) 및 불순물대(8)를 형성하고 층간 절연막(2)을 적층하여 실시예 1 보다도 개구 면적이 큰 콘택트홀(3)을 층간 절연막(2)내에 형성한다.
다음에, 제18도에 도시한 바와 같이 인/비소 주입을 하고 실시예 1에 표시한 것보다도 수평방향의 형성 치수가 큰 불순물 영역(9)을 형성하여 불순물 프로파일이 실시예 1의 제9도와 같이 되도록 처리를 한다.
이때의 불순물 영역(9)의 수평방향의 형성 치수는 실시예 1에 있어서 표시된 불순물영역(9)의 수평방향의 크기 보다도 크고 그 헝성치수는 1.4㎛ 정도로 된다.
그후, 제19도에 도시한 바와 같이 콘택트홀(3)내 및 층간 절연막(2)상에 CVD 기술에 의해서 실리콘산화막등의 절연막을 적층하며 그 후, 이방성 에칭을 하는 것으로 콘택트홀(3)의 내벽에만 절연막을 남겨 측벽(3a)를 형성한다. 이 측벽(3a)를 형성함으로써 콘택트홀(3)의 개구경은 실효적으로 작아져서 실시예 1에서 표시된 콘택트홀(3)과 같은 크기의 개구경 1.0㎛로 할 수 있다.
따라서, 콘택트홀의 개구경(콘택트(4)의 수평방행의 형성 치수와 똑 같은 치수)이 1.0㎛인데 대해, 불순물 영역(9)의 수평방행의 크기는 그 1.4배의 크기인 1.4㎛의 형성 치수로 되어 있는 것을 알 수 있다.
다음에, 알루미늄등으로 형성되는 배선층을 내벽에 측벽(3a)가 형성된 콘택트홀(3)내 층간 절연막(2)상에 배설하고 그 후 패터닝을 하는 것으로 배선층(5)을 형성한다.
상기와 같이 우선 콘택트홀(3)을 실효적인 콘택트홀의 개구경 보다도 크게 형성하여 불순물 영역(9)의 이온 주입후에 측벽(3a)를 배설함으로써 개구경을 작게 하는 방법을 사용하여 콘택트(4)의 수평방향의 형성 치수에 대해 불순물 영역(9)의 수평 방향의 형성 치수의 크기를 1.2배 보다 큰 치수로 하는 것으로, 불순물 영역(9)과 반도체 기판(1), 불순물층(6,7)과의 접합 면적을 크게 하는 것이 가능하기 때문에, 고내압인 콘택트 구조를 구할 수 있다. 더욱, 실시예 2 내지 3에 있어서 설명한 바와 같이 불순물층 수를 증감시키는 것, 또는 불순물 영역(9)을 반도체 기판(1)의 표면에서의 깊이를 변동시켜서 형성하는 구조에서도, 이 실시예 6와 마찬가지로 불순물 영역(9)이 수평 방향으로 큰 치수가 되도록 형성하는 것은 가능하고, 단지 개구경 1.0㎛의 콘택트홀을 통해서 기판에 수직으로 이온 주입을 하여 얻는 불순물 영역(9)의 수평 방향의 치수(1.2㎛)보다도 큰 불순물 영역의 형성 치수로 할 수 있어 콘택트 내압 향상의 효과를 얻을 수 있다.
또, 제16도와 같은 콘택트(4) 하부에 형성하는 불순물영역(9)이 수평 방향으로 넓은 면적을 가지도록 형성된 콘택트 구조를 얻는 별도의 방법을 표시한다.
우선, 실시예 1의 제7도까지의 제조공정과 같이 처리를 하여, 반도체 기판(1)내에 불순물대(8), 불순물층(7,6), 콘택트홀(3)을 가지는 층간 절연막(2)을 형성한다.
여기서 형성하는 콘택트홀(3)의 개구경은 실시예 1에서 형성하는 콘택트홀의 개구경과 똑같은 일변이 1.0㎛이다.
이 콘택트홀(3)에서 반도체 기판(1)에 대하여 불순물을 주입할 때, 제20도에 표시하는 것과 같이 반도체 기판(1)의 일주면에 대하여 수직 및 경사 방향으로부터 불순물 이온을 주입함으로써 단지 불순물을 반도체 기판(1)의 일주면에 대하여 수직으로 주입한 경우 보다도 수평 방향으로 0.2㎛ 이상 큰 치수의 불순물 영역(9)을 형성하는 것이 가능해진다.
이와 같이 경사 방향으로 불순물 이온 주입을 하는 것에 의해서도 제16도에 표시한 콘택트 구조와 동일한 효과를 가지는 콘택트 구조를 얻는 것이 가능해진다.
여기서는 불순물 영역(9)의 수평 방향의 일형성 치수가 실시예 1의 반도체 장치의 불순물 영역(9)의 치수 보다도 0.2㎛ 큰 예를 표시했지만, 이것은 단지 일례에 지나지 않으며, 불순물 영역(9)의 수평 방향의 형성 치수를 0.2㎛ 이상 크게 하는 것으로 더욱 콘택트 내압을 향상시키는 것이 가능해지는 것은 말할 필요도 없다.
[실시예 7]
다음에, 별도의 실시예에 관해서 설명한다.
제21도에 표시하는 이 실시예의 콘택트구조와, 실시예 1 내지 6의 콘택트 구조와의 틀린 점은, 실시예 1 내지 6에서는 불순물층(6,7) 및 불순물대(8)는 각각 동일층 수평면 내에서, 그 불순물 농도는 균일했지만, 이 실시예에 있어서는, 불순물층(6)과 동일한 깊이로 불순물층(6) 보다도 농도가 낮은 저농도 불순물층(13)이 또 불순물층(7)과 동일한 깊이로 불순물층(7) 보다도 농도가 낮은 저농도 불순물층(14)이 각각 배치 형성되어 있다.
그 밖의 구성은 이미 설명한 실시예와 마찬가지이며 동일 부호는 동일하고 또는 상당 부분을 표시하는 것이다.
다음에, 제21도의 콘택트 구조의 제조 방법에 관해서 설명한다.
우선, 제22도에 도시한 바와 같이 다른 실시예와 같이 제1도전형의 반도체 기판(1)내에 제1도전형의 불순물 이온을 주입하고, 실시예 1와 같은 불순물대(8)를 형성하며 그 후, 불순물대(8) 보다도 얕은 위치에 제1도전형의 불순물 이온 주입을 하여 실시예 1의 불순물층(7)에 비하여 불순물 농도가 낮은 저농도 불순물층(14)을 형성한다.
그후, 제23도에 도시한 바와 같이 저농도 불순물층(14)을 형성한 경우와 같은 요령으로 저농도 불순물층(14) 형성의 경우보다도 작은 불순물 주입 에너지로 이온 주입을 하여 저농도 불순물층(14) 보다도 얕은 위치에 저농도 불순물층(13)을 형성한다.
다음에, 제24도에 도시한 바와 같이 콘택트(4)에 대하여 한 쪽에 위치하는 영역에 소정의 저농도 불순물 영역을 통해서 실시예 1에 표시한된 불순물층(7)과 똑같은 불순물 농도의 영역인 불순물층(7a)를 형성한다.
불순물층(7a)를 형성하는 영역에는 이미 저농도 불순물층(14)이 형성되어 있기 때문에 제1도전형의 불순물, 예컨데 붕소를 레지스트 마스크(15)를 통해 추가 주입함으로써 불순물 농도를 크게 하는 것이 가능하다.
또, 마찬가지로, 불순물층(7a)이 형성된 영역상의 저농도 불순물층(13)이 배치되어 있는 영역에 대하여 붕소를 추가 주입함으로써 실시예 1에 표시된 불순물층(6)과 똑같은 불순물 농도의 영역인 불순물층(6a)를 형성하는 것이 가능하다.
그후, 레지스트 마스크(15)를 제거한다.
그후, 제25도에 도시한 바와 같이 반도체 기판(1)의 전체면에 실리콘산화막등의 절연성물질로 이루어지는 층간 절연막(2)을 소정의 두께가 되도록 적층하여 층간 절연막(2)상의 저농도 불순물층(6a,7a)형성 영역상에 콘택트홀(3)의 빼기 패턴을 가지는 레지스트 패턴을 형성하며 이것을 마스크로서 층간 절연막(2)에 대하여 이방성 에칭을 하여 콘택트홀(3)을 형성한다.
레지스트 패턴을 제거한 후, 제26도에 도시한 바와 같이 인/비소 주입을 하는 것으로 실시의 형성1에 표시된 불순물 영역(9)과 마찬가지로 불순물 영역(9)을 형성한다.
그 위에, 콘택트홀(3)에 매설하여 층간 절연막(2)상에 선택적으로 알루미늄등의 도전 물질로 형성되는 배선층(5)을 배치형성함으로써 제21도에 표시한 콘택트 구조로 하는 것이 가능해진다.
이와 같이, 저농도 불순물층(13,14)을 불순물 영역(9)과 다른 영역의 접합면에 접하는 영역 및 불순물 영역(9) 근방의 선택적인 영역에 배치 형성하는 것, 콘택트(4)에 전압이 인가된 경우에 불순물 영역(9)으로부터 신장하는 공핍층의 신장을 저농도 불순물층(13,14)의 측으로 선택적으로 인도하는 것이 가능해져, 저용량화를 도모하는 것이 가능해진다.
[실시예 8]
다음에, 다른 실시예에 관해서 설명한다.
제27도에 표시하는 콘택트 구조의 단면도에서, 부호(16)은 반도체 기판(1)의 표면에 인접하는 소자를 전기적으로 분리하기 위한 LOCOS 분리막이고 기타, 이미 설명에 사용한 부호와 동일부호는 동일, 또는 상당 부분을 표시하는 것이다.
이 제27도에 표시하는 콘택트 구조로서는 실시예 1 내지 5에 표시한 콘택트 구조와는 달라, LOCOS 분리막(16)형성 후, LOCOS 분리막 단부를 에칭하여 콘택트(4)와 LOCOS 분리막의 에칭된 단면이 접하는 구조가 되도록 가공을 하고 있기 때문에, 콘택트(4)의 하부에 형성한 불순물 영역(9)에 접하여 복수의 불순물층을 형성하였을 때에 LOCOS 분리막(16)이 형성된 영역의 반도체 기판(1)내에는, LOCOS 분리막(16)내에 불순물이 주입되어 LOCOS 분리막이 형성되어 있지 않은 영역 보다도 불순물층의 수가 적어진다.
다음에, 제27도에 표시하는 콘택트구조의 제조 방법에 관해서 설명한다.
우선, 제28도에 도시한 바와 같이 반도체 기판(1)의 표면 전체면에 산화막(17), 질화막(18)을 차례로 적층하여 그 후, 그 위에 절화막 및 산화막을 선택적으로 에칭제거하여 부분적으로 반도체 기판(1)의 표면이 노출한 상태가 되도록 한다.
그후, 제29도에 도시한 바와 같이 열산화함으로써 노출한 반도체 기판(1)의 표면이 산화되어 실리콘산화막으로 이루어지는 LOCOS 분리막(16)를 얻을 수 있다.
그후, 제30도 도시한 바와 같이 질화막(18), 산화막(17)을 제거하며 반도체 기판(1)에 포함되는 제1도전형의 불순물, 예컨데 붕소를 실시예 1에 있어서, 불순물대(8)를 형성한 경우와 같은 조건에 의해서 이온 주입하여 불순물대(8a)를 형성한다.
이 불순물대(8a)는 반도체 기판(1)의 표면이 LOCOS 분리막(16)의 형성에 의해 북돋아져, 단차가 생기기 때문에, 반도체 기판(1)내에서, 불순물 농도의 피크의 형성 위치가 단차를 가지는 불순물대(8a)로서 형성된 상태로 되어 있다.
그후, 제31도에 도시한 바와 같이 반도체 기판(1)에 대하여 붕소의 전체 면주입을 하여 LOCOS 분리막(16)이 형성되어 있지 않은 영역의 반도체 기판(1)내의 불순물 프로파일이 제9도에 표시하는 것이 되도록 불순물층(7b)를 형성하며, 다음에 제27도에 표시하는 것과 같이 주입 에너지등을 조정하여 그 위에 붕소의 전체면 주입을 하여 불순물층(7b) 보다도 얕은 위치에 불순물층(6b)를 형성한다.
더욱, 반도체 기판(1)의 전체면에 실리콘 산화막등의 층간 절연막(2)을 소정의 두께가 되도록 적층하여 제33도에 도시한 바와 같이 LOCOS 분리막(16)의 에지 부분을 부분적으로 에칭 제거하는 상태가 되도록, 콘택트홀(3)을 형성한다.
그후, 반도체 기판(1)의 전체면에 인/비소 등의 불순물 이온을 주입하여 콘택트홀(3)로부터 주입되는 불순물에 의해서 반도체 기판내의 불순물층(7b)와 불순물층(8a) 사이에 바닥면이 형성되도록 불순물 영역(9)을 형성한다.
그후, 콘택트홀(3)내에 도전물질을 매설하고 콘택트홀(4)를 형성하는 동시에 층간 절연막(2)의 전체면에 도전 물질을 적층하고 이 도전 물질에 대하여 패터닝을 하여 배선층(5)을 형성함으로써 제27도에 표시하는 콘택트 구조를 얻는 것이 가능하다.
콘택트(4) 및 배선층(5)을 구성하는 도전 물질로서는 알루미늄, 텅스텐, 질화티타늄, 폴리실리콘을 사용하는 것이 가능하다.
이와 같이, LOCOS 분리막(16)의 에지 부분에 접하도록 콘택트(4)를 형성하는 경우에 있어서도, 불순물 영역(9)의 바닥면이 불순물층(7b,8a) 사이에 형성되어 있기 때문에, 콘택트(4)에 전압이 인가된 경우 불순물 영역(9)의 바닥면이 불순물 농도가 낮은 역 도전형의 영역과 접하고 있기 때문에, 공핍층의 확대가 커져 콘택트 내압이 향상한다고 하는 효과가 있다.
또, 제27도에 도시한 바와 같이 콘택트(4)의 소정의 단면을 본 경우 콘택트(4)의 좌우로 불순물층(7b,8a)의 형성 깊이가 다리하고 있어 불순물층(6b)은 LOCOS 분리막(16)이 형성되어 있지 않은 영역에만 형성된 상태로 되어 있고 불순물 영역(9)과 반도체 기판(1)의 경계에서 신장하는 공핍층의 신장을 수평 방향에도 크게 할 수 있어 콘택트 내압을 향상시키는 것이 가능하다.
[실시예 9]
이 실시예 8의 콘택트 구조를 MIS형 트랜지스터의 소스/드레인 영역에 적응했을 경우의 구조를 제34도에 표시한다.
이 제34도에 표시하는 콘택트 구조에는 활성영역인 반도체 기판(1)의 표면에 제2도전형의 불순물층이 형성되어 있고 이 불순물층이 소스/드레인 영역(11a)로 되어 있다.
이와 같이 불순물층을 부가적으로 형성함으로써 트랜지스터의 소스/드레인 영역으로 하는 것이 가능하다.
[실시예 10]
실시예 10를 제35도를 참조하여 설명한다.
이 실시예 10와 실시예 8의 콘택트 구조의 차이는, 실시예 8의 제27도의 콘택트 구조에는 반도체 기판(1)내에 반도체 기판(1)과 같은 제1도전형의 불순물이 주입된 불순물대(8)가 형성되어 있었지만 이 실시예 10의 제27도의 콘택트 구조에는 불순물대(8)가 존재하지 않는다.
이러한 콘택트 구조에 있어서도 불순물 영역(9)의 바닥면과 반도체 기판(1)이 접하는 PN 접합은 반도체 기판(1)측의 불순물 농도가 낮기 때문에, 콘택트(4)에 전압이 인가된 경우에 실시예 6의 경우와 같이 반도체 기판(1)측에의 공핍층의 신장이 커져, 콘택트 접합 내압이 향상하는 것이 된다.
[실시예 11]
또, 실기예 11를 제36도를 참조하여 설명한다.
이 실시예 11와 실시예 8와의 콘택트 구조의 차이는, 실시예 8의 제27도의 콘택트 구조로서는 반도체 기판(1)내에 형성하는 불순물 영역(9)은 불순물층(6b,7b)중 어느 것에도 접하여 형성되어 불순물 영역(9)의 바닥면은 불순물층(7b)와 불순물대(8a)의 사이에 위치하도록 형성되어 있는 점에 있다.
이러한 콘택트 구조에 있어서도 불순물 영역(9)의 바닥면이 불순물층(6b,7b)사이의 제1도전형의 불순물 농도가 낮은 영역에 위치하도록 형성되어 있기 때문에 콘택트(4)에 전압이 인가된 경우에 반도체 기판(1)과 불순물 영역(9)과의 PN 접합으로부터 신장하는 공핍층이 저농도 영역부분에 있어서 널리 형성되어 콘택트 내압이 향상한다고 하는 효과가 있다.
[실시예 12]
더욱, 실시예 12를 제37도를 참조하여 설명한다.
이 실시예 12와 실시예 8과의 콘택트 구조의 차이는 이 실시예의 콘택트 구조에 있어서는 실시예 8의 제27도의 콘택트 구조에 더하여 반도체 기판(1)의 표면에 제1도전형의 불순물을 포함하는 불순물층(12a)가 부가적으로 형성되어 있다.
이 불순물층(12a)의 형성에 의해 활성영역에서의 불순물층의 수는 3층이 되어 반도체 기판(1)의 표면에서 깊이 방향으로 불순물층 프로파일을 취할 경우에, 제1불순물의 피크가 증가하는 것에 따라서 불순물의 극소점도 증대하며 불순물 영역(9)의 바닥면의 형성 위치를 불순물의 극소점에 배치 형성함으로써 공핍층이 확대하기 쉬운 콘택트 구조로 하는 것이 가능하고,콘택트 접합 내압을 향상시키는 것이 가능하게 된다고 하는 효과가 있다.
[실시예 13]
또, 실시예 13를 제38도를 참조하여 설명한다.
이 실시예와 실시예 8와의 콘택트 구조의 차이는 반도체 기판(1)내에 형성하는 불순물영역(9)의 형상이고, 실시예 8의 단면 구조에 있어서는 불순물영역(9)의 수평 방향의 치수는 1.2㎛ 정도의 크기였지만, 이 실시예 13에 있어서는 불순물 영역(9)의 수평 방향의 치수는 1.4㎛ 정도로 크게 형성되어 있다.
불순물 영역(9)의 수평 방향의 치수가 1.4㎛ 정도로 크게 형성된 것으로 불순물영역(9)과 반도체 기판(1), 불순물층(6b,7b)와의 접합 면적이 실효적으로 커지며, 접합부의 불순물 농도가 저하하기 때문에 콘택트 접합 내압이 향상한다고 하는 효과가 있다.
여기서는 불순물 영역(9)의 수평 방향의 일형성 치수가 실시예 1의 반도체 장치의 불순물 영역(9)의 치수 보다도 0.2㎛ 큰 예를 표시하였지만, 이것은 단지 일례에 지나지 않으며 불순물 영역(9)의 수평 방향의 형성 치수를 0.2㎛ 이상 크게 하는 것으로 더욱 콘택트 내압을 향상시키는 것이 가능해지는 것은 말할 필요도 없다.
[실시예 14]
다음에, 실시예 14에 관해서 설명한다.
이미 설명한 실시예 8에 있어서는 콘택트(4)가 LOCOS 분리막(16)의 에지를 일부 에칭제거하여 LOCOS 분리막(16)과 콘택트(4)가 접하는 상태로 되는 콘택트 구조이고 반도체 기판(1)내에 형성하는 불순물층(6b,7b) 및 불순물대(8a)는 어느 것이나 그 불순물 농도의 피크가 1×1017㎝-3정도, 또는 그 이상의 값이 되어 있어 고농도로 되어 있었다.
제39도에 도시한 바와 같이 이 실시예 14의 콘택트 구조로서는 콘택트(4) 하부의 반도체 기판(1)에 형성되는 불순물 영역(9)의 경계부 및 LOCOS 분리막(16)이 형성되어 있지 않은 영역밑으로 형성되는 불순물층(13a) 및 (14a)의 일부의 불순물농도가 실시예 8의 것보다도 작아져 있는 점에 특징이 있다. 다음에 제39도에 표시하는 콘택트 구조의 제조 방법에 관해서 설명한다.
우선, 실시예 6의 제28도 내지 제30도의 제조 방법에 따라서 반도체 기판(1)상에 LOCOS 분리영역(16)을 또 반도체 기판(1)의 제1도전형의 예컨데 P웰내에 제1도전형의 불순물대(8a)를 각각 형성한다.
그후, 제40도에 도시한 바와 같이 이온 주입에 의해서 제1도전형의 불순물을 주입하여 실시예 8 불순물층(7b)보다도 불순물 농도가 적은 저농도 불순물층(14a)를 형성한다.
다음에, 제41도에 도시한 바와 같이 불순물의 주입 에너지를 작게 설정하여 실시예 8의 불순물층(6b)보다도 불순물 농도가 적은 저농도 불순물층(13a)를 형성한다.
그후, 제42도에 도시한 바와 같이 LOCOS 분리막(16)이 형성되어 있지 않은 영역 및 LOCOS 분리막(16)의 단부이며 절연막의 막압이 소정치 이하인 영역에 대하여 레지스트 패턴(19)을 형성하며 그후, 제1도전형의 불순물을 레지스트 패턴(19)을 마스크로서 불순물층(14a)의 형성의 경우와 같은 에너지로 이온 주입하여 LOCOS 분리막(16)의 하부에 실시예 8의 불순물층(14)과 같은 농도의 불순물층(14b)를 형성한다.
다음에, 제43도에 도시한 바와 같이, 레지스트 패턴(19)제거후, 실리콘 산화막등의 절연 물질을 CVD 기술 또는 스퍼터링등의 방법을 사용하여 소정의 두께로 적층하여 층간 절연막(2)을 적층한다.
그후, 제44도에 도시한 바와 같이 층간 절연막(2)상에 콘택트홀의 배출의 패턴을 가지는 레지스트 패턴을 사진 제판에 의해서 패터닝하며 이 레지스트패턴을 에칭 마스크로서 층간 절연막에 대하여 이방성 에칭을 하고 LOCOS 분리막(16)의 단부의 일부 및 층간 절연막(2)을 에칭제거하며 콘택트홀(3)의 개구을 하여 레지스트 패턴(19)을 제거한다.
그후, 제45도에 도시한 바와 같이 반도체 기판(1)의 표면 전체면에 제2도전형의 불순물, 예컨데, 인/비소를 이온주입하여 콘택트홀(3) 하부에 불순물 영역(9)을 형성한다.
이 불순물 영역(9)의 바닥면은 이미 다른 실시예로 설명한 콘택트 구조와 같이 불순물층(14a)과 불순물대(8)에 끼워진 영역에 위치하는 상태로 되도록 형성하여 제2도전형의 불순물 영역(9)의 바닥면이 접하는 제1도전형의 반도체 기판(1)의 불순물 농도가 낮아지도록 한다.
다음에, 콘택트홀(3)내에 다결정 실리콘등의 도전성 물질을 CVD 기술,또는 스퍼터링등의 방법을 사용하여 매설하고 콘택트(4)를 형성하며, 더욱, 층간 절연막(2)상에 도전성 물질을 적층한다.
그후, 사진제판, 이방성 에칭등의 공정을 지나서 배선층(5)을 패턴 형성함으로써 제39도에 표시된 콘택트 구조를 형성하는 것이 가능하다.
이 제39도의 콘택트 구조에 있어서는 실시예 1 내지 8에 표시된 콘택트 구조와 같이 불순물 영역(9)의 바닥면을 불순물층(14a)와 불순물대(8a) 사이의 불순물의 농도나(인가) 작은 영역과 접하고 있기 때문에, 콘택트(4)에 전압이 인가된 경우에, 접합점에서 신장하는 공핍층이 보다 신장하기 쉬운 상태로 하고 있다.
따라서 콘택트 내압을 향상시키는 것이 가능하다.
또, 저농도인 불순물층(13a,14a)를 형성한 것에 따라 콘택트(4)에 전압이 인가된 경우에 생기는 공핍층의 신장을 저농도인 불순물층(13a,14a)의 측에 선택적으로 신장하는 것이 가능하다.
[실시예 15]
다음에, 실시예 15의 콘택트 구조에 관해서 그 단면구조를 제46도에 표시한다.
이 제46도에 표시하는 콘택트 구조는 콘택트(4)외 비활성영역이 되는 소자 분리절연막(20)과 접하는 위치 A에서, 콘택트(4)의 일부가 반도체 기판(1)의 표면에서 70도 이상의 급각도를 가지고 메워진 상태로 형성되어 있고 그 때문에, 콘택트(4)가 반도체 기판(1)의 표면과 접하는 면적이 실효적으로 넓어져 있다.
다음에, 제46도에 표시하는 콘택트 구조의 제조 방법에 관해서 설명한다.
우선, 제47도에 도시한 바와 같이 반도체 기판(1)상에 실리콘 산화막(21)과 실리콘 질화막(22)을 차례로 소정의 두께가 되도록 적층하고 그후, 소자 분리절연막(20)을 형성하고져 하는 영역상에 위치하는 실리콘 산화막(21) 및 실리콘 질화막(22)을 선택적으로 제거한다.
다음에, 제48도에 도시한 바와 같이 이방성 에칭을 하고 소정의 깊이의 트렌치(23)를 형성한다.
트렌치(23)를 형성한 경우 마스크가 되는 실리콘 산화막(21)과 실리콘 질화막(22)의 단부에 형성되는 트렌치(23)의 측벽은 반도체 기판(1)의 표면에서 70도 이상의 각도가 되도록 에칭된다.
그후, 제49도에 도시한 바와 같이 반도체 기판(1)의 전체면에 소자 분리절연막(20)이 되는 실리콘 산화막(24)을 CVD 기술 또는 스퍼터링등의 방법에 의해서 형성하며 또한, 연마등의 방법에 의해서 실리콘 산화막(24)을 선택적으로 제거하며 트렌치 에칭의 마스크로서 형성한 실리콘 질화막(22)의 표면이 노출하며 이 실리콘질화막(22)의 표면과 실리콘 산화막(24)의 표면이 같은 높이가 될 때까지 연마등을 하여 트렌치(23)내에 매설된 상태의 소자 분리절연막(20)을 형성한다.
그후, 제50도에 도시한 바와 같이 실리콘 질화막(22) 및 실리콘 산화막(21)을 선택적으로 차례로 제거한다.
그후, 실시예 6, 7의 LOCOS 분리막(16)을 형성후의 처리를 같이 행하는 것으로 제46도에 표시하는 콘택트 구조, 또는 제46도의 구조의 불순물층(6a,7a)가 실시예 7의 (13a,14a)와 같은 저농도 불순물층을 형성한 구조로서도 된다.
이와 같이 형성된 콘택트 구조를 사용하는 것에 따라 실시예 1 내지 14와 같이 불순물층(6a,7a), 불순물대(8)가 형성된 각각의 영역의 틈에 불순물 영역(9)의 바닥면이 배치 형성되는 것 같은 구조로 되어 있기 때문에, 콘택트(4)에 대하여 전원이 인가되면 불순물 영역(9)의 경계부에서 공핍층이 크게 신장하여 그 때문에 콘택트 내압이 향상한다고 하는 효과가 있다.
또, 소자 분리절연막(20)의 단부와 반도체 기판(1)의 경계선이 반도체 기판의 평명으로부터 70도 이상의 급각도로 형성되어 있고 콘택트(4)의 바닥면의 형성 면적을 콘택트 개구 면적을 증대시키는 일없이 실효적으로 크게 하는 것이 가능하여 양호한 콘택트 저항을 얻을 수 있다고 하는 효과가 있다.
또, 이 실시예 15와 같이 콘택트(4)의 바닥면 일부가 반도체 기판(1)의 표면에 대하여 70도 이상의 급각도로 경사하고 있는 구조를 취하고 있는 콘택트 구조에 있어서도, 실시예 9 내지 13과 같이 MIS형 트랜지스터에 적응하도록, 소스/드레인 영역이 되는 불순물층을 부가하는 것이 가능하고 또 불순물층(6,7), 불순물대(8)등을 부가, 삭감하는 것도 가능하다.
더욱, 불순물 영역(9)의 크기를 변경함으로써도 콘택트 접합 내압을 향상시키는 것이 가능하다.
[실시예 16]
이미, 실시예 8 내지 15에 있어서 콘택트(4)가 LOCOS 분리막(16) 또는 소자 분리절연막(20)의 근방에 형성되는 경우의 구조에 관해서 설명을 하였다.
이 실시예에 있어서, 또 콘택트(4)와 LOCOS 분리막(16) 또는 소자 분리절연막(20)과의 위치 관계에 관해서 제51도 내지 55를 사용하여 설명한다.
제51도 내지 제53도에 있어서, (1a)는 반도체 기판(1) 표면의 활성영역을 표시하며, (25)는 LOCOS 분리막(16) 또는 소자 분리절연막(20)을 총칭한 소자 분리영역을 표시하는 것이며 기타, 이미 설명을 위해 사용한 부호와 동일 부호는 동일, 또는 상당 부분을 표시하는 것이다.
이 도면중의 m-m 단면도에 해당하는 것이, 제27도, 제39도, 제46도 등에 대표되는 콘택트 구조이다.
제51도로서는, 소자 분리영역(25)과 활성영역(1a)와의 경계의 한변에 걸쳐 활성영역(1a)와 소자 분리영역(25)과의 상부에 콘택트(4)가 형성되어 있는 상태를 표시하고 있다.
또, 제52도로서는 소자 분리영역(25)이 굴절한 상태로 되어 있고 콘택트(4)는 소자 분리영역(25)과 활성영역(1a)와의 경계의 2변에 걸친 상태로 형성되어 있다.
또, 제53도는 선형의 활성영역(1a)의 단부에 있어서, 콘택트(4)가 활성영역(1a)와 소자 분리영역(25)의 경계의 3변에 걸쳐 배치 형성되어 있는 경우를 표시하고 있다.
이와 같이 콘택트(4)는 여러가지 형상의 소자 분리영역(25)에 걸친 상태로 형성하는 것이 가능하다.
또, 제54도에 있어서 콘택트(4)는 소자 분리영역(25)상에 콘택트홀(3)을 개구하고 콘택트홀(3)내에 도전 물질을 매설함으로써 콘택트(4)를 형성한 상태를 나타내고 있고 활성영역(1a)가 콘택트 근방에 배치 형성되어 있는 것이다.
이 제54도에 표시하는 구조의 n-n 단면도를 제55도에 표시한다.
제55도에 있어서 이미 설명에 사용한 부호와 동일부호는 동일, 또는 상당 부분을 표시하는 것이다.
제55도에 있어서 소자 분리막(25)는 LOCOS 분리막으로 형성한 경우를 나타내어 있고 이러한 콘택트 구조의 제조 방법에 있어서는 층간 절연막(2)의 적층까지는 다른 실시예와 같이 형성을 하며 콘택트홀(3)을 소자 분리영역(25)을 일부 제거함으로써 형성하여 그후, 콘택트홀(3)로부터 반도체 기판(1)에 포함되는 도전형과는 역의 도전형의 불순물 주입을 하여 불순물 영역(9)을 반도체 기판(1) 내부에 형성한다.
다음에, 콘택트홀(3)내에 도전 물질을 매설하여 콘택트(4)를 형성하고 더욱 콘택트(4)에 접하여 배선(5)을 층간 절연막(2)에 배치 형성한다는 것이다.
제55도 같은 콘택트 구조로서는 소자 분리영역(25)내에 콘택트(4)가 형성되어 소자 분리영역(25) 하부에 불순물 영역(9)이 형성되지만, 불순물 영역(9)은 저농도인 반도체 기판(1)과 접하여 PN 접합을 형성하기 때문에, 콘택트(4)에 전압이 인가된 경우에 있어서도 공핍층의 신장은 커져, 콘택트 접합 내압이 향상한다고 하는 효과가 있다.
이상, 설명한 실시예의 제조방법에 관해서, 최종적으로 형성하고져 하는 콘택트 구조를 얻을 수 있는 것이면, 기재한 형성 방법 이외의 형성 방법을 사용하는 것도 가능한 것은 말할 필요도 없다.
[발명의 효과]
본 발명은, 이상 설명한 바와 같이 구성되어 있기 때문에, 이하에 표시하는 효과를 표시한다.
제1의 도전형의 반도체 기판내에 제1도전형의 불순물층 및 제1도전형의 불순물대를 형성함으로써 제1도전형의 불순물 농도의 반도체 기판의 깊이 의존성이, 극소점, 극대점을 가지는 것으로 되어 이 불순물층과 불순물대의 사이에 제2도전형의 불순물 영역의 바닥면이 형성되는 구조로 하고 있기 때문에 콘택트에 대하여 전압이 인가될 경우에 이 접합에 있어서 생기는 공핍층은 넓어지기 쉽고 콘택트의 접합 내압을 향상시켜 리이크 전류의 발생을 억제하는 것이 가능해지며 안정한 특성의 콘택트 구조를 가지는 반도체 장치를 얻을 수 있다.
불순물층의 수를 1층, 또는 다층으로 하는 것으로 불순물 프로파일의 극소점, 극대점의 수 및 기판내의 형성 위치를 조정할 수 있고 불순물 영역의 바닥면이 극대점과 그 하부에 위치하는 가장 거리가 가까운 극소점 사이의 영역에 형성되도록 함으로써 콘택트에 대하여 전압이 인가된 경우에, 이 접합에 있어서 생기는 공핍층은 넓어지기 쉽고 콘택트의 접합 내압을 향상시켜 리이크 전류의 발생을 억제하는 것이 가능해져 안정한 특성의 콘택트 구조를 가지는 반도체 장치를 얻을 수 있다.
반도체 기판의 표면에 불순물 영역과 같은 제2도전형의 불순물층을 형성한 것으로, MIS형 트랜지스터에 대응한 구조로 하는 것이 가능해지며 MIS형 트랜지스터의 소스/드레인 전극과 각각의 전극에 배치 형성되는 콘택트에 있어서 불순물 영역의 바닥면이 제1도전형의 불순물 농도가 저농도인 영역에 접하는 구조로 되어 있기 때문에, 콘택트의 접합 내압을 향상시키는 것이 가능해져서 안정한 특성의 콘택트 구조를 가지는 반도체 장치를 얻을 수 있다.
적어도 일부가 소자 분리영역에 접하는 상태에 콘택트를 배치 형성하는 것이 가능하고 이러한 경우에 있어서도 콘택트 하부에 형성되는 불순물 영역의 바닥면이 제1도전형의 불순물 농도가 저농도인 영역에 접하는 구조로 하고 있기 때문에, 콘택트의 접합내압을 향상시키는 것이 가능해져 안정한 특성의 콘택트구조를 가지는 반도체 장치를 얻을 수 있다.
콘택트는 소자 분리영역에 접하여 배치 형성된 경우 소자 분리영역과 콘택트가 접하는 영역에서 콘택트의 바닥면의 일부가 반도체 기판내에 매립된 상태로 형성되기 때문에, 콘택트의 바닥면의 일부가 반도체 기판의 일주면에 따라서 수평으로 형성된 경우 보다도 바닥면의 면적이 커져 콘택트의 사이즈를 크게 하는 일없이 실효적으로 콘택트 저항을 작게 하는 것이 가능해진다.
기판표면에서의 각도가 커지도록 콘택트의 일부가 매립되는 것으로 바닥면의 면적이 커져, 더욱 콘택트 저항 감소가 가능해져, 안정한 특성의 콘택트 구조를 가지는 반도체 장치를 얻을 수 있다.
불순물층은 불순물 영역과 접하는 영역과, 그 영역에 접하는 임의의 확대를 가지는 영역인 제1영역에서, 그 불순물 농도는 작고 동일 불순물층 내에서, 제1영역 이외의 제2영역에서는 그 불순물 농도는 크기 때문, 불순물 영역과 다른 영역과의 접합위치에 있어서, 콘택트에 전압을 인하한 경우에, 저농도인 제1영역의 방향에 공핍층을 선택적으로 늘리는 것이 가능해지어, 콘택트의 접합내압의 향상이 가능해져 안정한 특성의 콘택트 구조를 가지는 반도체 장치를 얻을 수 있다.
또, 불순물 영역의 수평 방향의 형성 치수를 콘택트 지름에 대해 불순물 영역의 수평 방향의 형성 치수가 1.2배 보다 큰 치수가 되도록 한 것으로 콘택트의 접합 내압의 향상이 가능해져 안정한 특성의 콘택트 구조를 가지는 반도체 장치를 얻을 수 있다.
콘택트 하부의 제1도전형의 반도체 기판내에 형성하는 제2도전형의 불순물 영역의 바닥면이 반도체 기판내의 제1도전형의 불순물 프로파일의 극대점과 그 하부에 위치하는 가장 거리가 가까운 극소점의 영역과 접하도록 구성하고 있기 때문에 콘택트에 대하여 전압이 인가된 경우에 이 접합에 있어서 생기는 공핍층은 넓어지기 쉽고 콘택트의 접합 내압을 향상시켜 리이크 전류의 발생을 억제하는 것이 가능해져 안정한 특성의 콘택트 구조를 가지는 반도체 장치를 얻을 수 있다.
불순물대가 형성되어 있지 않은 콘택트 구조에 있어서도 반도체 기판내에 불순물층이 형성되고 소정의 불순물 프로파일을 가지며 그 극소점에 불순물 영역의 바닥면이 배치 형성되는 구조로 되어 있기 때문에, 콘택트에 전압이 인가된 경우에 접합위치에 생기는 공핍층이 보다 신장하기 쉽게 되어 콘택트의 접합 내압을 향상 시키는 것이 가능해져 안정한 특성의 콘택트 구조를 가지는 반도체 장치를 얻을 수 있다.

Claims (3)

  1. 제1도전형의 반도체 기판과, 상기 반도체 기판내에 형성된 제1도전형의 적어도 하나의 불순물층과, 상기 반도체 기판의 주면에서 소정의 깊이에 걸쳐서 연장되며, 적어도 일부가 상기 불순물층에 침투하는 제2도전형의 불순물 영역과, 상기 불순물 영역에 접하여 상기 반도체 기판의 주면상에 형성된 콘택트를 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 불순물층의 적어도 하나는 상기 불순물 영역보다 깊고, 상기 불순물 영역까지 이르지 않게 위치하는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 복수의 불순물층에 상기 불순물 영역이 침투되는 것을 특징으로 하는 반도체 장치.
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