KR100224722B1 - 반도체장치의 비트라인 형성방법 - Google Patents

반도체장치의 비트라인 형성방법 Download PDF

Info

Publication number
KR100224722B1
KR100224722B1 KR1019960055053A KR19960055053A KR100224722B1 KR 100224722 B1 KR100224722 B1 KR 100224722B1 KR 1019960055053 A KR1019960055053 A KR 1019960055053A KR 19960055053 A KR19960055053 A KR 19960055053A KR 100224722 B1 KR100224722 B1 KR 100224722B1
Authority
KR
South Korea
Prior art keywords
layer
forming
insulating film
contact hole
substrate
Prior art date
Application number
KR1019960055053A
Other languages
English (en)
Other versions
KR19980036485A (ko
Inventor
최시영
유봉영
Original Assignee
윤종용
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자주식회사 filed Critical 윤종용
Priority to KR1019960055053A priority Critical patent/KR100224722B1/ko
Publication of KR19980036485A publication Critical patent/KR19980036485A/ko
Application granted granted Critical
Publication of KR100224722B1 publication Critical patent/KR100224722B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
    • H01L21/02063—Cleaning during device manufacture during, before or after processing of insulating layers the processing being the formation of vias or contact holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76861—Post-treatment or after-treatment not introducing additional chemical elements into the layer
    • H01L21/76864—Thermal treatment

Abstract

본 발명에 의한 반도체장치의 비트라인 형성방법에 관해 개시한다.
반도체기판의 일부 계면을 노출시키는 콘택홀의 바닥을 ECR클리닝하여 알곤가스의 리 스프터링으로 콘택홀이 형성된 절연막의 일부를 마모시키고 이것을 콘택홀의 바닥에 소정의 두께로 형성한 후 그 전면에 금속 실리사이드층을 형성하여 비트라인 메탈 콘택을 형성한다. 이렇게 형성된 상기 금속 실리사이드층은 상기 콘택홀의 바닥에 깔린 소정 두께의 절연막으로 인해 후속 고온 열처리 공정에서 응집되지 않으므로 균일한 두께로 실리사이드층을 유지할 수 있다.
따라서 공정 내내 오믹 접촉을 유지할 수 있어서 서로 물리적 화학적 성질이 다른 물질층사이에서 낮은 접촉저항을 유지할 수 있으므로 반도체장치의 신뢰성을 높일 수 있다.

Description

반도체장치의 비트라인 형성방법{A method for forming a bit line in a semiconductor device}
본 발명은 반도체장치의 비트라인 형성방법에 관한 것으로서 특히, 텅스텐층을 이용하여 서로 물리적 성질이 다른 영역에 비트라인을 동시콘택하는 방법에 관한 것이다.
반도체장치를 제조하는 과정은 복수개의 물질층 특히, 도전층과 절연층의 적층과 이들을 적당한 형태로 패터닝하는 과정으로 볼 수 있다. 두개의 도전층 사이 또는 기판과 특정 도전층 사이에는 언제나 층간절연막이 형성되고 층간절연막의 한정된 영역을 통해서 두 도전층은 접촉된다. 이 과정을 콘택공정이라 하고 층간절연막에 형성되는 두 도전층의 접촉영역을 콘택홀(또는 비어홀;이하, 콘택홀로 통칭한다)이라 한다.
층간절연막의 상, 하에 적층되는 도전층으로는 동일한 물질을 사용하여 형성할 수도 있으나 일반적으로는 서로 다른 전기적 특성을 갖는 물질층으로 형성한다. 따라서, 콘택홀에서 두 도전층이 접촉되는 경계면의 접촉상태가 매우 중요하게 된다. 전기적으로 이질적인 두 도전층이 접촉될 때는 두 도전층 사이에는 퍼텐셜장벽차가 존재하게 된다. 따라서 그 계면에서는 두 도전층이 동일할 때 보다 저항이 증가하게 된다. 이러한 저항을 낮추기 위해서 콘택홀을 통한 두 도전층의 접촉계면을 오믹접촉상태로 유지하는 것이 일반적이다.
대표적인 예는 비트 라인을 형성하는 공정에서 볼 수 있는데, 비트라인은 반도체장치의 메모리 장치에서 데이타의 전송경로가 되므로 비트라인 자체도 저항이 낮아야 하지만, 비트라인과 연결되는 도전성물질의 계면 저항도 상기와 같은 이유로 비트라인 자체의 저항에 가까울 정도로 낮아야 한다.
이러한 이유에서 일반적으로 비트라인은 N형 불순물로 도핑된 폴리실리콘층과 텅스텐 실리사이드층으로 구성되는 격층구조로 형성한다. 여기서 비트라인의 계면에는 실리사이드층을 형성하므로 대체로 오믹콘택을 형성할 수 있다. 하지만, 다른 문제가 발생되는데, 구체적으로는 기판상에는 N형 불순물이 도핑된 영역과 P형 불순물이 도핑된 영역이 함께 형성된다. 이와 같은 기판에 비트라인이 연결될 때는 두 영역에 동시에 콘택이 이루어져야 한다. 그런데, 비트라인은 상기 N형 불순물이 도핑된 도전성 물질층을 사용하고 있으므로 N형 불순물 영역과는 접촉에 아무런 문제가 없으나, P형 불순물 영역과는 접촉시 P-N접합이 형성되어 계면저항이 매우 높은 접촉이 이루어진다. 이러한 문제는 금속라인을 이용하여 P형 불순물 영역과 접촉을 형성하여 극복할 수 있으나 이 경우 마스크를 하나 더 추가해야 하는 한다는 점과 콘택을 위해 매우 깊은 콘택홀을 형성해야한다는 부담이 가중된다.
이러한 문제를 해결하기 위해 기판의 P형 불순물 영역 및 N형 불순물 영역과 동시 접촉이 가능한 텅스텐층을 이용하여 비트라인을 형성하는데, 이러한 내용을 포함하는 종래 기술에 의한 반도체장치의 비트라인 형성방법을 첨부된 도면을 참조하여 상세하게 설명한다.
도 1 내지 도 4는 종래 기술에 의한 반도체장치의 비트라인 형성방법을 단계별로 나타낸 도면들이다. 먼저, 도 1을 참조하면, 반도체기판(10)의 전면에 절연막(12)을 형성한다. 상기 절연막(12)은 실리콘 산화막이다. 이어서 절연막(12)의 일부 영역을 한정하여 한정된 부분의 절연막을 제거한다. 이 결과 한정된 부분에는 반도체기판(10)의 계면일부를 노출시키는 콘택홀(14)이 형성된다.
계속해서 도 2에 도시된 바와 같이 콘택홀(14)이 형성된 결과물 전면에는 제1 금속층(16)을 형성한다. 제1 금속층(16)은 티타늄(Ti)층으로 형성한다. 이어서 제1 금속층(16)이 형성된 결과물을 일정시간동안 급속 열처리(Rapid Temperature Processing:이하, RTP라 한다)한다. 이 RTP에 의해 제1 금속층(16)과 반도체기판(10)의 접촉계면에는 금속 실리사이드층(18), 정확하게는 티타늄 실리사이드층이 형성된다.
통상 RTP에 의해 제1 금속층(16)은 완전히 실리사이드화되지 않는다. 따라서 다음공정을 위해 실리사이드화되지 않은 부분과 절연막(12) 상에 형성된 부분을 제거해야 한다. 제1 금속층(16)은 티타늄층으로 형성되어 있으므로, 황산(H2SO4)을 사용하여 스트립한다.
텅스텐층을 비트라인으로 사용하기 위해서는 텅스텐층을 형성하기전에 부착층(glue layer)이 필요하다. 부착층으로는 티타늄 나이트라드(TiN)층이 사용되는데, TiN층은 기판(10)과 오믹접촉을 이루지 못하므로 오믹접촉층으로서 상술한 바와 같이 티타늄 콘택홀(14)을 통해서 노출되는 기판(10)의 표면에 티타늄 실리사이드층을 형성한 것이다. 기판(10)의 표면에 금속 실리사이드층(18)이 형성되어 있으므로 도 3에 도시된 바와 같이 결과물의 노출된 전면에 TiN층으로 부착층(20)을 형성한다. 부착층(20)은 기판으로부터 실리콘이 윗쪽으로 확산되는 것을 방지하는 장벽층으로서의 역할도 한다. 이어서 부착층(20)의 전면에 제2 금속층(22)을 형성한다. 제2 금속층(22)은 실질적인 비트라인으로서 텅스텐층으로 형성한다. 이후 결과물의 안정을 위해 열 처리 공정이 진행된다. 그런데, 이 과정에서는 도 4에 도시한 바와 같이 응집(agglomeration)에 의해 금속 실리사이드층(18a)의 영역이 작아진다. 이는 곧 오믹 접촉영역의 감소를 의미함으로 접촉계면에서의 저항증가를 수반하게 된다. 또한, 기판(10)의 P형 불순물영역에서는 도핑 불순물인 붕소(B)가 티타늄 실리사이드층으로 확산되어 티타늄과 반응하여 붕소화 티타늄(TiB2)을 형성한다. 따라서 기판의 P형 불순물 영역에서는 도핑농도가 작아져서 저항이 높아진다. 이러한 붕소의 소모를 보충하기 위해서 일반적으로 별도로 BF2를 이온주입하고 있다.
이와 같이 종래 기술에 의한 반도체장치의 비트라인 형성방법에서는 콘택홀을 통한 이질도전층의 접촉계면에 오믹접촉을 형성하기 위해 금속 실리사이드층을 형성한다. 하지만, 이후 진행되는 후속 안정화 열처리 공정에 의해 접촉 계면에서의 금속 실리사이드층의 영역이 줄어들어 계면저항이 증가된다. 금속 실리사이드층의 영역감소는 도 5의 전자 현미경사진에서 명확히 볼 수 있다. 도 5에서 참조번호 30이 400Å두께로 형성되어 영역이 감소된 금속 실리사이드층이다.
또한, 후속 열처리 공정에서 금속실리사이드층이 형성된 기판의 도핑 불순물의 감소를 보상하기 위해 별도의 추가공정이 필요하여 공정이 복잡해진다.
따라서 본 발명의 목적은 상술한 종래 기술이 갖는 문제점을 해결하기 위해 콘택홀에 의해 노출되는 하부막의 표면에 균일하게 형성된 금속 실리사이드층을 유지할 수 있는 반도체장치의 비트라인 형성방법을 제공함에 있다.
도 1 내지 도 4는 종래 기술에 의한 반도체장치의 비트라인 형성방법을 단계별로 나타낸 도면들이다.
도 5는 도 1 내지 도 4에 도시된 종래 기술에 의한 반도체장치의 비트라인 형성방법으로 형성된 콘택 단면의 전자현미경(SEM)사진이다.
도 6 내지 도 9는 본 발명의 실시예에 의한 반도체장치의 비트라인 형성방법을 단계별로 나타낸 도면들이다.
도 10은 도 6 내지 도 9에 도시한 본 발명의 실시예에 의한 반도체장치의 비트라인 형성방법으로 형성한 텅스텐 콘택단면의 전자현미경(SEM)사진이다.
도 11 및 도 12는 각각 종래 기술 및 본 발명의 실시예에 의한 반도체장치의 비트라인 형성방법으로 형성한 텅스텐 콘택의 저항분포를 나타낸 도면들이다.
도면의 주요부분에 대한 부호의 설명
40:반도체기판. 42:제1 절연막.
44:콘택홀. 48:제2 절연막.
50:제1 도전층. 52:금속실리사이드층
54:부착층. 56:제2 도전층.
상기 목적을 달성하기 위하여, 본 발명의 실시예에 의한 반도체장치의 비트라인 형성방법은 (a) 기판의 전면에 제1 절연막을 형성하는 단계; (b) 상기 제1 절연막에 상기 기판의 표면일부를 노출시키는 콘택홀을 형성하는 단계; (c) 상기 콘택홀을 통해서 노출된 기판의 표면상에 소정 두께의 제2 절연막을 형성하는 단계; (d) 상기 제2 절연막의 전면에 금속 실리사이드층을 형성하는 단계; (e) 상기 결과물의 노출된 전면에 부착층을 형성하는 단계; 및 (f) 상기 부착층의 전면에 도전층을 형성하는 단계를 포함한다.
상기 제1 절연막과 제2 절연막은 동일한 절연물질막으로 형성한다.
상기 제2 절연막은 상기 콘택홀을 형성한 후 콘택홀의 바닥을 클리닝하기 위해 실시하는 ECR(Electronic Cyclotron Resonance)클리닝에서 알곤가스(Ar)의 리 스퍼터링에 의해 상기 제1 절연막으로부터 분리되는 절연물질을 사용하여 형성한다.
상기 (d) 단계는 상기 결과물의 노출된 전면에 소정 두께의 제1 도전층을 형성하는 단계; 상기 결과물을 열처리하여 상기 노출된 기판과 상기 제1 도전층의 계면에 금속 실리사이드층을 형성하는 단계; 상기 제1 도전층의 실리사이드화 되지 않은 부분을 제거하는 단계를 더 포함한다.
상기 콘택홀을 통해 노출된 기판과 상기 제1 도전층이 접촉된 상태의 결과물을 RTP처리하여 상기 기판의 노출된 면과 상기 제1 도전층의 계면에 금속 실리사이드층을 형성한다. 상기 RTP는 800℃에서 30분이상 실시한다.
상기 제1 도전층의 실리사이드화 되지 않은 부분은 황산을 사용하여 제거한다.
상기 제1 절연막은 실리콘 산화막으로 형성한다. 그리고 상기 부착층은 장벽층으로도 사용되며 티타늄 나이트라이드층으로 형성한다.
상기 금속 실리사이드층은 티타늄 실리사이드층으로 형성하고 상기 제1 도전층은 티타늄막으로 형성한다. 아울러 상기 (f) 단계의 도전층은 텅스텐층으로 형성한다.
본 발명은 콘택홀을 통해서 기판 또는 다른 도전층과 접촉되는 계면에 균일한 두께로 금속 실리사이드층을 형성할 수 있어서 계면접촉 저항을 감소시켜 반도체장치의 동작속도개선과 신뢰성을 높일 수 있다.
이하, 본 발명의 실시예에 의한 반도체장치의 비트라인 형성방법을 첨부된 도면을 참조하여 상세하게 설명한다.
도 6 내지 도 9는 본 발명의 실시예에 의한 반도체장치의 비트라인 형성방법을 단계별로 나타낸 도면들인데, 먼저, 도 6을 참조하면 반도체기판(40)의 전면에 제1 절연막(42)을 형성한다. 상기 제1 절연막(42)은 실리콘 산화막(SiO2)으로 형성한다. 이어서, 상기 제1 절연막(42)에 상기 반도체기판(40)의 계면 일부를 노출시키는 콘택홀(44)을 형성한다. 상기 콘택홀(44)을 형성한 후 결과물을 ECR클리닝한다.
계속해서 도 7을 참조하면, 상기 ECR클리닝과정에서 상기 제1 절연막(42)의 상기 콘택홀(44) 상부 모서리 부분은 알곤(Ar)가스의 리 스퍼터링에 의해 마모된다. 상기 제1 절연막(42)의 마모된 부분(46)에 있던 절연물질은 그대로 상기 콘택홀(44)의 바닥에 떨어지게 되어 소정 두께의 제2 절연막(48)을 형성한다. 따라서 상기 제2 절연막(48)은 상기 제1 절연막(42)과 동일한 물질로 형성된다. 또한, 상기 제1 절연막(42)으로부터 마모되어 떨어지는 절연물질의 양은 소량이므로 상기 제2 절연막(48)의 두께는 매우 얇게 형성된다. 따라서 상기 제2 절연막(48)은 상기 콘택홀(44)을 통해 접촉되는 도전성 물질의 도전성에는 영향을 주지 않는다.
다음에는 도 8에 도시한 바와 같이 상기 제2 절연막(도 7의 48)을 포함하는 결과물의 노출된 전면에 제1 도전층(50)을 형성한다. 이어서 상기 제1 도전층(50)이 형성된 결과물을 급속 열처리(RTP)한다. 상기 RTP는 800℃에서 30분 이상 실시한다. 이 결과 상기 제1 도전층(50)과 기판(40)의 노출된 계면 곧, 상기 콘택홀(44)의 바닥의 전면에는 티타늄 실리사이드층으로 형성되는 금속 실리사이드층(52)이 형성된다. 도 8에는 상기 금속 실리사이드층(52)이 형성되면서 상대적으로 얇은 상기 제2 절연막(도 3의 48)은 정확히 도시되지 않는다.
상기 콘택홀(44)의 바닥에는 상기 제2 절연막(도 3의 48)이 얇게 형성되어 있으므로 상기 금속 실리사이드층(52)은 그 형성반응이 서서히 진행된다. 또한, 후속 고온 열처리과정에서 상기 제2 절연막(도 3의 48)이 있으므로 해서 상기 금속 실리사이드층(52)은 응집이 방지되어 상기 금속 실리사이드층(52)은 공정내내 균일한 두께로 존재할 수 있다. 따라서 낮은 계면접촉 저항을 유지할 수 있다.
상기 금속 실리사이드층(52)을 형성하는 공정에서 상기 제1 도전층(50)을 구성하는 모든 물질이 실리사이드화되는 것은 아니므로 상기 제1 절연막(42) 전면에 형성된 부분과 콘택홀에서 실리사이드화되지 않은 부분을 제거해야한다. 따라서 상기 제1 도전층(50)은 티타늄층으로 형성된 것이므로 황산(H2SO4)을 사용하여 제거한다. 이렇게 하여 상기 콘택홀(44)의 바닥 즉, 상기 기판(40)의 노출된 전면에는 균일한 두께의 금속 실리사이드층(52)만이 남게된다.
계속해서 도 9를 참조하면, 상기 금속 실리사이드층(52)을 포함하고 있는 결과물의 노출된 전면에 소정의 두께로 부착층(54)을 형성한다. 상기 부착층(54)은 티타늄 나이트라이드(TiN)층으로 형성한다. 상기 부착층(54)의 전면에는 상기 콘택홀(44)을 채우는 제2 도전층(56)을 형성한다. 이후 상기 결과물의 안정화를 위한 열처리공정을 진행한다. 상기 제2 도전층(56)은 텅스텐층으로 형성하며 비트라인으로 사용된다.
도 10에는 본 발명의 실시예에 의한 반도체장치의 비트라인 형성방법에서 형성된 상기 금속 실리사이드층(52)이 형성된 콘택홀의 단면 전자현미경(SEM) 사진이 도시되어 있는데, 이를 참조하면, 콘택홀의 바닥에는 상기 금속 실리사이드층(52)이 전면에 걸쳐서 균일하게 형성되어 있는 것을 볼 수 있다.
도 11 및 도 12의 각 도면은 종래 기술 및 본 발명의 실시예에 따라 측정된 메탈 콘택 저항값의 분포를 나타낸 그래프인데, 도 11의 가로 축은 저항을 나타내고 세로축은 비트라인 콘택이 형성되는 부분에서 가로 축의 정해진 저항 값의 분포를 나타낸다. 도 11에서 그래프 a, c, d, e 및 f는 각각 종래 기술에 의한 방법으로 콘택을 형성한 경우를 나타낸 것으로서 그래프 a는 RTS(Rapid Thermal Supply)방식으로 850℃에서 20초 동안 열처리한 경우의 콘택 저항분포를 나타내는 그래프이고, 그래프 c는 RTA(Rapid Thermal Annealing)방식으로 850℃에서 20초 동안 열처리한 경우의 콘택 저항분포를 나타낸 그래프이다. 그리고 그래프 d는 이온주입후 티타늄층을 형성한 후 200℃로 열처리 한 경우를 나타낸 그래프이고, 그래프 e는 티타늄층 형성한 후 300℃로 열처리하는 노말(normal)방식의 경우를 나타낸 그패프이며, 그래프 f는 RTA방식과 ECR방식을 함께 적용한 경우를 나타낸 그래프이다. 도 11에서 그래프 b는 본 발명의 실시예에 의한 경우로서 80왓트(W), 150암페어(A)의 조건하에서 ECR클리닝을 실시한 후 메탈 콘택 열처리를 실시한 경우를 나타낸 그래프인데, 종래 기술에 비해 콘택저항이 낮은 범위에 분포함을 알 수 있다. 즉, 본 발명의 실시예에 의한 경우는 1,000Ω∼1,500Ω사이에 대부분이 분포한다.
반면, 종래 기술에 의한 경우도 그래프 c, d 및 e를 보면 알 수 있듯이 동일한 범위내에 분포하지만, 그래프 b가 상기 범위에서 고르게 분포되어 있는 것과는 달리 그래프 c, d 및 e의 경우에는 1500Ω에 치우쳐서 분포되어 있다.
도 12를 참조하면 상술한 내용을 보다 명확히 알 수 있다. 도 12의 가로 축은 메탈 콘택 열처리 방식이고 세로 축은 콘택 저항을 나타내다. 그리고 도 12에서 그래프 g는 상기 종래 기술 및 본 발명에 의한 각 열 처리방식에 의한 메탈 콘택 저항을 나타내는 그래프이고 상기 그래프(g)의 중간중간에 세로로 나열된 열린 원형 도형(○) 군은 각 메탈 콘택 열 처리 방식에서 반복측정시 측정된 저항값을 표시한 것이다. 즉, 도면의 좌측에서부터 차례대로 원형군 e는 노말 방식으로 메탈 콘택을 형성한 후 측정한 저항값 분포를 나타낸 것이고, 원형군 d는 이온주입후 티타늄층을 형성하고 200℃의 온도로 열처리한 경우를 나타낸 것이며, 원형군 c는 RTA방식으로 850℃에서 20초 동안 열처리한 경우를 나타낸 것이다. 그리고 원형군 a는 RTS 방식으로 850℃에서 20초 동안 열처리 한 경우를 나타낸 것이고, 원형군 b는 본 발명의 실시예인 80W, 150A조건으로 ECR 클리닝을 실시한 후 열처리한 경우 측정한 저항값 분포를 나타낸 것이며, 상기 원형군 f는 RTA방식을 실시한 후 ECR방식을 적용한 경우 측정된 저항값의 분포를 나타낸 것이다. 상기 저항측정횟수는 각 방식마다 동일하게 하였다.
도 12에서 상기 그래프(g)는 상기 각 원형군(a∼f)의 중심값을 지나는 것을 알 수 있었는데, 메탈 콘택을 노말방식으로 한 경우인 상기 원형군 e의 경우는 측정된 저항값이 1000Ω∼1500Ω을 약간 상회하는 범위에 속하고 상기 그래프(g)가 1400Ω근처를 지나는 것을 알 수 있었다. 또한, 원형군 d의 경우에는 측정된 저항값이 750Ω∼1500Ω을 약간 상회하는 범위에 속하고 상기 그래프(g)는 1350Ω근처를 지나는 것을 알 수 있었다. 계속해서 상기 원형군 c, a, b 및 f는 측정된 저항값의 범위가 각각 850Ω∼1500Ω근처, 1000Ω∼2000Ω, 1000Ω근처∼1750Ω근처 및 750Ω근처∼1750Ω근처에 속하고 상기 그래프(g)와는 각각 1300Ω부근, 1150Ω부근, 1230Ω부근 및 1650Ω부근에서 교차되는 것을 알 수 있었다.
도 12를 참조할 때, 본 발명의 실시예에 의한 경우인 상기 원형군 b를 보면, 측정된 저항값의 중심이 1250Ω의 이하로 낮은 것을 알 수 있다. 상기 원형군 a의 경우가 본 발명에 의한 실시예의 경우보다 메탈 콘택저항값이 다소 낮은 것은 사실이나 상기 원형군 a의 경우 메탈 콘택 저항값이 2000Ω이 되는 경우가 다수 존재하므로 바람직한 것이라고는 할 수 없다.
상기 원형군 e를 보면, 측정된 저항값의 분포가 본 발명의 실시예에 의한 저항값분포인 상기 원형군 b보다 좁은 것은 사실이나 상기 원형군 e의 경우 상기 그래프(g)와 교차되는 중심 저항값이 1400Ω정도여서 상기 그래프(g)와 교차되는 중심 저항값이 1230Ω정도인 본 발명의 실시예에 의한 상기 원형군 b에 비해 메탈 콘택 저항값이 200Ω가까이 높게 나타났다. 따라서 저 콘택저항을 표방하는 본 발명의 목적과 부합되지 않음을 알 수 있었다. 이러한 결과를 종합해 볼 때, 상기 본 발명의 실시예에 의한 메탈 콘택 열처리 방식이 본 발명의 목적을 달성하는데 있어서 가장 바람직한 방법이라는 결론에 도달할 수 있었다.
이상으로 본 발명에 의한 반도체장치의 비트라인 형성방법에서는 반도체기판의 일부 계면을 노출시키는 콘택홀의 바닥을 ECR클리닝으로 클리닝할 때, 알곤가스의 리 스프터링으로 콘택홀이 형성된 절연막의 일부를 마모시키고 이것을 콘택홀의 바닥에 소정의 두께로 형성한 후 그 전면에 금속 실리사이드층을 형성하여 비트라인 메탈 콘택을 형성한다. 이렇게 형성된 상기 금속 실리사이드층은 상기 콘택홀의 바닥에 깔린 소정 두께의 절연막으로 인해 후속 고온 열처리 공정에서 응집되지 않으므로 균일한 두께로 실리사이드층을 유지할 수 있다.
따라서 공정 내내 오믹 접촉을 유지할 수 있어서 서로 물리적 화학적 성질이 다른 물질층사이에서 낮은 접촉저항을 유지할 수 있으므로 반도체장치의 신뢰성을 높일 수 있다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서의 통상의 지식을 가진자에 의하여 실시가능함은 명백하다.

Claims (12)

  1. (a) 기판의 전면에 제1 절연막을 형성하는 단계;
    (b) 상기 제1 절연막에 상기 기판의 표면일부를 노출시키는 콘택홀을 형성하는 단계;
    (c) 상기 콘택홀을 통해서 노출된 기판의 표면상에 상기 제1 절연막의 일부를 마모시켜 소정 두께의 제2 절연막을 형성하는 단계;
    (d) 상기 제2 절연막의 전면에 금속 실리사이드층을 형성하는 단계;
    (e) 상기 결과물의 노출된 전면에 부착층을 형성하는 단계; 및
    (f) 상기 부착층의 전면에 도전층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 비트라인 형성방법.
  2. 제1항에 있어서, 상기 제1 절연막과 제2 절연막은 동일한 절연물질막으로 형성하는 것을 특징으로 하는 반도체장치의 비트라인 형성방법.
  3. 제1항에 있어서, 상기 제2 절연막은 상기 콘택홀을 형성한 후 상기 콘택홀 바닥을 클리닝하기 위한 ECR클리닝 과정에 사용되는 알곤가스의 리 스퍼터링에 의해 분리되는 제1 절연막으로 형성하는 것을 특징으로 하는 반도체장치의 비트라인 형성방법.
  4. 제1항에 있어서, 상기 (d) 단계는
    상기 결과물의 노출된 전면에 소정 두께의 제1 도전층을 형성하는 단계;
    상기 결과물을 열처리하여 상기 노출된 기판과 상기 제1 도전층의 계면에 금속 실리사이드층을 형성하는 단계;
    상기 제1 도전층의 실리사이드화 되지 않은 부분을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체장치의 비트라인 형성방법.
  5. 제4항에 있어서, 상기 콘택홀을 통해 노출된 기판과 상기 제1 도전층이 접촉된 상태의 결과물을 RTP처리하여 상기 기판의 노출된 면과 상기 제1 도전층의 계면에 금속 실리사이드층을 형성하는 것을 특징으로 하는 반도체장치의 비트라인 형성방법.
  6. 제5항에 있어서, 상기 RTP는 800℃에서 30분이상 실시하는 것을 특징으로 하는 반도체장치의 비트라인 형성방법.
  7. 제4항에 있어서, 상기 제1 도전층의 실리사이드화 되지 않은 부분은 황산을 사용하여 제거하는 것을 특징으로 하는 반도체장치의 비트라인 형성방법.
  8. 제1항 또는 제2항에 있어서, 상기 제1 절연막은 실리콘 산화막으로 형성하는 것을 특징으로 하는 반도체장치의 비트라인 형성방법.
  9. 제1항에 있어서, 상기 부착층은 장벽층으로도 사용되며 티타늄 나이트라이드층으로 형성하는 것을 특징으로 하는 반도체장치의 비트라인 형성방법.
  10. 제1항, 제4항 또는 제5항에 있어서, 상기 금속 실리사이드층은 티타늄 실리사이드층으로 형성하는 것을 특징으로 하는 반도체장치의 비트라인 형성방법.
  11. 제4항에 있어서, 상기 제1 도전층은 티타늄막으로 형성하는 것을 특징으로 하는 반도체장치의 비트라인 형성방법.
  12. 제1항에 있어서, 상기 (f) 단계의 도전층은 텅스텐층으로 형성하는 것을 특징으로 하는 반도체장치의 비트라인 형성방법.
KR1019960055053A 1996-11-18 1996-11-18 반도체장치의 비트라인 형성방법 KR100224722B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019960055053A KR100224722B1 (ko) 1996-11-18 1996-11-18 반도체장치의 비트라인 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960055053A KR100224722B1 (ko) 1996-11-18 1996-11-18 반도체장치의 비트라인 형성방법

Publications (2)

Publication Number Publication Date
KR19980036485A KR19980036485A (ko) 1998-08-05
KR100224722B1 true KR100224722B1 (ko) 1999-10-15

Family

ID=19482313

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960055053A KR100224722B1 (ko) 1996-11-18 1996-11-18 반도체장치의 비트라인 형성방법

Country Status (1)

Country Link
KR (1) KR100224722B1 (ko)

Also Published As

Publication number Publication date
KR19980036485A (ko) 1998-08-05

Similar Documents

Publication Publication Date Title
US5783475A (en) Method of forming a spacer
US6020254A (en) Method of fabricating semiconductor devices with contact holes
US8058695B2 (en) Semiconductor device
US4090915A (en) Forming patterned polycrystalline silicon
US6635938B1 (en) Semiconductor device and manufacturing method thereof
US6531352B1 (en) Methods of forming conductive interconnects
KR100224722B1 (ko) 반도체장치의 비트라인 형성방법
KR100511043B1 (ko) 반도체 장치의 금속 실리사이드 층의 형성 방법
US7060583B2 (en) Method for manufacturing a bipolar transistor having a polysilicon emitter
US7135407B2 (en) Method of manufacturing a semiconductor device
JPH1064898A (ja) 半導体装置の製造方法
JP2819918B2 (ja) 半導体集積回路装置の製造方法
US20010039108A1 (en) Method for forming gate
JPH11307773A (ja) 半導体装置の製造方法
JP3955415B2 (ja) 半導体装置の製造方法
US6313034B1 (en) Method for forming integrated circuit device structures from semiconductor substrate oxidation mask layers
KR0176204B1 (ko) 콘택저항을 개선하기 위한 반도체장치의 제조방법
KR100356828B1 (ko) 반도체장치의 제조방법
KR100196217B1 (ko) 플러그의 형성방법
KR20040055126A (ko) 실리콘 접촉저항을 개선할 수 있는 반도체 소자 형성방법
KR19990039343A (ko) 반도체장치의 금속배선 형성방법
US5565381A (en) Method of removing sharp edges in a dielectric coating located above a semiconductor substrate and a semiconductor device formed by this method
KR20030064477A (ko) 콘텍홀을 갖는 반도체 장치의 제조 방법
KR20070036975A (ko) 반도체 소자의 제조방법
KR980011872A (ko) 반도체 장치의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20070612

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee