KR100223338B1 - 반도체소자의 트랜지스터 제조방법 - Google Patents

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Abstract

본 발명은 반도체소자의 트랜지스터 제조방법에 관한 것으로, 특히 LDD(Lightly Doped Drain)구조를 갖는 트랜지스터를 형성할 때 스페이서가 형성될 지역에 있는 감광막으로 아르곤을 주입하여 조직을 치밀하게 형성함으로써 고농도 불순물을 주입하는 공정에서 스페이서와 같은 역할을 하는 마스크로 작용하게 하여 용이하게 트랜지스터를 형성하는 기술이다.

Description

반도체소자의 트랜지스터 제조방법
본 발명은 반도체소자의 트랜지스터 제조방법에 관한 것으로, 특히 LDD(Lightly Doped Drain)구조를 갖는 트랜지스터를 형성할 때 새로운 절연막 스페이서 대신에 치밀한 구조의 감광막을 이용하여 공정을 간단하게 하는 트랜지스터 제조방법에 관한 것이다.
트랜지스터의 채널영역에서 전자가 가속되어 드레인영역에서 전자가 게이트 전극방향으로 트랩되는 핫 일렉트론이 발생되는 문제점을 극복하기 위하여 소오스/드레인 영역에 저농도 영역인 LDD영역을 구비하는 트랜지스터가 일반화되었다.
종래의 LDD구조의 트랜지스터 제조과정을 제1도 내지 제4도를 참조하여 설명하면 다음과 같다.
제1도 내지 제4도는 본 발명의 실시예에 의해 트랜지스터를 제조하는 단계를 도시한 단면도이다.
제1도는 반도체기판(1)에 P-웰(2)을 형성하고, 소자분리막(3)을 제조하여 액티브영역을 나눈다음, 액티브영역의 반도체기판(1) 상부에 게이트 산화막(4)과 도전층을 증착한 다음, 패터닝 공정으로 상기 도전층의 일정 부분을 식각하여 게이트 전극(5)을 형성하고, 저농도의 n형 불순물을 상기 P-웰 (2) 영역으로 주입하여 저농도 영역(6)을 형성한 단면도이다.
제2도는 전체구조 상부에 절연막(7) 예를 들어 산화막을 증착한 단면도이다.
제3도는 상기 절연막(7)을 이방성 식각하여 상기 게이트 전극(5)의 측벽에 스페이서 절연막(7')을 형성한 단면도이다.
제4도는 n-형 고농도 불순물을 이온주입하여 소오스/드레인(8)을 형성한 단면도이다.
그러나, 상기한 종래기술은 절연막(7)을 이방성 식각하는 과정에서 또다른 타입 예를 들어 P형 트랜지스터의 액티브영역을 감광막으로 도포해 놓은 상태에서 식각을 진행하기 때문에 파티클이 발생하는 문제와 공정이 복잡하다는 문제가 있다.
본 발명은 상기한 문제점을 해결하기 위하여 LDD영역을 형성하기 위해 감광막을 도포하고, 상기 LDD영역 상부에 있는 감광막을 치밀한 구조로 형성하여 이온주입 마스크로 이용함으로써 파티클이 발생되는 문제와 공정을 간단히 할 수 있는 트랜지스터 제조방법을 제공하는데 그 목적이 있다.
제1도 내지는 제4도는 종래 기술에 의해 트랜지스터를 제조하는 단계를 도시한 단면도이다.
제5도 내지 제7도는 본 발명의 실시예에 의해 트랜지스터를 제조하는 단계를 도시한 단면도이다.
*도면의 주요부분에 대한 부호의 설명
1, 11:반도체 기판 2:p-웰
3, 12:소자분리막 4, 13:게이트 산화막
5, 14:게이트 전극 6, 16:저농도 영역
7':스페이스 절연막 8, 18:소오스/드레인 영역
15:제1 감광막 17:제2 감광막 패턴
상기한 목적을 달성하기 위한 본 발명의 반도체소자 제조방법에 있어서,
반도체기판 상부에 게이트 산화막과 게이트 전극을 형성하는 단계와,
저농도 불순물을 주입하여 저농도 영역을 형성하는 단계와,
전체구조 상부에 제1 감광막을 도포하고, 일정 두께 에치백하여 상기 저농도 영역 상부에 제1 감광막을 남겨 두는 단계와,
예정된 스페이서 영역과 상기 게이트 전극 상부에 제2 감광막을 제거하여 제2 감광막 패턴을 형성하는 단계와,
이온을 주입하여 노출된 제1 감광막의 조직을 치밀하게 형성하는 단계와,
상기 제2 감광막 패턴을 제거하는 단계와,
고농도 불순물을 이온주입하여 소오스/드레인을 형성하는 단계를 포함한다.
상기한 본 발명에 의해 LDD구조의 트랜지스터를 형성하는 공정에서 반도체 기판 상부에 감광막으로 도포하고, 게이트 전극의 측벽에 있는 감광막으로 아르곤을 주입시켜 감광막의 조직이 치밀하게 만들어 줌으로써 고농도 불순물을 이온 주입하는 공정에서 종래의 스페이서 절연막과 동일하게 이용할 수가 있다.
이하, 첨부된 도면을 참조하여 본 발명을 상세하게 설명하기로 한다.
제5도 내지 제9도는 본 발명의 바람직한 실시예에 의해 트랜지스터를 제조하는 단계를 도시한 단면도이다.
제5도는 반도체기판(11)에 소자분리막(13)을 제조하여 액티브영역을 나눈다음, 액티브영역의 반도체기판(11) 상부에 게이트 산화막(13)과 도전층을 증착한다음, 패터닝 공정으로 상기 도전층의 일정 부분을 식각하여 게이트 전극(14)을 형성하고, 노출된 반도체 기판(11)으로 저농도 (2.3×1013)의 n-형 불순물을 약 50KeV의 에너지로 상기 반도체 기판(1)으로 주입하여 저농도 영역(16)을 형성한 다음, 제1 감광막(15)을 5000-10000Å의 두께로 도포하고, 100-120℃의 온도에서 하드베이크를 40-60분 동안 실시하여 경화시킨 것을 도시한 단면도이다.
제6도는 전체구조 상부에 5000-10000Å의 두께로 제2 감광막을 도포하고, 마스크를 이용한 노광 및 현상 공정으로 게이트 전극(15)의 상부 및 스페이서가 형성될 부분의 감광막이 제거된 제2 감광막 패턴(17)을 형성하고, 60-80℃의 온도에서 약 20분 정도 하드베이크를 실시한 다음, 1×1013내지 1×1015의 농도의 불순물 예를 들어 3족 또는 5족 원소 또는 불활성 개스인 아르곤을 10-20KeV의 에너지로 노출된 제1 감광막(15)으로 이온주입하여 치밀한 구조의 제1 감광막(15')을 형성한 단면도이다.
제7도는 상기 제2 감광막 패턴(17)을 건식식각으로 제거한 다음, n-형 고종도 불순물 예를 들어 5×1015농도의 비소를 약 80KeV의 에너지로 이온주입하는 경우 상기 제1 감광막(15)을 통과한 상기 불순물 이온이 반도체 기판(11)으로 주입되어 소오스/드레인(18)이 형성되고, 상기 치밀한 구조의 제1 감광막(15')은 이온주입 베리어로 작용되어 하부의 저농도 영역(16)이 보호됨을 도시한 단면도이다.
참고로, 상기 제2 감광막 패턴(17)을 식각하는 공정에서 하부의 제1 감광막(15)도 일정 두께 제거될 수 있으나, 하부에 제1 감광막(15)이 제2 감광막 패턴(17)보다 상대적으로 더 강하게 경화되었기 때문에 큰 문제는 발생하지 않는다.
상기와 같이 게이트 전극에 형성되는 스페이서에 해당되는 감광막으로 아르곤을 이온주입하면 치밀한 구조의 감광막으로 형성됨으로써 고농도 불순물을 이온 주입하는 경우 상기 치밀한 구조의 감광막이 배리어 역할을 하게 되어 별도로 스페이서 절연막을 형성하지 않아도 된다.
상기한 LDD영역을 형성하기 위해 종래에는 스페이서 절연막을 형성하는 과정에서 또다른 타입 예를 들어 P형 트랜지스터의 LDD영역을 보호하기 위해서 상기 P형 트랜지스터의 액티브영역을 감광막으로 도포해 놓은 상태에서 상기 절연막을 식각을 진행하기 때문에 파티클이 발생하였으나 본 발명은 제1 감광막을 도포하고, 스페이서가 형성되는 위치에 해당되는 제1 감광막으로 아르곤을 이온 주입하여 고농도 불순물을 이온주입할 때 마스크로 이용할 수가 있다. 그결과 반도체 제조공정의 단순화를 기할 수가 있으며, 스페이서 산화막 형성시 문제가 되는 파티클이 발생되지 않고 공정이 용이하다는 장점이 있다.
상기한 본 발명이 상기 실시예에서 한정되지 않으며 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.

Claims (8)

  1. 반도체소자 제조방법에 있어서,
    도체 기판 상부에 게이트 산화막과 게이트 전극을 형성하는 단계와,
    저농도 불순물을 주입하여 저농도 영역을 형성하는 단계와,
    전체구조 상부에 제1 감광막을 도포하고, 경화시키는 단계와,
    상기 제1 감광막 상부에 제2 감광막을 도포한 다음, 예정된 스페이서 영역과 상기 게이트 전극 상부에 제2 감광막을 제거하여 제2 감광막 패턴을 형성하는 단계와,
    이온을 주입하여 노출된 제1 감광막의 조직을 치밀하게 형성하는 단계와,
    상기 제2 감광막 패턴을 제거하는 단계와,
    고농도 불순물을 이온주입하여 소오스/드레인을 형성하는 단계를 포함하는 반도체소자의 트랜지스터 제조방법.
  2. 제1항에 있어서,
    상기 저농도 불순물은 2.3×1013의 농도를 갖는 n-형 불순물인 것을 특징으로 하는 반도체소자의 트랜지스터 제조방법.
  3. 제1항에 있어서,
    상기 제1 감광막으로 주입하여 조직을 치밀하게 되도록 하는 원소는 3족, 5족 원소 또는 불활성 개스인 것을 특징으로 하는 반도체소자의 트랜지스터 제조방법.
  4. 제3항에 있어서,
    상기 불활성 개스는 아르곤인 것을 특징으로 하는 반도체소자의 트랜지스터 제조방법.
  5. 제4항에 있어서,
    상기 아르곤은 1×1013내지 1×1015의 농도와 10-20KeV의 에너지로 이온 주입하는 것을 특징으로 하는 반도체소자의 트랜지스터 제조방법.
  6. 반도체소자 제조방법에 있어서,
    반도체기판 상부에 게이트 산화막과 게이트 전극을 형성하는 단계와,
    저농도 불순물을 주입하여 저농도 영역을 형성하는 단계와,
    전체적으로 감광막을 도포하는 단계와,
    상기 게이트 전극의 측벽에 있는 감광막으로 불순물을 이온주입하여 치밀한 구조의 감광막으로 형성하는 단계와,
    고농도 불순물을 이온주입하여 소오스/드레인을 형성하는 단계를 포함하는 반도체소자의 트랜지스터 제조방법.
  7. 제6항에 있어서,
    상기 치밀한 구조의 감광막으로 형성하기 위한 불순물은 3족, 5족 원소 또는 불활성 개스인 것을 특징으로 하는 반도체소자의 트랜지스터 제조방법.
  8. 상기 불순물은 1×1013내지 1×1015의 농도와 10-20KeV의 에너지로 이온 주입하는 것을 특징으로 하는 반도체소자의 트랜지스터 제조방법.
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