KR100210712B1 - Semiconductor integrated circuit device using semiconductor chip having electrode pad array for stability wire bonding - Google Patents
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Abstract
본 발명은 많은 수의 입출력을 필요로 하는 반도체 칩을 포함하는 반도체 집적회로 소자에 있어서, 반도체 칩의 귀퉁이 부분에 있는 전극 패드와 리드 프레임 리드를 전기적으로 연결하는 본딩 와이어가 인접 본딩 와이어와 접촉하는 것을 방지하기 위해 반도체 칩의 귀퉁이 부분에 배열되어 있는 전극 패드를 반도체 칩의 안쪽으로 일정 거리만큼 이동시켜 배열하거나, 이와 동시에 귀퉁이 부분의 전극 패드의 피치를 더 크게 배치함으로써 귀퉁이 부분의 본딩 와이어간의 간격을 증가시킬 수 있는 전극 패드 구조를 갖는 반도체 칩을 이용한 반도체 집적회로 소자가 개시되어 있다.The present invention relates to a semiconductor integrated circuit device including a semiconductor chip requiring a large number of inputs and outputs, in which a bonding wire electrically connecting an electrode pad and a lead frame lead at a corner of a semiconductor chip is in contact with an adjacent bonding wire The electrode pads arranged at the corners of the semiconductor chip are arranged to move by a certain distance to the inside of the semiconductor chip, and at the same time, the pitch of the electrode pads of the corners is set larger, A semiconductor integrated circuit device using a semiconductor chip having an electrode pad structure capable of increasing the number of the electrode pads.
Description
본 발명은 반도체 집적회로 소자에 관한 것으로서, 보다 구체적으로는 많은 수의 입출력을 필요로 하는 반도체 집적회로 소자에서 인접한 본딩 와이어간의 전기적 쇼트를 방지하고 본딩 와이어의 안정성을 확보할 수 있도록 반도체 칩의 귀퉁이 부분에 있는 전극 패드가 칩 안쪽으로 일정 거리만큼 이동하여 배열되어 있는 구조를 갖는 반도체 칩을 이용한 반도체 집적회로 소자에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a semiconductor integrated circuit device, and more particularly, to a semiconductor integrated circuit device which requires a large number of input / The present invention relates to a semiconductor integrated circuit device using a semiconductor chip.
반도체 칩은 외부와의 전기적 접속을 위해 전극 패드(또는 본딩 패드)라고 하는 접속 수단을 반드시 필요로 하는데, 이러한 전기적 접속은 전극 패드와 리드 프레임의 리드를 금이나 알루미늄과 같은 본딩 와이어로 본딩하여 연결하는 와이어 본딩 기술을 이용하는 것이 보편적이다.The semiconductor chip requires a connecting means called an electrode pad (or bonding pad) for electrical connection with the outside. This electrical connection is achieved by bonding the electrode pads and the leads of the lead frame with bonding wires such as gold or aluminum It is common to use wire bonding technology.
와이어 본딩에 영향을 미치는 중요한 변수로는 와이어의 직경, 전극 패드의 간격(=패드 피치), 리드 프레임 리드의 간격(=리드 피치), 반도체 칩 활성면에서의 전극 패드의 배치 등이 있다. 본딩 와이어의 직경은 전극 패드와 리드 프레임 리드간의 거리, 즉 와이어 스팬(wire span)의 최대값을 결정하는 데에 영향을 미친다. 예를 들어서, 본딩 와이어의 직경이 1.25mil (0.00125 in., 32 micron)인 경우 직경의 100배인 125 mil을 최대 와이어 스팬으로 설계하는 것이 일반적이다. 최대 와이어 스팬은 리드 프레임 패드(=다이 패드)로부터 전극 패드가 떨어진 거리에 의해서도 좌우된다. 그리고, 플라스틱 패키지의 몸체를 형성하는 몰딩 공정에서 높은 압력으로 주입되는 몰딩 수지의 흐름에 의해 인접한 본딩 와이어끼리 접촉하여 전기적으로 단락되는 것을 얼마나 방지할 수 있느냐 하는 것도 최대 와이어 스팬을 결정하는 중요한 변수이다. 현재 패키지 조립공정에 적용할 수 있는 최대 와이어 스팬은 약 180 ~ 200 mil 정도이다.Important parameters influencing the wire bonding include the diameter of the wire, the interval (= pad pitch) of the electrode pads, the interval (= lead pitch) of the lead frame leads, and the arrangement of the electrode pads on the active surface of the semiconductor chip. The diameter of the bonding wire affects the distance between the electrode pad and the lead frame lead, that is, the maximum value of the wire span. For example, if the diameter of the bonding wire is 1.25 mils (0.00125 in., 32 microns), it is common to design 125 mils, 100 times the diameter, with the maximum wire span. The maximum wire span is also dependent on the distance the electrode pads are away from the lead frame pads (= die pads). It is also an important parameter to determine the maximum wire span to prevent the adjacent bonding wires from being electrically short-circuited by the flow of the molding resin injected at a high pressure in the molding process for forming the plastic package body . The maximum wire span applicable to the current package assembly process is about 180 to 200 mils.
패드 피치와 리드 피치는 기본적으로 제조하고자 하는 반도체 칩이 외부와 전기적으로 연결되어야 하는 통로를 얼마나 많이 필요로 하느냐에 따라 결정된다. 즉, 전극 패드의 수가 많아지면, 리드의 수도 많아지고 그만큼 패드 피치와 리드 피치도 줄어들 것이다. 패드 피치는 전극 패드의 크기, 전극 패드에 형성되는 와이어 볼의 크기, 와이어 본딩 장비의 캐필러리(capillary)와 인접 와이어 볼간의 간격, 캐필러리와 인접 본딩 와이어간의 간격 등에 영향을 받는다. 현재 와이어 본딩이 가능한 패드 피치는 약 80 ~ 100 micron이고, 리드 프레임의 제조가 가능한 리드 피치는 약 180 ~ 200 micron이다.The pad pitch and the lead pitch are basically determined by how much the semiconductor chip to be manufactured requires the passage to be electrically connected to the outside. That is, as the number of electrode pads increases, the number of leads increases, and the pad pitch and the lead pitch decrease accordingly. The pad pitch is affected by the size of the electrode pads, the size of the wire balls formed on the electrode pads, the spacing between the capillary and the adjacent wire balls of the wire bonding equipment, and the spacing between the capillary and adjacent bonding wires. Currently, wire pads are available in the range of about 80 to 100 microns, and the lead pitch of the lead frame is about 180 to 200 microns.
한편, 집적회로 소자 기술의 발달로 소자의 집적도가 높아지고 하나의 소자에 필요한 입출력의 수가 많아지게 된다. 이에 따라 리드 피치와 패드 피치의 축소가 요구된다.On the other hand, the development of integrated circuit device technology increases the degree of integration of devices and increases the number of input / output required for one device. Accordingly, the lead pitch and the pad pitch are required to be reduced.
도1a는 많은 입출력이 필요한 반도체 칩을 패키지하는 데에 사용되는 리드 프레임의 부분 평면도이고, 도1b도는 도1a의 'A' 부분을 확대한 부분 상세도이다. 반도체 칩(10)은 다이 패드(12)에 부착되며, 다이 패드(12)는 귀퉁이에 위치하는 4개의 타이 바(14; tie bar)에 의해 리드 프레임의 다른 부분과 연결되어 있다. 리드 프레임의 내부 리드(16)는 반도체 칩(10)의 전극 패드(20)와 본딩 와이어(18)에 의해 전기적으로 연결되어 있다. 내부 리드(16)는 반도체 칩(10)의 4개의 변을 향해 뻗어 있는데, 이런 구조를 갖는 리드 프레임을 이용한 패키지로는 QFP (Quad Flat Package), PLCC (Plastic Leaded Chip Carrier), CLCC (Ceramic Leaded Chip Carrier) 등이 있다. 이러한 패키지는 200개 이상의 입출력을 제공할 수 있으며, 핀 삽입 방식보다 실장 밀도가 높은 면 실장 방식을 채택하여 외부 리드는 J자 형태나 갈매기 날개 모양(gull-wing) 형태로 절곡된 쿼드(quad) 표면실장형 패키지이다.1A is a partial plan view of a lead frame used for packaging a semiconductor chip which requires a large number of input and output, and FIG. 1B is a partial detail view of an enlarged portion 'A' of FIG. 1A. The semiconductor chip 10 is attached to the die pad 12 and the die pad 12 is connected to the other part of the lead frame by four tie bars 14 located at the corners. The inner lead 16 of the lead frame is electrically connected to the electrode pad 20 of the semiconductor chip 10 by the bonding wire 18. The inner lead 16 extends toward the four sides of the semiconductor chip 10. The package using the lead frame having such a structure includes a QFP (Quad Flat Package), a PLCC (Plastic Leaded Chip Carrier), a CLCC Chip Carrier). These packages can provide more than 200 inputs and outputs, and the surface mount method, which has higher mounting density than the pin inserting method, allows the external leads to be quad-bended in J-shape or gull-wing shape. Surface mount type package.
이러한 쿼드 표면실장형 패키지에서는 반도체 칩(10)의 귀퉁이 부분에 있는 전극 패드(20)와 4개의 타이 바(14) 근처의 리드를 연결하는 본딩 와이어(18)는 와이어 스팬이 매우 커지게 된다. 예컨대, 반도체 칩(10)의 크기가 4675 μm2이고, 전극 패드(20)의 피치가 75 μm으로 일정하고, 리드 피치 lp가 200 μm인 208 핀 리드 프레임을 사용할 경우, 중앙쪽 와이어 스팬 S2는 182 mil인데 비해 귀퉁이쪽 와이어 스팬 S1은 218 mil이나 된다. 이러한 긴 본딩 와이어(18)를 사용하면 와이어 본딩 공정이나 몰딩 공정에서 인접 본딩 와이어(18)간의 접촉으로 전기적 쇼트가 생길 수 있다. 특히, 귀퉁이 쪽에 있는 본딩 와이어(18)는 전극 패드(20) 쪽으로 갈수록 인접 본딩 와이어(18)와의 간격이 더 좁아진다. 예를 들어, 위에서 설명한 반도체 칩(10)과 리드 프레임의 경우 d1은 97.6 μm인데 비해, d2는 136.5 μm이다. 그리고 귀퉁이 쪽에 있는 인접 본딩 와이어(18)의 간격은 반도체 칩(10)의 중앙변쪽에 있는 인접 본딩 와이어(18)의 간격보다 더 좁다.In this quad surface mount type package, the bonding spots 18 connecting the electrode pads 20 at the corners of the semiconductor chip 10 and the leads near the four tie bars 14 have a very large wire span. For example, when the size of the semiconductor chip 10 is 4675 μm 2 , the pitch of the electrode pads 20 is constant at 75 μm, and the 208-lead frame having the lead pitch lp of 200 μm is used, the center wire span S2 182 mil, while the corner wire span S1 is 218 mil. Use of such a long bonding wire 18 may cause electrical shorting due to contact between the adjacent bonding wires 18 in a wire bonding process or a molding process. Particularly, the distance between the bonding wire 18 on the corner side and the adjacent bonding wire 18 becomes narrower toward the electrode pad 20 side. For example, in the case of the semiconductor chip 10 and the lead frame described above, d1 is 97.6 占 퐉, while d2 is 136.5 占 퐉. And the interval of the adjacent bonding wires 18 on the corner side is narrower than the interval of the adjacent bonding wires 18 on the center side of the semiconductor chip 10. [
또한 주입구 방향 G의 양쪽 타이 바(14) 근처에 있는 귀퉁이 쪽의 긴 본딩 와이어(18)는 몰딩 공정에서 몰딩 수지가 주입되는 방향 G에 대해 수직으로 놓여 있기 때문에 전기적 쇼트가 일어날 가능성은 더 크다.Also, since the long bonding wires 18 on the corners near the tie bars 14 on both sides of the injection port direction G lie perpendicular to the direction G in which the molding resin is injected in the molding process, the possibility of electrical shorts is greater.
이런 문제점을 해결하기 위하여 도2에 나타낸 것처럼, 반도체 칩(10)의 귀퉁이 부분의 전극 패드(20)의 피치를 더 크게 하여 본딩 와이어(18)의 간격을 넓게 하면, 긴 본딩 와이어(18)에 의한 전기적 쇼트는 방지된다. 예를 들어서, 반도체 칩(10)의 크기가 4675 μm2이고, 전극 패드(20)의 피치가 75 μm일 때 귀퉁이쪽 전극 패드(22)의 피치를 120 μm으로 늘리면, 인접 본딩 와이어(18)간의 간격 d3은 119.6 μm, d4는 151.2 μm으로 증가한다.2, if the pitch of the electrode pads 20 at the corners of the semiconductor chip 10 is made larger to widen the interval between the bonding wires 18, Electrical shorts caused by the short circuit are prevented. For example, if the size of the semiconductor chip 10 is 4675 μm 2 and the pitch of the electrode pads 22 is 120 μm when the pitch of the electrode pads 20 is 75 μm, The spacing d3 between them increases to 119.6 μm and d4 increases to 151.2 μm.
그러나 귀퉁이쪽 전극 패드(22)의 피치를 늘리면 그 만큼 반도체 칩(10)의 면적이 증가해야 하고, 이것은 반도체 집적회로 소자의 소형화 경향에 역행하게 되어 바람직하지 않다.However, if the pitch of the electrode pads 22 on the corner side is increased, the area of the semiconductor chip 10 must be increased correspondingly, which is undesirable because the semiconductor integrated circuit device tends to be downsized.
따라서, 반도체 칩의 집적도가 높아짐에 따라 많은 입출력을 필요로 하는 요구에 부응함과 동시에 반도체 칩의 면적을 늘리지 않는 방안이 필요하게 된다.Accordingly, as the degree of integration of the semiconductor chip increases, it is necessary to meet a demand for a large amount of input and output, and at the same time to avoid increasing the area of the semiconductor chip.
따라서, 본 발명의 목적은 많은 입출력을 필요로 하는 반도체 집적회로 소자에서 본딩 와이어의 안정성을 확보하기 위한 것이다.Therefore, an object of the present invention is to secure the stability of a bonding wire in a semiconductor integrated circuit device requiring a large number of input and output.
본 발명의 또 다른 목적은 많은 입출력을 필요로 하는 반도체 집적회로 소자에서 반도체 칩의 귀퉁이 부분의 본딩 와이어간의 전기적 소트를 방지하기 위한 것이다.It is another object of the present invention to prevent electrical sorting between bonding wires of a corner portion of a semiconductor chip in a semiconductor integrated circuit device requiring a lot of input and output.
도1a는 종래 기술에 따른 반도체 칩이 부착된 리드 프레임의 부분 평면도.Fig. 1A is a partial plan view of a lead frame to which a semiconductor chip according to the related art is attached. Fig.
도1b는 도1a의 'A' 부분을 확대한 부분 상세도.1B is an enlarged partial view of the portion 'A' of FIG. 1A.
도2는 반도체 칩의 귀퉁이 부분의 전극 패드의 피치를 나머지 패드 피치보다 더 크게 한 종래 기술에 따른 리드 프레임의 부분 평면도.2 is a partial plan view of a lead frame according to the prior art in which the pitch of the electrode pads at the corner portion of the semiconductor chip is made larger than the remaining pad pitch.
도3a는 반도체 칩의 귀퉁이 부분의 전극 패드가 칩의 안쪽으로 일정한 거리만큼 이동한 본 발명에 따른 리드 프레임의 부분 평면도.FIG. 3A is a partial plan view of a lead frame according to the present invention in which an electrode pad at a corner portion of a semiconductor chip moves a predetermined distance inwardly of a chip. FIG.
도3b는 도3a의 'B' 부분을 확대한 부분 상세도.FIG. 3B is an enlarged partial view of the portion 'B' in FIG. 3A. FIG.
도4a는 반도체 칩의 귀퉁이 부분의 전극 패드가 칩의 안쪽으로 일정한 거리만큼 이동됨과 동시에 전극 패드의 피치를 더 크게 한 본 발명에 따른 리드 프레임의 부분 평면도.4A is a partial plan view of a lead frame according to the present invention in which electrode pads of a corner portion of a semiconductor chip are moved a predetermined distance to the inside of a chip and a pitch of electrode pads is increased.
도4b는 도4a의 'C' 부분을 확대한 부분 상세도.FIG. 4B is an enlarged partial view of a portion 'C' in FIG. 4A. FIG.
도면의 주요 부호에 대한 설명DESCRIPTION OF THE REFERENCE SYMBOLS
10; 반도체 칩 12; 리드 프레임 패드10; A semiconductor chip 12; Lead frame pad
14; 타이 바 16; 내부 리드14; Tie bar 16; Inner lead
18; 본딩 와이어 20, 22; 전극 패드18; Bonding wires 20, 22; Electrode pad
이러한 목적을 달성하기 위하여, 본 발명은 반도체 집적회로 소자에 있어서, 복수개의 전극 패드가 형성되어 있는 활성면을 갖는 반도체 칩과; 상기 반도체 칩이 부착되는 다이 패드와 상기 반도체 칩과 전기적으로 연결되는 복수의 내부 리드를 갖는 리드 프레임과; 상기 전극 패드와 내부 리드를 전기적으로 연결하는 본딩 와이어를 구비하며, 상기 활성면은 4개의 변과 4개의 귀퉁이 부분을 가지고, 상기 복수의 전극 패드는 상기 4개의 변을 따라 4각형 형상으로 배열되어 있으며, 상기 내부 리드는 상기 반도체 칩과 떨어져 상기 활성면의 4변을 향해 뻗어 있으며, 상기 4개의 귀퉁이 부분에 배열되어 있는 전극 패드는 활성면의 중앙쪽으로 일정한 거리만큼 이동하여 배열하되 다른 전극 패드보다 더 큰 피치를 갖도록 배열되어 있는 것을 특징으로 하는 와이어 본딩 안정성을 위한 전극 패드 배열을 갖는 반도체 칩을 이용한 반도체 집적회로 소자를 제공한다.According to an aspect of the present invention, there is provided a semiconductor integrated circuit device including: a semiconductor chip having an active surface on which a plurality of electrode pads are formed; A lead frame having a die pad to which the semiconductor chip is attached and a plurality of internal leads electrically connected to the semiconductor chip; And a bonding wire electrically connecting the electrode pad and the inner lead, wherein the active surface has four sides and four corner portions, and the plurality of electrode pads are arranged in a quadrangular shape along the four sides The inner leads extending away from the semiconductor chip toward the four sides of the active surface and the electrode pads arranged at the four corner portions are arranged to move by a predetermined distance toward the center of the active surface, The semiconductor integrated circuit device includes a semiconductor chip having an electrode pad arrangement for wire bonding stability, which is arranged to have a larger pitch.
도3a는 본 발명에 따른 구조를 갖는 반도체 칩이 부착된 리드 프레임의 부분 평면도이고, 도3b는 도3a의 부분 상세도이다. 반도체 칩(10)의 활성면의 네 모서리 부분에 복수개의 전극 패드(20, 22)가 배열되어 있다. 특히 반도체 칩(10)의 귀퉁이 부분에 있는 전극 패드(22)는 나머지 전극 패드(20)보다 반도체 칩(10)의 모서리 안쪽으로 일정 거리 ps만큼 이동되어 배치되어 있다. 반도체 칩(10) 안쪽으로 이동한 전극 패드(22)간의 패드 피치 pd는 나머지 전극 패드(20)의 패드 피치 pd와 동일하다. 이러한 전극 패드(20, 22) 배치를 갖는 반도체 칩(10)을 사용하면 반도체 칩의 면적을 늘리지 않고 귀퉁이 부분의 본딩 와이어(18) 간격을 넓히는 것이 가능하다.FIG. 3A is a partial plan view of a lead frame with a semiconductor chip having a structure according to the present invention, and FIG. 3B is a partial detail view of FIG. 3A. A plurality of electrode pads 20 and 22 are arranged at four corners of the active surface of the semiconductor chip 10. The electrode pads 22 at the corners of the semiconductor chip 10 are arranged to move to the inside of the corners of the semiconductor chip 10 by a distance ps more than the remaining electrode pads 20. The pad pitch pd between the electrode pads 22 moved to the inside of the semiconductor chip 10 is equal to the pad pitch pd of the remaining electrode pads 20. [ If the semiconductor chip 10 having the electrode pads 20 and 22 is used, it is possible to widen the interval of the bonding wires 18 at the corners without increasing the area of the semiconductor chip.
앞에서 예를 든 반도체 칩의 크기가 4675 μm2이고, 전극 패드의 피치가 75 μm로 일정하고, 리드 피치 lp가 200 μm인 208 핀 리드 프레임을 사용할 경우에 본 발명을 적용하여 귀퉁이 부분의 전극 패드(22)를 ps=70 μm 만큼 반도체 칩(10) 안쪽으로 이동시키면, 귀퉁이 부분의 본딩 와이어(18) 간격은 d1 = 130.8 μm, d2 = 160.2 μm으로 종래에 비해 33.2 μm, 23.7 μm씩 더 증가하게 된다. 인접 본딩 와이어(18)간의 간격이 더 커지면 몰딩 공정 등에서 인접 본딩 와이어(18)간의 전기적 쇼트가 생길 가능성이 줄어들고 보다 안정적인 와이어 본딩이 가능하게 된다.In the case of using the 208 pin lead frame having the semiconductor chip size of 4675 μm 2 , the electrode pad pitch of 75 μm and the lead pitch lp of 200 μm, the present invention is applied to the electrode pad The spacing of the bonding wires 18 at the corners is increased by 33.2 μm and 23.7 μm, respectively, compared to the conventional case, when d1 = 130.8 μm and d2 = 160.2 μm, when ps is moved to the inside of the semiconductor chip 10 by ps = . If the distance between the adjacent bonding wires 18 is larger, the possibility of electrical shorting between the adjacent bonding wires 18 in the molding process or the like is reduced, and more stable wire bonding becomes possible.
귀퉁이 쪽 전극 패드(22)가 ps만큼 이동되는 반도체 칩(10) 안쪽에는 원하는 집적회로 소자를 구성하는 패턴이 형성되어 있는데, 일반적으로 메모리 소자를 예를 들면, 반도체 칩의 중앙 부분에는 원하는 기억용량을 구현하기 위한 메모리 셀 영역 (코아 영역)이 존재하고 그 둘레에는 이 셀 영역을 제어하고, 전원을 공급하는 주변회로들이 배열되어 있고, 반도체 칩의 귀퉁이 부분에는 전기적 신호를 전달하기 위한 금속 도선이 지나간다. 따라서 회로 설계 단계에서 금속 도선의 배치의 변경을 통해 귀퉁이 쪽 전극 패드를 이동시킬 공간을 확보하는 것은 충분하다.A pattern constituting a desired integrated circuit element is formed inside the semiconductor chip 10 on which the corner electrode pad 22 is moved by ps. In general, a memory element, for example, (Core region) for realizing the semiconductor chip, and peripheral circuits for controlling the cell region and supplying power are arranged around the periphery of the memory cell region. A metal wire for transmitting an electrical signal is formed at the corner of the semiconductor chip It passes. Therefore, it is sufficient to secure a space for moving the electrode pad on the corner through the change of the arrangement of the metal wires in the circuit designing stage.
도4a는 본 발명의 또 다른 실시예에 따른 전극 패드 배열을 갖는 반도체 칩이 부착된 리드 프레임의 부분 평면도이고, 도4b는 도4a의 부분 상세도이다. 전극 패드(20, 22)의 피치는 모든 전극 패드(20, 22)에 대해 일정하지 않고, 귀퉁이 부분에 배열되어 있는 전극 패드(22)의 피치는 나머지 전극 패드(20)의 피치보다 더 크다. 이렇게 하면, 앞의 도3에서 나타낸 실시예에 비해서 귀퉁이 부분의 전극 패드를 반도체 칩 안쪽으로 보다 적게 이동시키면서도 와이어 간격을 크게 하는 것이 가능하다. 예를 들어서, 앞에서 예를 든 반도체 칩(10)과 리드 프레임의 경우 귀퉁이 전극 패드(22)를 반도체 칩(10) 안쪽으로 ps = 35 μm만 이동시키고 귀퉁이 쪽 전극 패드(22)의 피치 pd1을 나머지 전극 패드(20)의 피치 pd2 = 75 μm보다 더 큰 120 μm으로 했을 때 인접 본딩 와이어(18)간의 간격은 d1 = 141.7 μm, d2 = 166.2 μm로 증가하여 종래에 비해 44.1 μm, 29.7 μm만큼 더 늘어난다.FIG. 4A is a partial plan view of a lead frame with a semiconductor chip having an electrode pad arrangement according to another embodiment of the present invention, and FIG. 4B is a partial detail view of FIG. 4A. The pitches of the electrode pads 20 and 22 are not constant with respect to all the electrode pads 20 and 22 and the pitch of the electrode pads 22 arranged at the corners is larger than the pitch of the remaining electrode pads 20. This makes it possible to increase the wire spacing while moving the electrode pads of the corners to the inside of the semiconductor chip less than in the embodiment shown in Fig. For example, in the case of the semiconductor chip 10 and the lead frame as described above, when the corner electrode pads 22 are moved only ps = 35 μm inside the semiconductor chip 10 and the pitch pd1 of the corner side electrode pads 22 is When the pitches of the remaining electrode pads 20 are 120 μm larger than the pitch pd2 = 75 μm, the distance between adjacent bonding wires 18 increases to d1 = 141.7 μm and d2 = 166.2 μm, which is 44.1 μm and 29.7 μm More.
이상 설명한 바와 같이 본 발명에서는 귀퉁이 부분의 전극 패드가 반도체 칩의 안쪽으로 일정 거리만큼 이동하여 배열되어 있기 때문에 많은 입출력을 필요로 하는 반도체 칩의 귀퉁이 부분의 전극 패드와 리드 프레임 리드를 연결하는 본딩 와이어간의 간격을 크게 하는 것이 가능하다.As described above, according to the present invention, since the electrode pads at the corners are moved and arranged a certain distance inwardly of the semiconductor chip, the bonding pads for connecting the electrode pads of the corners of the semiconductor chip, It is possible to enlarge the interval between them.
아래의 표 1는 본 발명의 효과를 종래기술과 비교하여 나타내기 위한 것인데, 적용례 1 에서 사용하는 반도체 칩은 크기가 4675 μm2이고, 전극 패드의 피치가 75 μm로 일정하고, 리드 피치가 200 μm인 208 핀 리드 프레임이다. 적용례 1을 기준으로 본딩 와이어 간격이 증가한 양을 나타낸다. 적용례 2는 도2에서 나타낸 것처럼 귀퉁이 부분의 전극 패드 2개의 패드 피치를 120 μm로 한 경우이고, 적용례 3은 도2에서 나타낸 것처럼 귀퉁이 부분의 전극 패드 2개의 패드 피치를 150 μm로 한 경우이다.Table 1 below shows the effect of the present invention in comparison with the prior art. The semiconductor chip used in Application Example 1 has a size of 4675 mu m 2 , a pitch of electrode pads is constant at 75 mu m, a lead pitch is 200 μm in diameter. The amount of increase in bonding wire spacing based on Application Example 1 is shown. In Application Example 2, as shown in FIG. 2, the pad pitches of two electrode pads at the corners are 120 μm, and in Application Example 3, the pad pitches of two electrode pads at the corners are 150 μm.
적용례 4, 5, 6은 모두 본 발명을 적용한 경우의 결과값인데, 적용례 4는 도3에 나타낸 것처럼 귀퉁이 부분의 전극 패드 2개를 반도체 칩의 안쪽으로 35 μm씩 이동한 경우이고, 적용례 5는 70 μm씩 이동한 경우이다. 한편, 적용례 6은 도4에 나타낸 것처럼 귀퉁이 부분의 전극 패드 2개를 반도체 칩의 안쪽으로 35 μm 이동시키고 전극 패드의 피치를 120 μm로 한 경우이다.Application Examples 4, 5, and 6 are all the results obtained when the present invention is applied. In Application Example 4, two electrode pads at the corners are shifted inwardly of the semiconductor chip by 35 μm as shown in FIG. 3, 70 μm. In Application Example 6, as shown in Fig. 4, two electrode pads at the corners are shifted by 35 [micro] m to the inside of the semiconductor chip, and the pitch of the electrode pads is 120 [micro] m.
Claims (1)
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01196138A (en) * | 1988-01-29 | 1989-08-07 | Nec Corp | Master slice integrated circuit |
| JPH05198613A (en) * | 1992-01-22 | 1993-08-06 | Fujitsu Ltd | Semiconductor device |
Also Published As
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