KR970007842B1 - Plastic semiconductor package - Google Patents

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Abstract

The plastic package which has a leadframe(2) with a semiconductor chip(1), a paddle(3), and inner leads(4) serving as an electric connection path between the chip(1) and exterior of it and a package body(6) enclosing some area including gold wires(5)(5') and inner-lead(4) has following features of: forming bond pads(1a)(1b) on each upper and lower side of the chip(1); making an exposure hole(10) at the center of the paddle(3) to expose the lower side pad(1b) of the chip(1); wire-bonding the bonding pads(1a)(1b) and the inner lead(4) of leadframe(2) alternating the upper and lower side.

Description

플라스틱 반도체 패키지Plastic semiconductor package

제1도는 종래 일반적으로 알려지고 있는 플라스틱 반도체 패키지의 구조를 보인 단면도.1 is a cross-sectional view showing the structure of a conventionally known plastic semiconductor package.

제2도는 종래 패키지의 와이어 본딩 상태를 발췌해서 보인 부분 사시도.2 is a partial perspective view showing a wire bonding state of a conventional package.

제3도 내지 제5도는 본 발명에 의한 플라스틱 반도체 패키지를 설명하기 위한 도면으로서, 제3도는 본 발명 반도체 패키지의 전체 구조를 보인 단면도이고, 제4도는 본 발명 반도체 패키지에 사용되는 리드 프레임 구조를 보인 평면도이며, 제5도는 본 발명 반도체 패키지의 와이어 본딩 상태를 발췌해서 보인 부분 사시도이다.3 to 5 are views for explaining the plastic semiconductor package according to the present invention, Figure 3 is a cross-sectional view showing the overall structure of the semiconductor package of the present invention, Figure 4 is a lead frame structure used in the semiconductor package of the present invention 5 is a partial perspective view showing the wire bonding state of the semiconductor package according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 반도체 칩1a,1b : 본드 패드1 semiconductor chip 1a, 1b bond pad

2 : 리드 프레임3 : 패들2: lead frame 3: paddle

4 : 인너 리드5,5' : 골드 와이어4: inner lead 5,5 ': gold wire

6 : 패키지 몸체10 : 노출공6: package body 10: exposed hole

본 발명은 에폭시 몰딩 컴파운드등과 같은 몰드 수지로 몰딩하여 구성하는 플라스틱 반도체 패키지에 관한 것으로, 특히 반도체 칩의 상,하면에 본드 패드를 형성하고, 이 칩의 상,하부 본드 패드와 리드 프레임의 인너 리드를 교호로 번갈아 가면서 상,하로 와이어 본딩하여 구성함으로써 다핀 화인-피치(fine-pitch)에 적합하도록 한 플라스틱 반도체 패키지에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a plastic semiconductor package formed by molding with a mold resin such as an epoxy molding compound. In particular, bond pads are formed on upper and lower surfaces of a semiconductor chip, and inner and lower bond pads of the chip and an inner lead frame are formed. The present invention relates to a plastic semiconductor package suitable for a multi-pin fine-pitch by alternately configuring wires up and down alternately.

종래 일반적으로 알려지고 있는 플라스틱 반도체 패키지는 제1도 및 제2도에 도시한 바와 같이, 반도체 칩(1)이 리드 프레임(2)의 패들(3)위에 부착, 고정되어 있고, 상기 반도체 칩(1)의 본드 패드(1a)와 리드 프레임(2)의 인너 리드(4)가 골드 와이어(5)에 의해 연결되어 칩의 외부로의전기적인 접속 경로를 이루고 있으며, 상기와 같이된 반도체 칩(1)과 인너 리드(4)를 포함하는 일정면적이 에폭시 몰딩 컴파운도에 의해 몰딩되어 패키지 몸체(6)를 형성하고 있는 구조를 취하고 있다.In the conventionally known plastic semiconductor package, as shown in FIGS. 1 and 2, the semiconductor chip 1 is attached and fixed on the paddle 3 of the lead frame 2, and the semiconductor chip ( The bond pad 1a of 1) and the inner lead 4 of the lead frame 2 are connected by the gold wire 5 to form an electrical connection path to the outside of the chip. A certain area including 1) and the inner lead 4 is molded by the epoxy molding compound to form the package body 6.

도면에서 미설명 부호 7은 상기 인너 리드(4)에 연장, 형성되어 기판(도시되지 않음)에 접속되는 외부 단자를 이루는 아웃 리드를 보인 것이다.In the figure, reference numeral 7 denotes an out lead which extends and is formed on the inner lead 4 to form an external terminal connected to a substrate (not shown).

이와 같이 구성된 일반적인 반도체 패키지는 그의 아웃 리드(7)을 기판에 납땜, 고정하는 것에 의하여 실장되어 목적하는 소기의 동작을 하게 된다.The general semiconductor package configured as described above is mounted by soldering and fixing the out lead 7 to the substrate to perform a desired desired operation.

그러나, 상기한 바와 같은 종래의 반도체 패키지에 있어서는, 패키지의 핀수가 100핀 이상으로 갈 경우 인너 리드(4)의 피치가 점점 좁아져서 와이어 본딩시 인접 와이어와 쇼트되어 불량을 야기시킴으로써 수율저하를 초래하는 문제가 있었다.However, in the conventional semiconductor package as described above, when the number of pins of the package goes to 100 or more pins, the pitch of the inner lead 4 becomes narrower and shorter with the adjacent wires during wire bonding, resulting in poor yield. There was a problem.

이를 감안하여 창안한 본 발명의 목적을 다핀 화인-피치에 적당하도록 함과 아울러 와이어 본딩시의 쇼트 불량을 방지하여 불량으로 인한 수율저하 문제를 해소할 수 있도록 한 플라스틱 반도체 패키지를 제공함에 있다.In view of this, an object of the present invention is to provide a plastic semiconductor package that can be suited to a multi-pin fine-pitch and prevents a short defect during wire bonding to solve a problem of yield degradation due to the defect.

상기와 같은 본 발명의 목적을 달성하기 위하여, 반도체 칩의 상,하면에 신호 출력 단자인 본드 패드를 각각 형성하고, 상기 칩이 탑재되는 리드 프레임 패들의 중간부에 칩의 하면 본드 패드를 노출시키기 위한 노출공을 형성하여 상기 반도체의 칩의 상,하부 본드 패드와 리드 프레임의 인너 리드를 교호로 번갈아 가면서 상,하로 와이어 본딩한 후 몰딩하여 구성함을 특징으로 하는 플라스틱 반도체 패키지가 제공된다.In order to achieve the object of the present invention as described above, forming bond pads, which are signal output terminals, on the upper and lower surfaces of the semiconductor chip, respectively, and exposing the lower surface bond pads of the chip in the middle of the lead frame pads on which the chip is mounted. A plastic semiconductor package is provided by forming an exposed hole for bonding the upper and lower bond pads of the semiconductor chip and the inner lead of the lead frame by alternating wires up and down alternately and molding.

이와 같이 된 본 발명에 의한 플라스틱 반도체 패키지는 반도체 칩의 신호 출력 단자인 본드 패드를 배가시킬 수 있으므로 고집적 소자의 패키지가 가능하게 되고, 화인-피치의 인너 리드와 칩의 본드 패드를 상,하부에서 교호로, 예컨대 한번은 탑 와이어 본딩 그 다음은 바텀 와이어 본딩을 함으로써 와이어와 와이어의 피치를 2배 정도 크게 확보할 수 있어 인접 와이어와의 쇼트 불량을 방지할 수 있는 효과가 있다. 결국 인접 와이어와의 쇼트 불량으로 인한 수율저하를 어느 정도 해소할 수 있는 것이다.The plastic semiconductor package according to the present invention can double the bond pad which is the signal output terminal of the semiconductor chip, thereby enabling the packaging of highly integrated devices, and the inner-pitch of the fine-pitch and the bond pad of the chip on the upper and lower sides. Alternately, for example, once the top wire bonding, and then the bottom wire bonding, the pitch between the wire and the wire can be secured about twice as large, and there is an effect of preventing short defects with adjacent wires. As a result, the yield decrease due to short-circuit with adjacent wires can be solved to some extent.

이하, 상기한 바와 같은 본 발명에 의한 플라스틱 반도체 패키지의 구조 및 그에 따르는 작용 효과를 첨부도면에 의거하여 보다 상세히 설명한다.Hereinafter, the structure of the plastic semiconductor package according to the present invention as described above and the effects thereof will be described in more detail based on the accompanying drawings.

첨부한 제3도는 본 발명에 의한 반도체 패키지의 단면도이고, 제4도는 본 발명 패키지에 사용되는 리드 프레임의 구조를 보인 평면도이며, 제5도는 본 발명 패키지의 와이어 본딩 상태를 발췌해서 보인 부분 사시도로서, 이에 도시한 바와 같이, 본 발명에 의한 플라스틱 반도체 패키지의 기본 구조, 즉 반도체 칩(1)과, 상기 칩(1)이 탑재되는 패들(3) 및 상기 칩에 와이어 본딩되는 다수개의 인너 리드(4)를 구비하여 칩의 외부로의 전기적인 접속 경로를 이루는 리드 프레임(2)와, 와이어 본딩을 위한 다수개의 골드 와이어(5) 및 상기 칩(1)과 리드 프레임(2)의 인너 리드(4)를 포함하는 일정면적을 에워 싸도록 몰드수지로 형성되는 패키지 몸체(6)로 이루어지는 기본구조는 종래와 같다.FIG. 3 is a cross-sectional view of the semiconductor package according to the present invention, and FIG. 4 is a plan view showing the structure of the lead frame used in the package of the present invention, and FIG. 5 is a partial perspective view showing the wire bonding state of the package of the present invention. As shown therein, the basic structure of the plastic semiconductor package according to the present invention, that is, the semiconductor chip 1, the paddle 3 on which the chip 1 is mounted, and a plurality of inner leads wire-bonded to the chip ( 4) a lead frame 2 forming an electrical connection path to the outside of the chip, a plurality of gold wires 5 for wire bonding, and inner leads of the chip 1 and the lead frame 2 The basic structure of the package body 6 formed of a mold resin so as to surround a predetermined area including 4) is the same as in the prior art.

여기서, 본 발명에 의한 반도체 패키지는 상기 반도체 칩(1)의 상,하면에 신호, 입,출력 단자인 본드패드(1a)(1b)가 일정간격을 유지하여 형성되어 있고, 이 칩(1)이 부착, 고정되는 리드 프레임(2) 패들(3)의 중간부에는 상기 칩(1)의 하면 본드 패드(1b)를 노출시키기 위한 노출공(10)이 형성되어 칩(1)의 본드 패드(1a)(1b)와 리드 프레임(2)의 인너 리드(4)를 교호로 번갈아 가면서 상,하로 와이어 본딩하여 전기적으로 접속, 연결시키도록 구성되어 있다.In the semiconductor package according to the present invention, the bond pads 1a and 1b, which are signal, input and output terminals, are formed on the upper and lower surfaces of the semiconductor chip 1 at a constant interval. An exposed hole 10 for exposing the bottom bond pad 1b of the chip 1 is formed in the middle portion of the paddle 3 to which the lead frame 2 is attached and fixed. 1a) and 1b and the inner lead 4 of the lead frame 2 are alternately wire-bonded up and down alternately to be electrically connected and connected.

즉, 본 발명에 의한 반도체 패키지는 반도체 칩(1)과 리드 프레임(2)의 인너 리드(4)를 전기적으로 접속, 연결함에 있어서, 먼저 반도체 칩(1)의 상면 본드 패드(1a)와 일측 인너 리드(4)를 골드 와이어(5)를 이용하여 탑 와이어 본딩한 후, 그 다음에는 반도체 칩(1)의 하면 본드 패드(1b)와 다음 인너리드(4)를 다른 골드 와이어(5')를 이용하여 바텀 와이어 본딩하는 방법으로 상,하 교대로 와이어 본딩을 함으로써 와이어간의 피치가 기존보다 2배 이상 커지도록 구성되어 있는 것이다.That is, in the semiconductor package according to the present invention, when the semiconductor chip 1 and the inner lead 4 of the lead frame 2 are electrically connected and connected, first, one side of the upper surface bond pad 1a of the semiconductor chip 1 is connected. The inner lead 4 is top wire bonded using the gold wire 5, and then the lower surface bond pad 1b and the next inner lead 4 of the semiconductor chip 1 are connected to the other gold wire 5 '. By using bottom wire bonding method by wire bonding alternately up and down, the pitch between the wire is configured to be more than twice larger than the conventional.

상기와 같은 상,하 와이어 본딩을 위하여, 반도체 칩(1)의 상,하면에 본드 패드(1a)(1b)를 각각 형성하였고, 이 칩이 탑재되는 리드 프레임(2) 패들(3)의 중간부에는 상기 칩(1)의 하면 본드 패드(1b)를 노출시키기 위한 노출공(10)을 형성하였다.For the upper and lower wire bonding as described above, bond pads 1a and 1b are formed on the upper and lower surfaces of the semiconductor chip 1, respectively, and the middle of the paddle 3 of the lead frame 2 on which the chip is mounted. An exposed hole 10 for exposing the lower surface bond pad 1b of the chip 1 is formed in the portion.

상기와 같이 중간부에 노출공(10)이 형성된 패들(3)를 가지는 리드 프레임(2)의 구조가 제4도에 도시되어 있는 바, 도시한 바와 같이, 패들(3)이 노출공(10)에 의해 사각테 형상으로 형성되어 있음을 알 수 있다.As shown in FIG. 4, the structure of the lead frame 2 having the paddle 3 having the exposed hole 10 formed in the middle portion thereof is illustrated in FIG. 4. As illustrated, the paddle 3 has the exposed hole 10. It can be seen that it is formed in a rectangular frame shape by).

이와 같은 리드 프레임(2)을 이용하여 그의 인너 리드(4)와 반도체 칩(1)의 본드 패드(1a)(1b)을 와이어 본딩한 상태가 제5도에 도시되어 있다.The state in which the inner lead 4 and the bond pads 1a and 1b of the semiconductor chip 1 are wire-bonded using the lead frame 2 is shown in FIG.

그외 반도체 패키지를 구성하는 여타 구성은 종래와 같으므로 동일한 부분에 대해서는 동일 부호를 부여하고 여기서는 상세한 설명은 생략한다.Since other configurations constituting the semiconductor package are the same as in the prior art, the same reference numerals are assigned to the same parts, and detailed description thereof will be omitted.

한편, 상기와 같은 구성을 갖는 본 발명에 의한 반도체 패키지의 제조 방법은 와이어 본딩을 상,하부로 번갈아 가면서 한다는 것을 제외하고는 기본적으로 일반적인 플라스틱 반도체 패키지의 제조 방법에 준하고 있으며, 이와 같이 제작된 본 발명에 의한 반도체 패키지의 작용 또한 종래와 같다.On the other hand, the manufacturing method of the semiconductor package according to the present invention having the configuration as described above is basically in accordance with the general manufacturing method of the plastic semiconductor package, except that the wire bonding is alternately up and down, The operation of the semiconductor package according to the present invention is also the same as before.

즉, 패키지 몸체(6)의 외측으로 돌출되는 리드 프레임(2)의 아웃 리드(7)를 적용할 셋트의 기판에 납땜, 고정하는 것으로 실장되어 소기의 동작을 하는 작용은 종래와 같으나, 보다 많은 수의 핀수 설계가 가능하므로 고집적 소자의 패키지가 가능하게 되고, 다핀 구조임에도 불구하고 와이어와 인접 와이어간의 피치는 2배 이상 크게 유지함으로써 와이어 쇼트불량을 억제할 수 있는 것이다.That is, the soldering and fixing to the set of substrates to which the out lead 7 of the lead frame 2 protruding outward of the package body 6 is mounted to perform a desired operation as in the prior art. Since the number of pins can be designed, a package of highly integrated elements is possible, and the wire short defect can be suppressed by maintaining the pitch between the wire and the adjacent wire twice as large as the multi-pin structure.

이상에서 상세히 설명한 바와 같이, 본 발명에 의한 플라스틱 반도체 패키지는 반도체 칩의 신호 출력 단자인 본드 패드를 배가 시킬 수 있으므로 고집적 소자의 패키지가 가능하게 되고, 화인-피치의 인너 리드와 칩의 본드 패드를, 상,하부에서 교호로, 예컨대 한번은 탑 와이어 본딩 그 다음은 바텀 와이어 본딩을 함으로써 와이어와 와이어의 피치를 2배 정도 크게 확보할 수 있어 인접 와이어와의 쇼트 불량을 방지할 수 있는 효과가 있다. 결국 인접 와이어와의 쇼트 불량으로 인한 수율저하를 어느 정도 해소할 수 있는 것이다.As described in detail above, the plastic semiconductor package according to the present invention can double the bond pad which is the signal output terminal of the semiconductor chip, thereby enabling the packaging of the highly integrated device, and the inner pad of the fine-pitch and the bond pad of the chip. Alternately, the top and bottom alternately, for example, once the top wire bonding, and then the bottom wire bonding can be secured about twice as large as the pitch of the wire and the wire, there is an effect that can prevent a short defect with the adjacent wire. As a result, the yield decrease due to short-circuit with adjacent wires can be solved to some extent.

Claims (1)

반도체 칩(1)과, 상기 칩(1)이 탑재되는 패들(3) 및 상기 칩에 와이어 본딩되는 다수개의 인너 리드(4)를 구비하여 칩의 외부로의 전기적인 접속 경로를 이루는 리드 프레임(2)과, 와이어 본딩을 위한 다수개의 골드 와이어(5)(5') 및 상기 칩(1)과 리드 프레임(2)의 인너 리드(4)를 포함하는 일정면적을 에워 싸는 패키지 몸체(6)를 구비한 것에 있어서, 상기 반도체 칩(1)의 상,하면에 신호 입,출력 단자인 본드 패드(1a)(1b)를 각각 형성하고, 이 칩(1)이 부착, 고정되는 리드 프레임(2) 패들(3)의 중간부에 상기 칩(1)의 하면 본드 패드(1b)를 노출시키기 위한 노출공(10)을 형성하여 칩(1)의 본드 패드(1a)(1b)와 리드 프레임(2)의 인너 리드(4)를 교호로 번갈아 가면서 상,하로 와이어 본딩하여 구성한 것을 특징으로 하는 플라스틱 반도체 패키지.A lead frame comprising a semiconductor chip 1, a paddle 3 on which the chip 1 is mounted, and a plurality of inner leads 4 wire-bonded to the chip to form an electrical connection path to the outside of the chip ( 2) and a package body 6 enclosing a predetermined area comprising a plurality of gold wires 5 '5' for wire bonding and inner leads 4 of the chip 1 and the lead frame 2; In the upper and lower surfaces of the semiconductor chip 1, bond pads 1a and 1b which are signal input and output terminals are formed respectively, and the lead frame 2 to which the chip 1 is attached and fixed is provided. The exposed hole 10 for exposing the bottom bond pad 1b of the chip 1 in the middle of the paddle 3 is formed to bond the pads 1a and 1b of the chip 1 with the lead frame ( A plastic semiconductor package comprising a wire bonding up and down while alternating the inner lead 4 of 2).
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