KR100431315B1 - Chip size package fabricated by simple process and fabricating method thereof to reduce manufacturing cost - Google Patents

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Abstract

PURPOSE: A semiconductor package is provided to reduce the manufacturing cost by simplifying a fabrication process in comparison with a conventional plastic package process. CONSTITUTION: A plurality of electrode pads(12) are formed in a semiconductor chip(11). A couple of lead frames(13a,13b) having left and right symmetrical L-shaped structures are adhered to both sides of the semiconductor chip. A wire(15) is used for connecting the electrode pads to the lead frames. A conductive bump is adhered on each top end of the lead frames. A ceramic cap(18) is inserted and fixed to the lead frames in order to seal up a top space of the semiconductor chip.

Description

반도체 패키지 및 그 제조방법.Semiconductor package and manufacturing method thereof.

본 발명은 반도체 패키지에 관한 것으로, 보다 구체적으로는, 칩 사이즈 패키지(chip size package: 이하 CSP)에 관한 것이다.The present invention relates to a semiconductor package, and more particularly, to a chip size package (hereinafter referred to as CSP).

일반적으로, 가전 제품의 소형화 추세에 따라, 반도체 베어(bare) 칩과 거의 비슷한 크기의 소형 패키지가 요구된다.In general, with the trend toward miniaturization of home appliances, a small package having a size almost similar to a semiconductor bare chip is required.

도 1은 CSP 패키지의 일예를 도시한 것이다.1 illustrates an example of a CSP package.

도면에서, 도면 부호 1은 반도체 칩이고, 2는 반도체 칩(1)상에 배열된 전극 패드들이고, 3은 인쇄 회로 기판과 접착될 외부 범프이다. 또한, 도면 부호 4는 외부 범프(3)와 전극 패드(2)간을 연결하는 전도성 패턴이고, 5는 상기 칩(1)을 감싸는 봉지체이다.In the figure, reference numeral 1 is a semiconductor chip, 2 is electrode pads arranged on the semiconductor chip 1, and 3 is an external bump to be bonded with the printed circuit board. In addition, reference numeral 4 is a conductive pattern connecting the external bumps 3 and the electrode pads 2, and 5 is an encapsulation body surrounding the chip 1.

도면에서와 같이, CSP 패키지(10)는, 다수개의 전극 패드(2)를 구비하는 칩(1)상에 외부로 돌출된 형태로 부착된 전도성 범프(3)와, 칩(1)상의 전극 패드(2)들과 범프(3)를 연결하는 전도성 패턴(4) 예를들어, 전도성 테이프 및, 반도체 칩(1)를 감싸는 봉지체(5)로 구성된다.As shown in the figure, the CSP package 10 includes a conductive bump 3 attached to the chip 1 having a plurality of electrode pads 2 to protrude outwardly, and an electrode pad on the chip 1. Conductive pattern 4 for connecting the bumps 3 to the (2), for example, a conductive tape and an encapsulation body 5 surrounding the semiconductor chip 1.

이때, 외부 범프(3)는 봉지체(5) 상부로 돌출되어, 외부로 노출된다. 또한 전도성 패턴(4)는 일반적인 플라스틱 패키지에서 와이어의 역할을 한다.At this time, the external bumps 3 protrude upward from the encapsulation body 5 and are exposed to the outside. The conductive pattern 4 also serves as a wire in a typical plastic package.

이러한 CSP 패키지는, 외부로 신호의 전달체계를 이루는 리드 프레임 대신에 적은 면적을 차지하는 전도성 범프(2)가 구비되고, 리드 프레임과 전극 패드(2)간을 연결하는 와이어 대신 점유 면적이 적은 전도성 패턴(4)이 구비되므로써, 패키지의 높이 및 폭을 줄일 수 있다.The CSP package includes a conductive bump 2 that occupies a small area instead of a lead frame that forms a signal transmission system to the outside, and a conductive pattern having a small occupied area instead of a wire connecting the lead frame and the electrode pad 2. By providing (4), the height and width of the package can be reduced.

그러나, 상기와 같은 종래의 CSP 패키지는 구조적으로는 매우 간단하지만, 제작 공정이 복잡하고, 상기 범프(3)와 전극 패드(2)를 연결하는 전도성 패턴(4) 즉, 전도성 테이프를 칩(11)상에 성형하기 어렵다는 단점이 있다.However, although the conventional CSP package is very simple in structure, the manufacturing process is complicated, and the conductive pattern 4 connecting the bump 3 and the electrode pad 2, that is, the conductive tape is chipped. There is a disadvantage in that it is difficult to mold on).

따라서, 본 발명의 목적은 상기한 종래의 문제점을 해결하기 위하여 안출된것으로, 제조 공정이 단순하면서도 칩 사이즈에 가까운 크기를 얻을 수 있는 반도체 패키지를 제공하는 것이다.Accordingly, an object of the present invention is to provide a semiconductor package that can be obtained in a size close to the chip size while the manufacturing process is simple to solve the above problems.

또한, 본 발명의 다른 목적은, 상기한 반도체 패키지의 제조방법을 제공하는 것이다.Another object of the present invention is to provide a method for manufacturing the semiconductor package.

도 1은 종래의 칩 크기의 패키지의 사시도.1 is a perspective view of a conventional chip size package.

도 2는 본 발명의 일 실시예에 따른 반도체 패키지의 단면도.2 is a cross-sectional view of a semiconductor package according to an embodiment of the present invention.

도 3은 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도.3 is a cross-sectional view of a semiconductor package according to another embodiment of the present invention.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

11 : 반도체 칩 12 : 전극 패드11: semiconductor chip 12: electrode pad

13a,13b : 리드 프레임 14 : 접착제13a, 13b: lead frame 14: adhesive

15 : 와이어 16 : 수지 물질15 wire 16: resin material

17 : 솔더 볼 18 : 캡17: solder ball 18: cap

20 : 패키지20: Package

상기한 본 발명의 목적을 달성하기 위하여, 본 발명은 다수개의 전극 패드가 구비된 반도체 칩; 상기 반도체 칩의 양측 상단에 부착되고, 좌우 대칭된 "L"자형 구조를 갖는 리드 프레임; 상기 전극 패드와 리드 프레임을 연결하는 와이어; 상기 리드 프레임으로 둘러싸여진 칩 상부 공간을 밀봉하는 밀봉 수단; 및 상기 리드 프레임 최상단에 부착되는 도전성 범프를 포함하는 것을 특징으로 한다.In order to achieve the above object of the present invention, the present invention is a semiconductor chip having a plurality of electrode pads; A lead frame attached to both upper ends of the semiconductor chip and having a left-right symmetrical "L" shaped structure; A wire connecting the electrode pad and the lead frame; Sealing means for sealing a chip upper space surrounded by the lead frame; And a conductive bump attached to an uppermost end of the lead frame.

또한, 본 발명에 따른 반도체 패키지의 제조방법은, 다수개의 전극 패드를 구비한 반도체 칩의 양측에 "L"자형으로 된 리드 프레임을 부착하는 단계; 상기 리드 프레임과 상기 반도체 칩의 전극 패드를 와이어 본딩하는 단계; 상기 리드 프레임으로 둘러싸여진 칩 상부의 공간을 밀봉하는 단계; 상기 리드 프레임 최상단에 도전성 범프를 부착하는 단계를 포함하는 것을 특징으로 한다.In addition, the method for manufacturing a semiconductor package according to the present invention includes the steps of: attaching a lead frame having an "L" shape on both sides of a semiconductor chip having a plurality of electrode pads; Wire bonding the lead frame and an electrode pad of the semiconductor chip; Sealing a space above the chip surrounded by the lead frame; And attaching a conductive bump to an uppermost end of the lead frame.

본 발명에 의하면, 칩의 양측 상단에 좌우 대칭된 "L" 자형 구조의 리드 프레임이 부착되고, 이 리드 프레임으로 둘러싸여진 칩 상부의 공간이 밀봉되어, 칩 측면으로의 확장이 없는 칩 크기의 패키지를 형성하게 된다.According to the present invention, a lead frame having a left-right symmetrical "L" shaped structure is attached to the upper ends of both sides of the chip, and the space in the upper portion of the chip surrounded by the lead frame is sealed, so that there is no expansion of the chip size in the chip side Will form.

[실시예]EXAMPLE

이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

첨부된 도면 도 2는 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이고, 도 3은 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도이다.2 is a cross-sectional view of a semiconductor package according to an embodiment of the present invention, and FIG. 3 is a cross-sectional view of a semiconductor package according to another embodiment of the present invention.

먼저, 도 2를 참조하여, 본 발명에 따른 반도체 패키지는, 집적회로가 형성되고 표면에 전극 패드(12)들이 배열된 반도체 칩(11) 상부에, 반도체 칩(11)의 중앙을 기준으로 양측 상부에 좌우 대칭된 "L"자형 구조로 된 한 쌍의 리드 프레임(13a,13b)이 접착제(14)에 의하여 부착된다. 이때, 상기 "L"자형의 수직 부분은 반도체 칩(11)의 가장 자리면과 일치되도록 설치됨이 바람직하다.First, referring to FIG. 2, in the semiconductor package according to the present invention, both sides of the semiconductor package 11 are formed on the semiconductor chip 11 on which the integrated circuit is formed and the electrode pads 12 are arranged on the surface thereof. A pair of lead frames 13a and 13b having a left-right symmetrical "L" shaped structure is attached by the adhesive 14. At this time, the vertical portion of the "L" shape is preferably installed to match the edge of the semiconductor chip (11).

여기서, 상기 반도체 칩(11)의 배면에는, 패키지 제작시 칩(11)을 지지하기 위한 지지용 테이프(도시되지 않음)가 부착될 수 있다.Here, a supporting tape (not shown) for supporting the chip 11 may be attached to the rear surface of the semiconductor chip 11.

이때, 상기 "L"자형 구조를 지닌 리드 프레임(13a,13b)은, 제작시에는 좌우 대칭된 "Z" 자 구조로 형성된 후, 공정 진행중에 Z자 상단이 제거되어, "L"자형을 취하게 된다. 따라서, 리드 프레임(13a,13b)의 높이를 공정자가 임의로 조절 가능하다.At this time, the lead frames (13a, 13b) having the "L" shaped structure is formed in a "Z" shaped structure symmetrically at the time of manufacture, the Z-shaped upper end is removed during the process, taking the "L" shape Done. Therefore, the operator can arbitrarily adjust the height of the lead frames 13a and 13b.

상기 리드 프레임(13a,13b)의 소정 부분과 반도체 칩(11) 상의 전극 패드(12)는 와이어(15)에 의하여 본딩된다.Predetermined portions of the lead frames 13a and 13b and the electrode pads 12 on the semiconductor chip 11 are bonded by wires 15.

양측 리드 프레임(13a,13b)으로 둘러싸여진 반도체 칩(11) 상부 공간에, 수지물질(16)이 매립되어, 패키지(20)가 완성된다.The resin material 16 is embedded in the upper space of the semiconductor chip 11 surrounded by both lead frames 13a and 13b to complete the package 20.

패키지(20)에 외부 신호를 인가하기 위하여, 리드 프레임(13a,13b) 최상단에 외부 단자용 도전성 범프 예를 들어, 솔더 볼(17)이 부착된다.In order to apply an external signal to the package 20, a conductive bump for an external terminal, for example, a solder ball 17 is attached to the top of the lead frames 13a and 13b.

이러한 구성을 갖는 반도체 패키지는, L자형의 리드 프레임(13a,13b)을 반도체 칩(11)에 부착하는 다이 본딩 공정, 리드 프레임(13a,13b)과 전극 패드(12)를 전기적 접속하는 와이어 본딩 공정, 수지 물질(16)로 리드 프레임(13a,13b)으로 한정된 공간을 충진하는 몰딩 공정, 및 솔더 볼(17)을 리드 프레임(13a,13b) 상에 접착시키는 외부 범프 부착 공정의 4 스텝만으로 패키지가 형성된다. 따라서, 종래의 플라스틱 패키지의 제조 공정(다이 본딩→와이어 본딩→몰딩 공정→트림 공정→포밍 공정→외부 단자 부착 공정)보다 1스텝 이상의 공정을 줄일 수 있다.The semiconductor package having such a configuration includes a die bonding step of attaching the L-shaped lead frames 13a and 13b to the semiconductor chip 11, and wire bonding electrically connecting the lead frames 13a and 13b and the electrode pad 12 to each other. Only four steps of the process, a molding process for filling the space defined by the lead frames 13a and 13b with the resin material 16, and an external bump attaching process for adhering the solder balls 17 on the lead frames 13a and 13b. The package is formed. Therefore, the process of one step or more can be reduced from the conventional manufacturing process of a plastic package (die bonding-wire bonding-molding process-trimming process-forming process-external terminal attachment process).

또한, 복잡한 공정으로 형성되는 전도성 패턴의 형성 대신, 공지의 와이어 본딩 공정을 이용하면서도 칩 크기를 갖는 패키지를 형성하게 되므로, 공정의 단순화를 이룰 수 있다.In addition, instead of forming a conductive pattern formed by a complicated process, a package having a chip size is formed while using a known wire bonding process, thereby simplifying the process.

또한, 리드 프레임의 높이를 임의로 조절할 수 있어, 칩 사이즈를 줄일 수 있다.In addition, since the height of the lead frame can be arbitrarily adjusted, the chip size can be reduced.

더불어, 리드 프레임(13a,13b)으로 둘러싸여진 칩(11) 상부 공간에만 수지 물질(16)이 매립되므로, 종래의 플라스틱 패키지(칩 상,하부가 수지 물질로 둘러싸인 구조) 보다 워피지(warpage) 특성이 우수하다.In addition, since the resin material 16 is embedded only in the upper space of the chip 11 surrounded by the lead frames 13a and 13b, the warpage is more than that of a conventional plastic package (a structure in which the upper and lower portions of the chip are surrounded by the resin material). Excellent property

도 3은 본 발명의 다른 실시예를 설명하기 위한 도면으로, 본 실시예는 리드 프레임으로 한정된 칩 상부 공간내에 수지 물질로 충진, 밀봉하지 않고, 상기 리드 프레임(13a,13b)의 최상에, 칩(11) 상부 공간이 밀봉되도록 세라믹 캡(18)이 삽입 고정된다. 따라서, 패키지(20)를 완성한다.FIG. 3 is a view for explaining another embodiment of the present invention. In this embodiment, a chip is filled and sealed with a resin material in a chip upper space defined by a lead frame, and the chip is placed on top of the lead frames 13a and 13b. (11) The ceramic cap 18 is inserted and fixed so that the upper space is sealed. Thus, the package 20 is completed.

이와같이, 본 발명에 따른 패키지는, 수지충진을 하지 않고도, 용이하게 밀봉시킬 수 있는 장점이 있다.As such, the package according to the present invention has an advantage of being easily sealed without the resin filling.

이상에서 자세히 설명된 바와 같이, 본 발명에 의하면, 칩의 양측 상단에 좌우 대칭된 "L" 자형 구조의 리드 프레임이 부착되고, 이 리드 프레임으로 둘러싸여진 칩 상부의 공간이 밀봉되어, 칩 측면으로의 확장이 없는 칩 크기의 패키지를 형성하게 된다.As described in detail above, according to the present invention, a lead frame having a left and right symmetrical "L" shaped structure is attached to both sides of the chip, and the space above the chip surrounded by the lead frame is sealed to the chip side. This results in a chip-sized package without expansion.

또한, 본 발명은 기존의 플라스틱 패키지 공정보다 제조 공정이 단순화되어, 제조 단가가 감소된다.In addition, the present invention simplifies the manufacturing process than the conventional plastic package process, the manufacturing cost is reduced.

더욱이, 칩 상부 공간만이 수지 밀봉 또는 캡에 의하여 밀봉되므로, 워피지 특성이 개선된다.Moreover, since only the chip upper space is sealed by the resin seal or the cap, the warpage property is improved.

또한, 리드 프레임의 높이 조절이 가능하여 박형화된 패키지를 형성할 수 있다.In addition, the height of the lead frame can be adjusted to form a thinner package.

기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.In addition, this invention can be implemented in various changes within the range which does not deviate from the summary.

Claims (3)

다수개의 전극 패드가 구비된 반도체 칩; 상기 반도체 칩의 양측 상단에 부착되고, 좌우 대칭된 "L"자형 구조를 갖는 한 쌍의 리드 프레임; 상기 전극 패드와 리드 프레임을 연결하는 와이어; 및 상기 리드 프레임의 최상단에 부착된 도전성 범프를 포함한 반도체 패키지에 있어서,A semiconductor chip having a plurality of electrode pads; A pair of lead frames attached to upper ends of both sides of the semiconductor chip and having left and right symmetrical “L” shaped structures; A wire connecting the electrode pad and the lead frame; And a conductive bump attached to an uppermost end of the lead frame. 상기 리드 프레임 내부에 상기 칩 상부 공간을 밀봉되도록 삽입 고정되는 세라믹 캡을 구비한 것을 특징으로 하는 반도체 패키지.And a ceramic cap inserted into the lead frame to seal the upper space of the chip. 다수개의 전극 패드를 구비한 반도체 칩의 양측 상단에 "L"자형으로 된 리드 프레임을 부착하는 단계;Attaching a lead frame having an “L” shape to both upper ends of the semiconductor chip having a plurality of electrode pads; 상기 리드 프레임과 상기 반도체 칩의 전극 패드를 와이어 본딩하는 단계;Wire bonding the lead frame and an electrode pad of the semiconductor chip; 상기 리드 프레임으로 둘러싸여진 칩 상부의 공간을 밀봉하는 단계;Sealing a space above the chip surrounded by the lead frame; 상기 리드 프레임 내부에 상기 칩 상부 공간을 밀봉되도록 세라믹 캡을 삽입고정시키는 단계;Inserting and fixing a ceramic cap to seal the chip upper space inside the lead frame; 상기 리드 프레임 최상단에 도전성 범프를 부착하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.And attaching a conductive bump to an uppermost end of the lead frame. 제 2 항에 있어서, 상기 범프는 솔더 볼인 것을 특징으로 하는 반도체 패키지의 제조방법.The method of claim 2, wherein the bumps are solder balls.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5521154A (en) * 1978-08-03 1980-02-15 Ngk Insulators Ltd Ceramic package
US5471088A (en) * 1992-11-07 1995-11-28 Goldstar Electron Co., Ltd. Semiconductor package and method for manufacturing the same
JPH08125066A (en) * 1994-10-26 1996-05-17 Dainippon Printing Co Ltd Resin-sealed semiconductor device and lead frame used for it, and manufacture of resin-sealed semiconductor device
JPH0992775A (en) * 1995-09-22 1997-04-04 Hitachi Cable Ltd Semiconductor device
US5633530A (en) * 1995-10-24 1997-05-27 United Microelectronics Corporation Multichip module having a multi-level configuration

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5521154A (en) * 1978-08-03 1980-02-15 Ngk Insulators Ltd Ceramic package
US5471088A (en) * 1992-11-07 1995-11-28 Goldstar Electron Co., Ltd. Semiconductor package and method for manufacturing the same
JPH08125066A (en) * 1994-10-26 1996-05-17 Dainippon Printing Co Ltd Resin-sealed semiconductor device and lead frame used for it, and manufacture of resin-sealed semiconductor device
JPH0992775A (en) * 1995-09-22 1997-04-04 Hitachi Cable Ltd Semiconductor device
US5633530A (en) * 1995-10-24 1997-05-27 United Microelectronics Corporation Multichip module having a multi-level configuration

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