KR100533750B1 - Lead Frame Used for the Fabrication of Semiconductor Package and Semiconductor Package Fabricated Using the Same - Google Patents
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Abstract
본 발명은 리드 프레임 및 이를 이용한 반도체 패키지에 관한 것으로, 반도체 패키지의 크기를 소형화할 수 있고 입출력 단자 수를 보다 증대할 수 있음과 아울러 리드 락킹(lead locking) 역할을 수행하기 위한 것으로, 본 발명에 의한 리드 프레임은 반도체 칩 탑재부와, 상기 반도체 칩 탑재부로부터 이격하여 그 네변 또는 상호 대향하는 두변에 수직한 방향으로 배열되는 다수의 내·외부리드로 이루어진 반도체 패키지용 리드프레임에 있어서, 상기 내부리드 상면의 본드 핑거를 제외한 영역에 그라운드용/파워용 링 테이프가 부착되어 있는 것을 특징으로 한다.The present invention relates to a lead frame and a semiconductor package using the same, which can reduce the size of the semiconductor package, increase the number of input / output terminals, and perform a role of lead locking. The lead frame is a semiconductor package lead frame comprising a semiconductor chip mounting portion and a plurality of inner and outer leads arranged in a direction perpendicular to the four sides or two opposite sides opposite to the semiconductor chip mounting portion, wherein the upper surface of the inner lead Ground / power ring tape is attached to the area excluding the bond finger.
Description
본 발명은 반도체 패키지용 리드 프레임 및 이를 이용한 반도체 패키지에 관한 것으로서, 더욱 상세하게는 반도체 칩 탑재부 상에 이중 또는 그 이상의 그라운드용/파워용 링 테이프가 부착되거나, 내부리드 상면의 본드 핑거를 제외한 영역에 그라운드용/파워용 링 테이프가 부착되어 있는 리드 프레임 및 이를 이용 반도체 패키지에 관한 것이다. The present invention relates to a lead frame for a semiconductor package and a semiconductor package using the same. More specifically, a region in which double or more ring / power ring tapes are attached to a semiconductor chip mounting portion or a bond finger on an upper surface of an inner lead is excluded. The present invention relates to a lead frame having a ground / power ring tape attached thereto and a semiconductor package using the same.
일반적인 반도체 패키지용 리드 프레임의 구조를 도 1을 참조하여 설명하면, 구리 또는 그 합금으로 된 리드 프레임(1')은 상호 대향하는 2 변 또는 4 변을 따라 다수의 리드(3)가 배열되고(Bi-flat 또는 Quad-flat 타입), 상기한 다수의 리드(3) 내측 중앙의 동일 평면상 또는 약간 하방으로 다운셋 되어 반도체 칩(5)를 탑재하기 위한 반도체 칩 탑재판(2)이 형성되며, 이 반도체 칩 탑재판은 네코너로부터 연장되는 타이바(4)에 의해 지지된다.A structure of a lead frame for a semiconductor package will be described with reference to FIG. 1. In the lead frame 1 ′ made of copper or an alloy thereof, a plurality of leads 3 are arranged along two or four sides facing each other ( Bi-flat or Quad-flat type), and the semiconductor chip mounting plate 2 for mounting the semiconductor chip 5 is formed by being downset on the same plane or slightly downward in the center of the inside of the plurality of leads 3. This semiconductor chip mounting plate is supported by tie bars 4 extending from the corners.
또한, 도 1 및 도 2에 도시된 바와 같이, 반도체 칩(5)과 리드(3)와의 전기적 접속을 위해 반도체 칩(5)의 입출력 패드(9)와 리드의 본드 핑거(8)를 와이어(7)로 본딩법에 의해 접속되어 있으며, 그라운드 접지를 위해 별도로 칩 탑재판(2)의 상면에 접지용 와이어(7)를 바로 본딩하여 접지하도록 되어 있다. 이러한 와이 본딩공정이 완료되면, 수지봉지부(6) 형성단계등을 거쳐 완성된 반도체 패키지(10')로 완성하게 된다. 1 and 2, the input and output pads 9 of the semiconductor chip 5 and the bond fingers 8 of the leads may be wired for electrical connection between the semiconductor chip 5 and the leads 3. 7) is connected by the bonding method, and the ground wire 7 is bonded directly to the upper surface of the chip mounting plate 2 for grounding. When the wire bonding process is completed, the semiconductor package 10 ′ is completed through the resin encapsulation 6 forming step.
하지만, 이러한 종래의 리드 프레임(1')을 이용한 반도체 패키지(10')에 있어서는, 최근의 반도체 패키지의 소형화 및 입출력 패드수의 비약적인 증대 추세에 부응하여 리드(3)를 신호용, 전원용 및 그라운드용으로 사용하는 데는 리드간의 피치등을 고려 할 경우, 반도체 패키지의 설계상 한계가 있을 수 밖에 없는 문제점이 있다.However, in the semiconductor package 10 'using such a conventional lead frame 1', the lead 3 is used for signal, power and ground in response to the recent trend of miniaturization of semiconductor packages and the rapid increase in the number of input / output pads. In order to use it, there is a problem in that there is a limit in the design of the semiconductor package in consideration of the pitch between the leads.
물론, 상기 종래의 반도체 패키지(10')에 있어서, 그라운드 접지를 위해 별도로 칩 탑재판(2)의 상면에 AU등이 도금된 그라운드영역을 형성하고 있다고 하지만, 이 그라운드 영역은 칩 탑재판상의 별도의 패드부분이 존재하지 않는 도금된 본딩 영역(12)에서 접지용 와이어(7)를 본딩하도록 된 것으로 와이어 본딩시, 접촉불량등의 발생의 우려가 있으며, 이 역시 칩 탑재판상의 그라운드용의 수효에는 제한이 있을 수 밖에 없었다.Of course, in the conventional semiconductor package 10 ', a ground region in which AU or the like is plated is formed on the upper surface of the chip mounting plate 2 separately for ground grounding. This is to bond the grounding wire 7 in the plated bonding area 12 in which the pad portion of the pad does not exist, and there is a risk of contact failure, etc. during wire bonding, which is also the number of grounds on the chip mounting plate. There was no limit.
또한, 도시되어 있지는 않지만, 종래에는 그라운드 본딩을 위해 리드 프레임(1')의 디자인을 변경하여 반도체 칩(2)와 리드(3)의 사이에 사각링 형상의 그라운드용 브리지바등을 형성하고 있지만, 이는 리드 프레임의 디자인을 변경하는 것임으로 원가상승의 요인이 되는 것임으로 바람직하지 못한 문제점이 있었다. Although not shown, conventionally, the design of the lead frame 1 'is changed for ground bonding so as to form a rectangular ring shaped ground bridge bar between the semiconductor chip 2 and the lead 3. This is an undesired problem because it is a factor of the cost increase by changing the design of the lead frame.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 본 발명의 첫 번째 목적은 반도체 칩 탑재부 상에 이중 또는 그 이상의 그라운드용 또는 파워용 링 테이프를 부착하는 것에 의해, 반도체 패키지의 크기를 소형화할 수 있고 입출력 단자 수를 보다 증대할 수 있는 리드 프레임의 제공에 있다 The present invention has been made to solve the above conventional problems, the first object of the present invention by attaching a double or more ground or power ring tape on the semiconductor chip mounting portion, the size of the semiconductor package Is to provide a lead frame that can reduce the size and increase the number of input / output terminals.
본 발명의 두 번째 목적은 리드 프레임상에 그라운드용 또는 파워용 링 테이프를 부착하는 것에 의해, 리드 락킹(lead locking) 역할을 수행할 수 있는 리드 프레임의 제공에 있다.A second object of the present invention is to provide a lead frame capable of performing a lead locking role by attaching a ring tape for ground or power on the lead frame.
본 발명의 세 번째 목적은 전기 첫 번째 및 두 번째 목적에 따른 리드 프레임을 이용한 반도체 패키지의 제공에 있다.A third object of the present invention is to provide a semiconductor package using a lead frame according to the first and second objects.
상기한 첫 번째 목적을 달성하기 위한 본 발명에 의한 리드 프레임은 반도체 칩 탑재부와, 상기 반도체 칩 탑재부로부터 이격하여 그 네변 또는 상호 대향하는 두변에 수직한 방향으로 배열되는 다수의 내·외부리드로 이루어진 반도체 패키지용 리드 프레임에 있어서, 상기 반도체 칩 탑재부 상에 이중 또는 그 이상의 그라운드용/파워용 링 테이프가 부착되어 있는 것을 특징으로 한다.상기한 두 번째 목적을 달성하기 위한 본 발명에 의한 리드 프레임은, 반도체 칩 탑재부와, 상기 반도체 칩 탑재부로부터 이격하여 그 네변 또는 상호 대향하는 두변에 수직한 방향으로 배열되는 다수의 내·외부리드로 이루어진 반도체 패키지용 리드 프레임에 있어서, 상기 내부리드 상면의 본드 핑거를 제외한 영역에 그라운드용/파워용 링 테이프가 부착되어 있는 것을 특징으로 한다.상기한 세 번째 목적을 달성하기 위한 본 발명에 의한 리드 프레임을 이용한 반도체 패키지는, 상기한 두 형태의 리드 프레임 중 어느 한 리드 프레임과, 상기 반도체 칩 탑재부 상면에 실장되며 상기 다수의 리드와 전기적으로 연결되는 반도체 칩과, 상기 반도체 칩 탑재부의 저면을 제외하고 상기 다수의 리드와 상기 반도체 칩을 에워싸는 수지봉지부로 구성되는 것을 특징으로 한다.The lead frame according to the present invention for achieving the first object is composed of a semiconductor chip mounting portion and a plurality of inner and outer leads spaced apart from the semiconductor chip mounting portion and arranged in a direction perpendicular to its four sides or two opposite sides. In the lead frame for a semiconductor package, a double or more grounding / power ring tape is attached to the semiconductor chip mounting portion. The lead frame according to the present invention for achieving the above-described second object is A semiconductor chip lead frame comprising a semiconductor chip mounting portion and a plurality of inner and outer leads arranged in a direction perpendicular to the four sides or two opposite sides opposite to the semiconductor chip mounting portion, wherein the bond fingers of the upper surface of the inner lead are formed. With ground / power ring tapes in regions other than A semiconductor package using a lead frame according to the present invention for achieving the third object described above is mounted on any one of the above-described two types of lead frames and an upper surface of the semiconductor chip mounting part. And a resin encapsulation portion surrounding the plurality of leads and the semiconductor chip except for the bottom surface of the semiconductor chip mounting portion.
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이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings such that those skilled in the art can easily implement the present invention.
도 3 및 도 4는 본 발명의 바람직한 제 1 실시예에 의한 리드 프레임(1) 및 이를 이용한 반도체 패키지(10)의 구조를 보인 것으로, 상기한 리드 프레임(1) 및 반도체 패키지의 기본 구성은, 도 1,2에 도시된 그 것과 거의 동일하며, 그 차이점에 대해서만 설명하기로 한다. 본 발명의 제 1 실시예에 의한 리드 프레임(1)의 구조 및 이를 이용한 반도체 패키지(10)는, 반도체 칩 탑재판(2) 상면에 대략 사각 링 형태의 그라운드용 링 테이프(11)가 이중으로 부착되어 있으며, 상기 그라운드용 링 테이프(11)의 상면에는 접지를 위해 AU등이 도금된 링 형태의 본딩영역(도면번호 미부여)에서 접지용 와이어(7)를 본딩하도록 된 점을 제외하고는 상기 도 1,2에서 도시된 리드 프레임 및 이를 이용한 반도체 패키지와 거의 동일함으로 더 이상의 부연 설명은 생략하기로 한다.여기서, 상세히 도시되어 있지는 않지만, 본 발명에 의한 상기 그라운드용 링 테이프(11)에 대해 상세히 설명하면, 상기 반도체 칩 탑재판(2) 상면 중앙의 반도체 칩(5)이 탑재되는 부위를 제외한 부분에 이중의 그라운드용 링 테이프(11)가 부착되는 것으로, 대략 사각 형태의 반도체 칩 탑재판 상에 접착층(도면번호 미부여)을 사각링 형태로 개재하여 그 상에 차례로 폴리이미드층과 금 또는 은 박막층을 형성을 형성함이 바람직하나, 본 발명은 이에 제한되는 것은 아니다. 또한, 본 발명에 있어서, 그라운드용 링 테이프(11)라고 하는 것은 칩 탑재부상에 링 형태의 접착층을 개재하여 그 상에 링 형태의 금 또는 은 박막층이 형성된 그라운드 본딩영역을 포함하는 것을 의미하며, 상기 링 테이프(11)가 그라운드용으로 사용하고 있지만, 파워용으로 사용할 수도 있다.또한, 본 발명에 있어서는 이중의 그라운드용 링 테이프(11)로 형성되어 있으나, 삼중 또 그 이상의 그라운드용 링 테이프의 부착도 가능하며, 본 발명은 그라운드용 링 테이프(11)의 수에 제한되는 것은 아니다.따라서, 본 발명의 제 1 실시예를 나타내고 있는 도 3 및 도4의 리드 프레임(1) 및 반도체 패키지(10) 구조에 의하면, 반도체 칩 탑재판(2) 상에 이중의 그라운드용 또는 파워용 링 테이프(11)를 간단하게 부착하는 것에 의해, 반도체 패키지의 소형화 및 입출력 패드수의 비약적인 증대 추세에 부응할 수 있음은 물론, 종래와 같이 리드 프레임의 그라운드용 본딩을 위한 별도의 디자인을 변경하는 것 없이 그라운드용 또는 파워용 본딩을 수행할 수 있음으로 상당한 원감절감의 효과가 있다. 또한, 이중 또는 그 이상의 그라운드용 또는 파워용 링 테이프(11)를 부착함으로써 보다 많은 수의 리드를 그라운드로 사용할 수 있으므로, 좁은 리치의 리드의 다단자화가 가능해지고 결국, 반도체 패키지의 경박단소화가 가능해진다.3 and 4 show the structure of the lead frame 1 and the semiconductor package 10 using the same according to the first preferred embodiment of the present invention, the basic structure of the lead frame 1 and the semiconductor package, It is almost the same as that shown in FIGS. 1 and 2, and only the difference will be described. In the structure of the lead frame 1 and the semiconductor package 10 using the same according to the first embodiment of the present invention, a ring tape 11 for ground having a substantially rectangular ring shape is doubled on the upper surface of the semiconductor chip mounting plate 2. The grounding tape 11 is attached to the upper surface of the ground ring tape 11 except that the grounding wire 7 is bonded in a ring-shaped bonding region (not shown) plated with an AU lamp for grounding. Since the lead frame shown in FIGS. 1 and 2 and the semiconductor package using the same are almost the same, further description will be omitted. Here, although not shown in detail, the ring tape 11 for ground according to the present invention will be described. In detail, the double-sided ground ring tape 11 is attached to a portion except for the portion where the semiconductor chip 5 in the center of the upper surface of the semiconductor chip mounting plate 2 is mounted. It is preferable to form a polyimide layer and a gold or silver thin film layer on the semiconductor chip mounting plate of the present invention by interposing an adhesive layer (not shown) in the form of a square ring, but the present invention is not limited thereto. . In addition, in the present invention, the ground ring tape 11 means a ground bonding region in which a ring-shaped gold or silver thin film layer is formed on a chip mounting portion via a ring-shaped adhesive layer. Although the ring tape 11 is used for ground, it can also be used for power. In the present invention, although the double ring tape 11 is formed of a double ground tape, The present invention is also not limited to the number of the ring tapes 11 for grounding. Therefore, the lead frame 1 and the semiconductor package (Fig. 3 and Fig. 4) of the first embodiment of the present invention are shown. 10) According to the structure, the semiconductor package can be miniaturized and input / output by simply attaching a double ground or power ring tape 11 on the semiconductor chip mounting plate 2. Significant savings can be achieved by not only responding to the rapid increase in the number of pads, but also by performing ground or power bonding without changing a separate design for ground bonding of a lead frame as in the related art. There is. In addition, by attaching double or more ground or power ring tapes 11, a larger number of leads can be used as the ground, thereby enabling multiple terminals of narrow-rich leads, resulting in lighter and shorter semiconductor packages. Become.
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도 5 및 도 6은 본 발명의 제 2 실시예에 의한 리드 프레임(1) 및 이를 이용한 반도체 패키지(10) 구조를 나타낸 것으로, 리드 프레임의 다수 리드(3)의 내부리드(도면부호 미부여) 상면의 본드 핑거(8)를 제외한 영역에 그라운드용 링 테이프(11)가 부착되고, 반도체 칩 탑재판(2) 상에 그라운드용 링 테이프가 부착되어 있지 않은 점을 제외하고는 실질적으로 도 3 및 도 4에 도시된 구조와 동일함으로 더 이상의 부연 설명은 생략하기로 한다. 5 and 6 show the structure of the lead frame 1 and the semiconductor package 10 using the same according to the second embodiment of the present invention, and the inner lead of the lead 3 of the lead frame (not shown). 3 and 3 except that the ring ring 11 for ground is attached to the region except for the bond finger 8 on the upper surface, and the ring tape for ground is not attached to the semiconductor chip mounting plate 2. As the structure shown in FIG. 4 is the same, further description will be omitted.
여기서, 도 5 및 도 6에서는 반도체 칩 탑재판(2) 상에 그라운드용 링 테이프가 부착되어 있지 않지만, 본 발명에 있어서는 반도체 칩 탑재판에도 그라운드용 링 테이프(11)를 하나의 링 또는 상기 본 발명의 제 1 실시예에서와 같이 이중의 링으로 부착할 수도 있다. 또한, 그라운드용 링 테이프(11)를 이중 또는 삼중 이상으로 형성할 수도 있음은 물론이다. In FIG. 5 and FIG. 6, the ground ring tape is not attached to the semiconductor chip mounting plate 2, but in the present invention, the ground ring tape 11 is also attached to the semiconductor chip mounting plate as one ring or the above pattern. As in the first embodiment of the invention, it may be attached by a double ring. In addition, of course, the ground ring tape 11 can also be formed in double, triple, or more.
따라서, 본 발명의 제 2 실시예에 의한 리드 프레임(1) 및 이를 이용한 반도체 패키지(10)의 구조에 의하면, 그라운드용 링 테이프(11)를 리드 프레임(1)의 다수의 내부리드(3) 상에 링 형태로 부착하는 것에 의해, 상기 링 테이프(11)가 다수의 리드(3)를 견고히 고정하는 리드 락킹(locking) 테이프의 역할을 수행함과 동시에 그라운드 본딩용 역할을 수행함으로써, 기존의 리드 프레임의 디자인 변경에 따른 비용절감을 이룰 수 있을 뿐만 아니라, 리드의 다단자화와 패키지의 경박단소화를 이룰 수 있게 된다.Therefore, according to the structure of the lead frame 1 and the semiconductor package 10 using the same according to the second embodiment of the present invention, the ground ring tape 11 is connected to the plurality of inner leads 3 of the lead frame 1. By attaching it in the form of a ring, the ring tape 11 plays a role of a lead locking tape for firmly fixing the plurality of leads 3 and at the same time serves as a ground bonding, thereby providing a conventional lead. Not only can cost reduction due to the design change of the frame, but also the multi-terminal lead and the light and thin package can be achieved.
따라서 상술한 바와 같이, 본 발명은 본 발명은 반도체 칩 탑재판 상에 이중 또는 그 이상의 그라운드용/파워용 링 테이프를 부착하는 것에 의해, 반도체 패키지의 크기를 소형화할 수 있고 입출력 단자 수를 보다 증대할 수 있음과 아울러, 리드 프레임상에 그라운드용 또는 파워용 링 테이프를 부착하는 것에 의해, 리드 락킹(lead locking) 역할을 수행할 수 있는 효과가 있다.Therefore, as described above, the present invention can reduce the size of the semiconductor package and increase the number of input / output terminals by attaching two or more ground / power ring tapes on the semiconductor chip mounting plate. In addition, by attaching a ring tape for ground or power on the lead frame, there is an effect that can play a role of lead locking (lead locking).
도 1은 종래의 리드 프레임을 이용한 반도체 패키지의 평면도로서 수지봉지부의 도시는 생략한 것이다.1 is a plan view of a semiconductor package using a conventional lead frame, and the illustration of the resin encapsulation is omitted.
도 2는 도 1의 I-I선 단면도이다.FIG. 2 is a cross-sectional view taken along line II of FIG. 1.
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도 3은 본 발명의 제 1 실시예에 따른 리드 프레임을 이용한 반도체 패키지의 평면도로서, 편의상 수지 봉지부의 도시는 생략하였다.3 is a plan view of a semiconductor package using a lead frame according to a first embodiment of the present invention, and for convenience, illustration of the resin encapsulation part is omitted.
도 4는 도 3의 Ⅲ-Ⅲ 선 단면도이다. 4 is a cross-sectional view taken along the line III-III of FIG. 3.
도 5는 본 발명의 제 2 실시예에 따른 리드 프레임을 이용한 반도체 패키지의 평면도로서, 편의상 수지 봉지부의 도시는 생략하였다.FIG. 5 is a plan view of a semiconductor package using a lead frame according to a second embodiment of the present invention. For convenience, illustration of a resin encapsulation part is omitted.
도 6은 도 5의 Ⅳ-Ⅳ 선 단면도이다. FIG. 6 is a cross-sectional view taken along the line IV-IV of FIG. 5.
- 도면중 주요 부분에 대한 부호의 설명 --Explanation of symbols for the main parts of the drawings-
1 ; 리드 프레임 2 ; 반도체 칩 탑재판 One ; Lead frame 2; Semiconductor chip mounting plate
3 ; 리드 4 ; 타이바3; Lead 4; Tie bar
5 ; 반도체 칩 6 ; 수지 봉지부 5; Semiconductor chip 6; Resin bag
7 ; 와이어 8 ; 본드 핑거7; Wire 8; Bond finger
9 ; 입출력 패드 10 ; 반도체 패키지9; Input / output pad 10; Semiconductor package
11 ; 그라운드용 링 테이프 12 ; 본딩 영역11; Ring tape for ground 12; Bonding area
Claims (10)
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Citations (4)
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|---|---|---|---|---|
| JPH03166755A (en) * | 1989-11-27 | 1991-07-18 | Seiko Epson Corp | Lead frame for semiconductor integrated circuit |
| KR910016069A (en) * | 1990-02-06 | 1991-09-30 | 이노우에 사다오 | Lead frame and semiconductor device |
| KR960009143A (en) * | 1994-08-30 | 1996-03-22 | 황인길 | Heat Sink Attachment Leadframe |
| KR19980039680A (en) * | 1996-11-28 | 1998-08-17 | 황인길 | Area array bumped semiconductor package with ground and power lines |
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2000
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03166755A (en) * | 1989-11-27 | 1991-07-18 | Seiko Epson Corp | Lead frame for semiconductor integrated circuit |
| KR910016069A (en) * | 1990-02-06 | 1991-09-30 | 이노우에 사다오 | Lead frame and semiconductor device |
| KR960009143A (en) * | 1994-08-30 | 1996-03-22 | 황인길 | Heat Sink Attachment Leadframe |
| KR19980039680A (en) * | 1996-11-28 | 1998-08-17 | 황인길 | Area array bumped semiconductor package with ground and power lines |
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