KR100209719B1

KR100209719B1 - Manufacture of semiconductor device

Info

Publication number: KR100209719B1
Application number: KR1019960061444A
Authority: KR
Inventors: 김성열
Original assignee: 구본준; 엘지반도체주식회사
Priority date: 1996-12-04
Filing date: 1996-12-04
Publication date: 1999-07-15
Also published as: KR19980043553A

Abstract

본 발명은 마스크롬(Mask ROM)에 관한 것으로, 특히 고집적화에 적당하도록 한 마스크롬 셀 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to mask ROM, and more particularly to a method for manufacturing a mask ROM cell, which is suitable for high integration.

이를 위한 본 발명의 마스크롬 셀 제조방법은 기판상에 제1게이트 절연막을 형성하는 공정과; 상기 제1게이트 절연막상에 복수개의 제1게이트 전극을 형성하는 공정과; 상기 제1게이트 전극 측면에 절연막 측벽을 형성하는 공정과; 상기 절연막 측벽을 마스크로 하여 기판을 소정깊이로 식각하여 복수개의 트랜치를 형성하는 공정과; 상기 트랜치내에 제2게이트 절연막과 제2게이트 전극을 형성하는 공정과; 상기 절연막 측벽을 제거하고 제1게이트 전극을 마스크로 하여 상기 기판에 불순물을 이온주입하여 상기 제2게이트 전극 측면에 불순물 확산영역을 형성하는 공정을 포함하여 이루어짐을 특징으로 한다.According to an aspect of the present invention, there is provided a method of manufacturing a mask ROM cell, the method including: forming a first gate insulating film on a substrate; Forming a plurality of first gate electrodes on the first gate insulating film; Forming an insulating film sidewall on the side of the first gate electrode; Forming a plurality of trenches by etching the substrate to a predetermined depth using the sidewalls of the insulating film as a mask; Forming a second gate insulating film and a second gate electrode in the trench; And removing the sidewalls of the insulating layer and implanting impurities into the substrate using the first gate electrode as a mask to form an impurity diffusion region on the side of the second gate electrode.

Description

Mask ROM Cell Manufacturing Method

일반적으로 마스크롬 셀은 콘택트 마스크 방식, 확산층 마스크 방식, 낸드(NAND)형 이온주입 방식, 기타 X형 셀 방식, 멀티 게이트 방식 및 멀티스테이트 방식등이 있다.In general, mask ROM cells include a contact mask method, a diffusion layer mask method, a NAND ion implantation method, other X-type cell methods, a multi-gate method, and a multistate method.

이중 고속 저전압 특성을 구현하기 위한 방식으로서는 노아(NOR)형의 회로구성과 낸드형의 셀 어레이를 갖는 플랫(Flat)셀이 있다.As a method for realizing a dual high speed low voltage characteristic, there is a flat cell having a NOR type circuit configuration and a NAND cell array.

상기 플랫 셀은 노아형의 회로로 구성되기 때문에 임의의 셀에 저장되어 있는 데이터를 읽기 위해서는 경유해야 하는 트랜지스터의 수가 낸드형의 회로구성에 비해 매우 적다. 따라서 낸드형에 비해 상대적으로 소모전력이 적다.Since the flat cell is composed of a noah-type circuit, the number of transistors that must pass through to read data stored in an arbitrary cell is much smaller than that of the NAND circuit. Therefore, it consumes less power than NAND type.

이하, 첨부된 도면을 참조하여 종래의 마스크롬 셀 제조방법에 대하여 설명하면 다음과 같다.Hereinafter, a description will be given of a conventional mask ROM cell manufacturing method with reference to the accompanying drawings.

제1a도 내지 제1b도는 종래의 일 실시예의 마스크롬 셀 제조방법을 나타낸 공정 단면도이고, 제2a도 내지 제2d도는 종래의 다른 실시예의 마스크롬 셀 제조방법(미국 특허 5429967에 따른)을 나타낸 공정 단면도이다.1A to 1B are cross-sectional views illustrating a method of manufacturing a mask ROM cell according to an exemplary embodiment, and FIGS. 2A to 2D are views illustrating a method of manufacturing a mask ROM cell according to another conventional embodiment (according to US Patent 5429967). It is a cross section.

먼저, 제1a도에 도시한 바와같이 반도체 기판(20)상에 게이트 절연막(21)을 형성하고, 상기 게이트 절연막(21)상에 폴리 실리콘층을 형성한 후, 패터닝하여 복수개의 게이트 전극(22)을 형성한다.First, as shown in FIG. 1A, a gate insulating film 21 is formed on the semiconductor substrate 20, a polysilicon layer is formed on the gate insulating film 21, and then patterned to form a plurality of gate electrodes 22. ).

이어, 제1b도에 도시한 바와같이 전면에 N형 이온주입을 실시하여 기판(20)내에 N형 불순물 확산영역(23)을 형성한다.Subsequently, as shown in FIG. 1B, an N-type ion implantation is performed on the entire surface to form an N-type impurity diffusion region 23 in the substrate 20.

제2a도에 도시한 바와같이 반도체 기판(30)상에 게이트 절연막(31)을 형성하고, 상기 게이트 절연막(31)상에 제1절연막(32)을 형성한 후, 일정간격을 갖도록 패터닝하여 상기 기판(30) 표면이 노출되도록 식각한다.As shown in FIG. 2A, the gate insulating layer 31 is formed on the semiconductor substrate 30, the first insulating layer 32 is formed on the gate insulating layer 31, and then patterned to have a predetermined interval. The substrate 30 is etched to expose the surface.

이때, 제1절연막(32)은 질화막을 사용한다.In this case, a nitride film is used as the first insulating film 32.

이어, 제2b도에 도시한 바와같이 제1절연막(32)상에 제1폴리 실리콘층을 증착한 후, 에치백 공정을 이용하여 상기 제1절연막(32) 사이사이에 게이트 전극(33)을 형성한다.Subsequently, as illustrated in FIG. 2B, after depositing the first polysilicon layer on the first insulating layer 32, the gate electrode 33 is interposed between the first insulating layers 32 using an etch back process. Form.

이어서, 제2c도에 도시한 바와같이 제1절연막(32)을 제거하고, 상기 게이트 전극(33)을 포함한 전면에 제2절연막(34)을 형성한다. 그리고 전면에 채널영역 형성하기 위한 불순물 이온주입을 하여 기판(30)에 채널영역을 형성한다. 이때, 상기 제2절연막(34)은 산화막을 사용하고, 두께는 200이다.Subsequently, as shown in FIG. 2C, the first insulating film 32 is removed, and the second insulating film 34 is formed on the entire surface including the gate electrode 33. The channel region is formed on the substrate 30 by implanting impurity ions to form the channel region on the front surface. In this case, an oxide film is used as the second insulating film 34 and the thickness is 200. to be.

이어, 제2d도에 도시한 바와같이 제2절연막(34)상에 제2폴리 실리콘층(35)을 형성한 후, 에치백 공정을 이용하여 게이트 전극(33) 사이에 형성한다.Subsequently, as shown in FIG. 2D, the second polysilicon layer 35 is formed on the second insulating layer 34, and then formed between the gate electrodes 33 using an etch back process.

그리고 이후의 공정에서 코딩(Coding)이온주입을 위한 일정영역에 코드 마스크(Code Mask)를 형성한다.In a subsequent process, a code mask is formed in a predetermined region for coding ion implantation.

그러나 상기와 같은 종래의 마스크롬 셀 제조방법에 있어서는 다음과 같은 문제점이 있었다.However, the above-described conventional method for manufacturing a mask cell has the following problems.

종래의 마스크롬 셀에서는 스텝퍼(stepper) 해상도 이하의 고집적이 불가능했다.In a conventional mask ROM cell, high integration below stepper resolution was not possible.

따라서 이와같은 문제점을 해결하기 위한 미국 특허 5429967의 기술에 따르면 스텝퍼 해상도의 2배를 갖는 셀의 제조가 가능하지만, 코딩 이온주입시 얼라인 마진(Align Margin)이 절연막의 두께 정도 밖에 안되므로 얼라인이 어렵고, 미스-얼라인(Mis-Align)의 발생으로 인해 인접 셀이 프로그램(Program) 된다. 또한 셀과 셀 사이의 절연막 하부는 채널 이온주입만 맞고, 게이트에 바이어스가 걸리지 않아 저항이 매우 커 스피드에 문제가 발생했다.Therefore, according to the technique of US Patent 5429967 to solve this problem, it is possible to manufacture a cell having twice the stepper resolution, but the alignment margin is only about the thickness of the insulating layer during the coding ion implantation It is difficult and the adjacent cells are programmed due to the occurrence of mis-alignment. In addition, the lower part of the insulating film between the cells is only implanted with channel ions and the gate is not biased, so the resistance is very large, causing a problem in speed.

본 발명은 이와같은 문제점을 해결하기 위하여 안출한 것으로 질화막 측벽을 사용하여 고집적 마스크롬 셀 제조방법을 제공하는데 그 목적이 있다.An object of the present invention is to provide a method for manufacturing a highly integrated mask rom cell using nitride film sidewalls.

제1a도 내지 제1b도는 종래의 일 실시예의 마스크롬 셀 제조방법을 나타낸 공정 단면도.1A to 1B are cross-sectional views illustrating a method of manufacturing a mask ROM cell according to an exemplary embodiment of the present invention.

제2a도 내지 제2d도는 종래의 다른 실시예의 마스크롬 셀 제조방법을 나타낸 공정 단면도.2A to 2D are cross-sectional views illustrating a method of manufacturing a mask ROM cell according to another conventional embodiment.

제3a도 내지 제3e도는 본 발명의 마스크롬 셀 제조방법을 나타낸 공정 단면도.3a to 3e are cross-sectional views showing a method for manufacturing a mask rom cell of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

40 : 기판 41 : 게이트 절연막40: substrate 41: gate insulating film

42 : 제1게이트 전극 43 : 제1절연막 측벽42: first gate electrode 43: first insulating film sidewall

44 : 제2절연막 45 : 트랜치44: second insulating film 45: trench

46 : 제1실리콘 산화막 47 : 제2게이트 전극46: first silicon oxide film 47: second gate electrode

48 : 제2실리콘 산화막 49 : N형 불순물 확산영역48. Second silicon oxide film 49: N-type impurity diffusion region

상기와 같은 문제점을 해결하기 위한 본 발명의 마스크롬 셀 제조방법은 기판상에 제1게이트 절연막을 형성하는 공정과; 상기 제1게이트 절연막상에 복수개의 제1게이트 전극을 형성하는 공정과; 상기 제1게이트 전극 측면에 절연막 측벽을 형성하는 공정과; 상기 절연막 측벽을 마스크로 하여 기판을 소정깊이로 식각하여 복수개의 트랜치를 형성하는 공정과; 상기 트랜치내에 제2게이트 절연막과 복수개의 제2게이트 전극을 형성하는 공정과; 상기 절연막 측벽을 제거하고 제1게이트 전극을 마스크로 하여 상기 기판에 불순물을 이온주입하여 상기 제2게이트 전극 측면에 불순물 확산영역을 형성하는 공정을 포함하여 이루어짐을 특징으로 한다.According to another aspect of the present invention, there is provided a method of manufacturing a mask ROM cell, the method including: forming a first gate insulating layer on a substrate; Forming a plurality of first gate electrodes on the first gate insulating film; Forming an insulating film sidewall on the side of the first gate electrode; Forming a plurality of trenches by etching the substrate to a predetermined depth using the sidewalls of the insulating film as a mask; Forming a second gate insulating film and a plurality of second gate electrodes in the trench; And removing the sidewalls of the insulating layer and implanting impurities into the substrate using the first gate electrode as a mask to form an impurity diffusion region on the side of the second gate electrode.

이하, 첨부된 도면을 참조하여 본 발명의 마스크롬 셀 제조방법에 대하여 보다 상세히 설명하면 다음과 같다.Hereinafter, a method of manufacturing a mask rom cell of the present invention will be described in detail with reference to the accompanying drawings.

제3a도 내지 제3e도는 본 발명의 마스크롬 셀 제조방법을 나타낸 공정 단면도이다.3A to 3E are cross-sectional views illustrating a method of manufacturing a mask ROM cell of the present invention.

제3a도에 도시한 바와같이 반도체 기판(40)상에 게이트 절연막(41)을 형성하고, 상기 게이트 절연막(41)상에 제1폴리 실리콘층을 형성한 후, 일정간격을 갖도록 패터닝하여 복수개의 제1게이트 전극(42)을 형성한다.As shown in FIG. 3A, a gate insulating film 41 is formed on the semiconductor substrate 40, a first polysilicon layer is formed on the gate insulating film 41, and then patterned to have a predetermined interval. The first gate electrode 42 is formed.

이어, 제3b도에 도시한 바와같이 제1게이트 전극(42)을 포함한 전면에 제1절연막을 증착한 후, 에치백 공정을 이용하여 상기 제1게이트 전극(42) 측면에 제1절연막 측벽(43)을 형성한다.Subsequently, as illustrated in FIG. 3B, the first insulating film is deposited on the entire surface including the first gate electrode 42, and then the sidewalls of the first insulating film sidewalls (side) of the first gate electrode 42 are formed using an etch back process. 43).

그리고 상기 제1절연막 측벽(43)을 포함한 전면에 제2절연막(44)을 형성한 후, 상기 제1게이트 전극(42)상에만 남도록 식각한다. 이때, 상기 제1절연막 측벽(43)은 질화막을 사용하고, 크기는 0.25이며, 제2절연막(44)은 산화막을 사용한다.After the second insulating layer 44 is formed on the entire surface including the first insulating layer sidewall 43, the second insulating layer 44 is etched to remain only on the first gate electrode 42. In this case, the first insulating side wall 43 is formed of a nitride film, the size is 0.25 The second insulating film 44 uses an oxide film.

이어서, 제3c도에 도시한 바와같이 제1절연막 측벽(43)을 마스크로 하여 기판(40)을 식각하여 트랜치(45)을 형성한다. 이때, 상기 트랜치(45)내의 노출된 기판(40) 표면에 제1실리콘 산화막(46)이 형성된다.Next, as shown in FIG. 3C, the trench 40 is formed by etching the substrate 40 using the first insulating film sidewall 43 as a mask. In this case, a first silicon oxide layer 46 is formed on the exposed surface of the substrate 40 in the trench 45.

이어, 제3d도에 도시한 바와같이 트랜치(45)를 포함한 전면에 제2폴리 실리콘층(47)을 증착한 후, 에치백 공정을 이용하여 트랜치(45)내에 제2게이트 전극(47)을 형성한다.Subsequently, as illustrated in FIG. 3D, the second polysilicon layer 47 is deposited on the entire surface including the trench 45, and then the second gate electrode 47 is formed in the trench 45 using an etch back process. Form.

이어서, 제3e도에 도시한 바와같이 제2게이트 전극(47)상에 제2실리콘 산화막(48)을 형성하고, 상기 제1절연막 측벽(43)을 제거한다. 그리고 상기 제1게이트 전극(42)을 마스크로 하여 N형 이온주입을 통해 상기 트랜치(45) 측면에 N형 불순물 확산영역(49)을 형성한다. 이후 공정에서 코딩에 의해 마스크롬을 완성한다.Subsequently, as shown in FIG. 3E, a second silicon oxide film 48 is formed on the second gate electrode 47, and the first insulating film sidewall 43 is removed. An N-type impurity diffusion region 49 is formed on the side of the trench 45 through N-type ion implantation using the first gate electrode 42 as a mask. Afterwards, the mask rom is completed by coding.

이때, 상기 제1절연막 측벽(43) 제거시 습식식각(Wet Etch)을 이용하고, 상기 N형 불순물 확산영역(49)은 상기 제2게이트 전극(47) 두께에 상응하는 깊이로 형성한다.In this case, when the first insulating layer sidewall 43 is removed, wet etching is used, and the N-type impurity diffusion region 49 is formed to a depth corresponding to the thickness of the second gate electrode 47.

이상에서 설명한 바와같이 본 발명의 마스크롬 셀 제조방법에 있어서는 다음과 같은 효과가 있다.As described above, the method for manufacturing a mask rom cell of the present invention has the following effects.

첫째, 스텝퍼 해상도의 2배를 갖는 셀의 제조가 가능하다.First, it is possible to manufacture cells with twice the stepper resolution.

둘째, 얼라인 마진이 질화막 측벽 크기만큼 형성되어 인접 셀에 코딩 이온주입될 염려가 없다.Second, the alignment margin is formed as large as the nitride sidewall size, so that there is no fear of coding ion implantation into adjacent cells.

셋째, 트랜치 측면에 형성된 N형 불순물 확산영역에 의해 게이트에 바이어스가 없는 채널영역이 존재하지 않아 속도가 빨라진다.Third, due to the N-type impurity diffusion region formed on the side of the trench, there is no channel region without bias in the gate, thereby increasing the speed.

Claims

Forming a first gate insulating film on the substrate; Forming a plurality of first gate electrodes on the first gate insulating film; Forming an insulating film sidewall on the side of the first gate electrode; Forming a plurality of trenches by etching the substrate to a predetermined depth using the sidewalls of the insulating film as a mask; Forming a second gate insulating film and a plurality of second gate electrodes in the trench; Removing the sidewall of the insulating layer and implanting impurities into the substrate using the first gate electrode as a mask to form an impurity diffusion region on the side of the second gate electrode, and then forming a mask rom by coding. Mask ROM cell manufacturing method characterized in that.

The method of claim 1, wherein the insulating layer sidewall is formed of a nitride film.

The thickness of the nitride film is 0.25. Mask ROM cell manufacturing method characterized in that.

The method of claim 1, further comprising forming a gate insulating film on the entire surface of the substrate before forming the gate electrode.

The method of claim 1, wherein the impurity diffusion region is formed to a depth corresponding to a thickness of the second gate electrode.

The method of claim 1, wherein the impurity diffusion region is an N-type impurity diffusion region.

The method of claim 1, wherein wet etching is used to remove the sidewalls of the insulating layer.