KR100672683B1 - Method for manufacturing a bipolar transistor - Google Patents

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Abstract

A method for manufacturing a bipolar transistor is provided to reduce the resistance of a base region by forming a self-aligned base region using an emitter pattern and a spacer. An isolation layer(14) is formed at an isolation region of a substrate(10) having a first and a second well regions(12a,12b) of first conductive type. A third well region(17) is formed in the first well region. An emitter electrode pattern is formed on the third well region, and a collector electrode pattern is formed on the second well region. A spacer is formed at sidewalls of the emitter and the collector electrode patterns. By diffusing the resultant structure, an emitter region(22) of first conductive type is formed on the third well region, and a collector region(24) of first conductive type is formed on the second well region. A base region(28) is then formed by implanting second conductive type ions into the third well region having the emitter electrode pattern and the spacer. The emitter and the collector electrode patterns are then removed.

Description

바이폴라트랜지스터의 제조방법{Method for manufacturing a bipolar transistor}Method for manufacturing a bipolar transistor

도 1은 일반적인 바이폴라 트랜지스터의 구조단면도1 is a structural cross-sectional view of a typical bipolar transistor

도 2 내지 도 6은 본 발명에 따른 바이폴라 트랜지스터의 제조방법을 순차적으로 도시한 공정단면도2 to 6 are cross-sectional views sequentially illustrating a method of manufacturing a bipolar transistor according to the present invention.

* 도면의 주요 부분에 대한 부호의 설명 * Explanation of symbols on the main parts of the drawings

10 : 기판 11: 매몰층 10: substrate 11: buried layer

12a, 12b, 17: 웰 14: 소자분리막12a, 12b, 17: well 14: device isolation film

22: 에미터영역 28: 베이스영역22: emitter area 28: base area

24: 콜렉터영역 30: 층간절연막24: collector region 30: interlayer insulating film

32a, 32b, 32c: 콘택플러그 32a, 32b, 32c: contact plug

본 발명은 바이폴라 트랜지스터의 제조방법에 관한 것으로, 특히 고속용 바이폴라 트랜지스터의 제조방법에 관한 것이다. The present invention relates to a method for manufacturing a bipolar transistor, and more particularly to a method for manufacturing a high speed bipolar transistor.

최근 고속신호처리용 소자의 요구가 점차 커지고 있는 데, 이에 따라 베이스 영역과 에미터영역간의 거리를 가깝게 하여 베이스 저항을 감소시켜 고속신호처리용 바이폴라 트랜지스터가 개발되고 있다. Recently, the demand for high speed signal processing devices is gradually increasing. Accordingly, bipolar transistors for high speed signal processing have been developed by reducing the base resistance by making the distance between the base region and the emitter region close.

도 1은 일반적으로 사용되는 고속용 바이폴라 트랜지스터의 구조 단면도를 도시하고 있다. 1 is a cross-sectional view of a structure of a high speed bipolar transistor generally used.

도 1에 도시된 바와 같이, 기판(100) 상에 매몰층(110)이 형성되고, 상기 매몰층(110)상에 제1 활성영역이 형성될 제1 웰(120a)과 제2 활성영역이 형성될 제2 웰(120b)로 구분하는 소자분리막(140)이 형성되고, 상기 제1 웰(120a)의 제1 활성영역 내부에는 에미터영역(150b) 및 베이스영역(152b)이 형성되고, 제2 웰(120b)의 제2 활성영역 내부에는 콜렉터영역(156a)이 형성된다. 상기 에미터영역(150b)은 제1 콘택플러그(150c)와 연결된 에미터전극(150a)가 형성되고, 상기 콜렉터영역(156a)은 제2 콘택플러그(156c)과 연결되어 있고, 상기 베이스영역(152b)은 제3 콘택플러그(152c)과 연결된 베이스전극(152a)이 형성된다. 상기 베이스전극(152a)과 상기 에미터전극(150a) 사이에는 패드산화막(160)이 형성되어 있다. 상기 제1, 제2 및 제3 콘택플러그(150c, 156c, 152c)는 층간절연막(170)을 관통하여, 각각 에미터영역(150b), 콜렉터영역(156a), 베이스영역(152b)에 연결되어 있다. As shown in FIG. 1, the buried layer 110 is formed on the substrate 100, and the first well 120a and the second active region in which the first active region is to be formed are formed on the buried layer 110. An isolation layer 140 is formed to divide the second well 120b to be formed. An emitter region 150b and a base region 152b are formed inside the first active region of the first well 120a. The collector region 156a is formed in the second active region of the second well 120b. The emitter region 150b has an emitter electrode 150a connected to the first contact plug 150c, and the collector region 156a is connected to the second contact plug 156c, and the base region ( 152b has a base electrode 152a connected to the third contact plug 152c. A pad oxide layer 160 is formed between the base electrode 152a and the emitter electrode 150a. The first, second and third contact plugs 150c, 156c, and 152c pass through the interlayer insulating film 170 and are connected to the emitter region 150b, the collector region 156a, and the base region 152b, respectively. have.

한편, 상기와 같이 형성된 바이폴라 트랜지스터는, 에미터전극(150a)과 베이스전극(152a)을 패드산화막(160)에 의해 격리하고 있고, 상기 에미터전극(150a)에 도핑된 이온이 확산되어 에미터영역(150b)을 형성하고, 베이스전극(152a)에 도핑된 이온들이 확산되어 베이스영역(152b)을 형성한다. On the other hand, in the bipolar transistor formed as described above, the emitter electrode 150a and the base electrode 152a are separated by the pad oxide film 160, and ions doped in the emitter electrode 150a are diffused to emit the emitter. The region 150b is formed, and ions doped in the base electrode 152a are diffused to form the base region 152b.

그러나, 이와 같이 바이폴라 트랜지스터를 형성할 경우, 에미터전극(150a)과 베이스전극(152a)을 포함하는 층간절연막(170)의 높이는 상기 전극들의 콘택플러그의 형성공정시 요구되는 CMP 공정마진확보를 위해 두껍게 형성되어야 하므로, 소자의 집적화가 어려워지는 문제점이 있다. However, in the case of forming the bipolar transistor as described above, the height of the interlayer insulating film 170 including the emitter electrode 150a and the base electrode 152a is increased to secure the CMP process margin required in the process of forming contact plugs of the electrodes. Since it must be formed thick, it is difficult to integrate the device.

또한, 에미터전극(150a)과 베이스전극(152a)을 형성하기 위한 폴리실리콘막 형성 및 식각공정이 각각 수행되어 공정의 단순화가 어려워지는 문제점이 있고, 상기 콘택플러그 형성을 위한 식각공정시 이들전극을 이루는 폴리실리콘막의 손실이 발생될 수 있다. In addition, the polysilicon film forming and etching processes for forming the emitter electrode 150a and the base electrode 152a are performed, respectively, so that the process is difficult to simplify, and these electrodes are used during the etching process for forming the contact plug. Loss of the polysilicon film forming the film may occur.

상술한 문제점을 해결하기 위한 본 발명은 소자의 집적화 및 공정을 단순화시키는 바이폴라 트랜지스터의 제조방법을 제공함에 있다. The present invention for solving the above problems is to provide a method of manufacturing a bipolar transistor to simplify the integration and processing of the device.

상술한 목적을 달성하기 위한 본 발명의 바이폴라 트랜지스터의 제조방법은 제1 도전형의 제1 웰영역 및 제2 웰영역이 형성된 반도체 기판의 소자분리영역에 소자분리막을 형성하는 단계와, 상기 제1 웰영역에 제2 도전형의 이온주입공정을 수행하여, 제3 웰영역을 형성하는 단계와, 상기 제3 웰영역이 형성된 기판 전면에 도전막을 형성한 후 패터닝하여, 상기 제3 웰영역상에 에미터전극패턴을 형성하고, 상기 제2 웰영역 상에 콜렉터전극패턴을 각각 형성하는 단계와, 상기 에미터전극패턴 및 콜렉터전극패턴의 측벽에 스페이서를 각각 형성하는 단계와, 상기 스페이서가 형성된 기판 전면에 확산공정을 수행하여, 상기 제3 웰영역상에 제1 도전형의 에미터영역을 형성하고, 상기 제2 웰영역상에 제1 도전형의 콜렉터영역을 형성하는 단계와, 상기 에미터전극패턴 및 스페이서가 형성된 제3 웰영역에 제2 도전형의 이온을 주입하여, 베이스영역을 형성하는 단계와, 상기 에미터전극패턴 및 콜렉터영역패턴을 제거하는 단계를 포함한다. A method of manufacturing a bipolar transistor of the present invention for achieving the above object comprises forming an isolation layer in an isolation region of a semiconductor substrate on which a first well region and a second well region of a first conductivity type are formed; Forming a third well region by performing an ion implantation process of a second conductivity type in the well region, forming a conductive film on the entire surface of the substrate on which the third well region is formed, and patterning the same; Forming an emitter electrode pattern, respectively forming a collector electrode pattern on the second well region, forming spacers on sidewalls of the emitter electrode pattern and the collector electrode pattern, and a substrate on which the spacer is formed Performing a diffusion process on the entire surface to form an emitter region of a first conductivity type on the third well region, and to form a collector region of a first conductivity type on the second well region; And implanting ions of the second conductivity type in the third well region and the electrode pattern and the spacers are formed, includes the steps of removing the emitter electrode pattern and a pattern for forming the collector region a base region.

상기 에미터전극패턴 및 콜렉터영역패턴이 제거된 후, 상기 결과물 전면에 층간절연막을 형성한 후 패터닝하여, 상기 에미터영역, 상기 베이스영역 및 상기 콜렉터영역을 노출하는 콘택홀을 형성하는 단계와, 상기 콘택홀에 도전막을 매립하여, 상기 에미터영역, 베이스영역 및 콜렉터영역과 각각 접촉하는 콘택플러그를 형성하는 단계를 더 포함한다.Forming a contact hole exposing the emitter region, the base region, and the collector region by removing the emitter electrode pattern and the collector region pattern, and then patterning an interlayer insulating film on the entire surface of the resultant; And embedding a conductive film in the contact hole to form a contact plug in contact with the emitter region, the base region, and the collector region, respectively.

상기 도전막은 상기 제1 도전형으로 도핑된 폴리실리콘막이고, 상기 제1 도전형은 N형이고, 상기 제2 도전형은 P형이다. The conductive film is a polysilicon film doped with the first conductive type, the first conductive type is N type, and the second conductive type is P type.

도 2 내지 도 6은 본 발명에 따른 바이폴라 트랜지스터의 제조방법을 순차적으로 도시한 공정단면도들이다. 2 to 6 are process cross-sectional views sequentially illustrating a method of manufacturing a bipolar transistor according to the present invention.

우선, 도 2에 도시된 바와 같이, 먼저, 기판(10), 예를 들어 제1 도전형인 p형 실리콘기판을 준비한다. 여기서, 기판(10)의 일부 활성영역에는 제 1 도전형과 반대되는 제 2 도전형인 n형 매몰층(11)이 형성되고, 상기 매몰층(11) 내에 제2 도전형인 n형으로 도핑된 제1 웰(12a) 및 제2 웰(12b)를 형성한다. First, as shown in FIG. 2, first, a substrate 10, for example, a p-type silicon substrate having a first conductivity type is prepared. Here, an n-type buried layer 11 having a second conductivity type opposite to the first conductive type is formed in a part of the active region of the substrate 10, and an n-type doped n-type doped in the buried layer 11 is formed. One well 12a and a second well 12b are formed.

이어서, 바이폴라 트랜지스터의 소자분리를 위해 기판(10)의 필드영역에 소자분리막(14)을 형성한다. Subsequently, the device isolation layer 14 is formed in the field region of the substrate 10 for device isolation of the bipolar transistor.

상기 소자분리막(14)은 기판(10)의 활성영역을 에미터 영역과 베이스 영역을 위한 제1 활성영역과 콜렉터 영역을 위한 제2 활성영역으로 구분한다. The device isolation layer 14 divides the active region of the substrate 10 into a first active region for an emitter region and a base region and a second active region for a collector region.

이어, 소자분리막(14)이 형성된 기판에 사진공정과 이온주입공정을 수행하여 제1 활성영역의 제1 웰(12a)에 베이스 영역 및 에미터영역이 형성될 p형의 제3 웰(17)을 형성한다. Subsequently, a p-type third well 17 in which a base region and an emitter region are to be formed in the first well 12a of the first active region by performing a photo process and an ion implantation process on the substrate on which the device isolation layer 14 is formed. To form.

이어, 도 3에 도시된 바와 같이, 제3 웰(17)이 형성된 결과물 상에 n형으로 도핑된 폴리실리콘막을 형성하고, 상기 폴리실리콘막 상에 에미터전극패턴 정의용 및 콜렉터전극패턴 정의용 포토레지스트 패턴(미도시)를 형성한다. 상기 포토레지스트 패턴(미도시)를 식각 마스크로 이용하여 상기 폴리실리콘막을 식각하여, 상기 제3 웰(17) 상에 에미터전극패턴(20a) 및 제2 웰(12b)상에 콜렉터전극패턴(20b)을 각각 형성한다. Next, as shown in FIG. 3, an n-type doped polysilicon film is formed on the resultant on which the third well 17 is formed, and the photoresist for emitter electrode pattern definition and collector electrode pattern definition is formed on the polysilicon film. A pattern (not shown) is formed. The polysilicon layer is etched using the photoresist pattern (not shown) as an etch mask, and the collector electrode pattern 20 is formed on the third well 17 and the emitter electrode pattern 20a and the second well 12b. 20b) are formed respectively.

이어, 상기 에미터전극패턴(20a) 및 콜렉터전극패턴(20b)이 형성된 결과물 상에 질화막을 형성하고, 블랭킷(blanket)식각과 같은 식각공정을 수행하여, 상기 에미터전극패턴(20a)의 양측벽 및 콜렉터전극패턴(20b)의 양측벽에 스페이서(20a, 20b)를 형성한다. Subsequently, a nitride film is formed on the resultant material on which the emitter electrode pattern 20a and the collector electrode pattern 20b are formed, and an etching process such as a blanket etching is performed, so that both sides of the emitter electrode pattern 20a are formed. Spacers 20a and 20b are formed on both walls of the wall and the collector electrode pattern 20b.

이어, 도 4에 도시된 바와 같이, 스페이서(20a, 20b)가 형성된 결과물 상에 확산공정을 수행하여, 상기 에미터전극패턴(20a) 및 콜렉터전극패턴(20b)에 도핑된 n형 이온이 각각 확산하여 에미터영역(22) 및 콜렉터영역(24)을 형성한다. Next, as shown in FIG. 4, n-type ions doped in the emitter electrode pattern 20a and the collector electrode pattern 20b are respectively diffused by performing a diffusion process on the resultant formed spacers 20a and 20b. Diffusion forms the emitter region 22 and the collector region 24.

이어, 도 5에 도시된 바와 같이, 상기 에미터영역(22) 및 콜렉터영역(24)이 형성된 결과물 상에 베이스영역 정의용 포토레지스트 패턴(26)을 형성한다. 이어, 상기 포토레지스트 패턴(26)을 마스크로 이용하여 p형 이온을 주입하여 제3 웰(17) 내부에 베이스영역(28)을 형성한다. Subsequently, as shown in FIG. 5, a photoresist pattern 26 for defining a base region is formed on the resultant product in which the emitter region 22 and the collector region 24 are formed. Subsequently, p-type ions are implanted using the photoresist pattern 26 as a mask to form a base region 28 in the third well 17.

상기 베이스영역(28)은 상기 스페이서(20a)로 인해 상기 확산 형성된 에미터영역(22)과 소정거리가 유지된다. The base region 28 is maintained at a predetermined distance from the diffused emitter region 22 due to the spacer 20a.

마지막으로, 도 5에 도시된 바와 같이, 상기 스페이서(20a, 20b), 에미터전극패턴(22) 및 베이스전극패턴(28)을 각각 제거한다. 상기 에미터전극패턴(22)과 베이스전극패턴(28)이 제거된 기판 전면에 층간 절연막(30)을 형성하고, 상기 층간 절연막(27) 상에 포토레지스트 패턴(미도시)을 형성하고, 이를 마스크로 이용하여 식각공정을 수행하여, 상기 베이스영역(28), 에미터영역(22) 및 콜렉터영역(24)을 노출하는 콘택홀을 형성한다. Finally, as shown in FIG. 5, the spacers 20a and 20b, the emitter electrode pattern 22, and the base electrode pattern 28 are removed, respectively. An interlayer insulating film 30 is formed on the entire surface of the substrate from which the emitter electrode pattern 22 and the base electrode pattern 28 are removed, and a photoresist pattern (not shown) is formed on the interlayer insulating film 27. An etching process is performed using a mask to form a contact hole exposing the base region 28, the emitter region 22, and the collector region 24.

상기 콘택홀 내부가 매립되도록 도전막을 형성한 후, 상기 층간 절연막(30)이 노출될 때까지 평탄화공정을 수행하여, 베이스영역(28), 에미터영역(22) 및 콜렉터영역(24)과 접촉하는 콘택플러그(32a, 32b, 32c)를 각각 형성함으로써, 본 공정을 완료한다.After the conductive film is formed to fill the inside of the contact hole, the planarization process is performed until the interlayer insulating film 30 is exposed to contact the base region 28, the emitter region 22, and the collector region 24. This step is completed by forming contact plugs 32a, 32b, and 32c, respectively.

한편, n형으로 도핑된 폴리실리콘막으로 형성한 후 이 n형이온을 확산하여, 에미터영역(22)과 콜렉터영역(24)을 각각 형성하고, 에미터전극패턴(18a) 및 스페이서(20a)에 의해 상기 자기정렬된 베이스영역(28)을 형성하고, 상기 스페이서(20a)에 의해 상기 베이스영역(28)과 에미터영역(22)간의 거리가 확보되어, 베이스영역의 저항을 감소시킬 수 있다. On the other hand, after forming an n-type doped polysilicon film, the n-type ions are diffused to form emitter regions 22 and collector regions 24, respectively, and emitter electrode patterns 18a and spacers 20a. The self-aligned base region 28 is formed by the above method, and the distance between the base region 28 and the emitter region 22 is ensured by the spacer 20a, thereby reducing the resistance of the base region. have.

또한, 에미터전극패턴(18a) 및 콜렉터전극패턴(18b)가 형성된 후 제거되어, 상기 콘택플러그의 형성공정시 요구되는 CMP 공정마진확보를 위해 층간 절연막의 두께를 얇게 할 수 있어, 소자의 집적화가 가능하다. In addition, the emitter electrode pattern 18a and the collector electrode pattern 18b are formed and then removed, so that the thickness of the interlayer insulating film can be reduced to secure the CMP process margin required in the process of forming the contact plug. Is possible.

또한, 에미터전극패턴(18a) 및 콜렉터전극패턴(18b)가 형성된 후 제거되어, 공정의 단순화가 가능하고, 콘택플러그 형성을 위한 식각공정시 폴리실리콘막의 손실발생을 완전히 제거할 수 있다.In addition, since the emitter electrode pattern 18a and the collector electrode pattern 18b are formed and removed, the process can be simplified and the loss of the polysilicon film can be completely eliminated during the etching process for forming the contact plug.

본 발명에 의하면, n형으로 도핑된 폴리실리콘막으로 형성한 후 이 n형이온을 확산하여, 에미터영역과 콜렉터영역을 각각 형성하고, 에미터전극패턴 및 스페이서에 의해 상기 자기정렬된 베이스영역을 형성함으로써, 상기 스페이서에 의해 상기 베이스영역과 에미터영역간의 거리가 확보되어, 베이스영역의 저항을 감소시킬 수 있는 효과가 있다. According to the present invention, an n-type doped polysilicon film is formed and then the n-type ion is diffused to form an emitter region and a collector region, respectively, and the self-aligned base region is formed by an emitter electrode pattern and a spacer. By forming the spacer, the distance between the base region and the emitter region is secured by the spacer, thereby reducing the resistance of the base region.

또한, 본 발명에 의하면, 에미터전극패턴 및 콜렉터전극패턴이 형성된 후 제거되어, 상기 콘택플러그의 형성공정시 요구되는 CMP 공정마진확보를 위해 층간 절연막의 두께를 얇게 할 수 있어, 소자의 집적화가 가능하다. In addition, according to the present invention, the emitter electrode pattern and the collector electrode pattern are formed and then removed, so that the thickness of the interlayer insulating film can be reduced to secure the CMP process margin required in the process of forming the contact plug. It is possible.

또한, 에미터전극패턴 및 콜렉터전극패턴이 형성된 후 제거되어, 공정의 단순화가 가능하고, 콘택플러그 형성을 위한 식각공정시 폴리실리콘막의 손실발생을 완전히 제거할 수 있는 효과가 있다.In addition, since the emitter electrode pattern and the collector electrode pattern are formed and removed, the process can be simplified and the loss of the polysilicon film can be completely eliminated during the etching process for forming the contact plug.

Claims (4)

제1 도전형의 제1 웰영역 및 제2 웰영역이 형성된 반도체 기판의 소자분리영역에 소자분리막을 형성하는 단계와,Forming an isolation layer in the isolation region of the semiconductor substrate on which the first well region and the second well region of the first conductivity type are formed; 상기 제1 웰영역에 제2 도전형의 이온주입공정을 수행하여, 제3 웰영역을 형성하는 단계와,Forming a third well region by performing a second implantation ion implantation process on the first well region; 상기 제3 웰영역이 형성된 기판 전면에 도전막을 형성한 후 패터닝하여, 상기 제3 웰영역상에 에미터전극패턴을 형성하고, 상기 제2 웰영역 상에 콜렉터전극패턴을 각각 형성하는 단계와,Forming a conductive film on the entire surface of the substrate on which the third well region is formed and then patterning to form an emitter electrode pattern on the third well region, and respectively forming a collector electrode pattern on the second well region; 상기 에미터전극패턴 및 콜렉터전극패턴의 측벽에 스페이서를 각각 형성하는 단계와, Forming spacers on sidewalls of the emitter electrode pattern and the collector electrode pattern, respectively; 상기 스페이서가 형성된 기판 전면에 확산공정을 수행하여, 상기 제3 웰영역상에 제1 도전형의 에미터영역을 형성하고, 상기 제2 웰영역상에 제1 도전형의 콜렉터영역을 형성하는 단계와,Performing a diffusion process on the entire surface of the substrate on which the spacers are formed, forming an emitter region of a first conductivity type on the third well region, and forming a collector region of a first conductivity type on the second well region; Wow, 상기 에미터전극패턴 및 스페이서가 형성된 제3 웰영역에 제2 도전형의 이온을 주입하여, 베이스영역을 형성하는 단계와,Implanting ions of a second conductivity type into a third well region in which the emitter electrode pattern and the spacer are formed, thereby forming a base region; 상기 에미터전극패턴 및 콜렉터영역패턴을 제거하는 단계를 포함하는 바이폴라 트랜지스터의 제조방법. And removing the emitter electrode pattern and the collector region pattern. 제1 항에 있어서, According to claim 1, 상기 에미터전극패턴 및 콜렉터영역패턴이 제거된 후, After the emitter electrode pattern and the collector region pattern are removed, 상기 결과물 전면에 층간절연막을 형성한 후 패터닝하여, 상기 에미터영역, 상기 베이스영역 및 상기 콜렉터영역을 노출하는 콘택홀을 형성하는 단계와, Forming a contact hole exposing the emitter region, the base region and the collector region by patterning and forming an interlayer insulating film over the entire surface of the resultant; 상기 콘택홀에 도전막을 매립하여, 상기 에미터영역, 베이스영역 및 콜렉터영역과 각각 접촉하는 콘택플러그를 형성하는 단계를 더 포함하는 바이폴라 트랜지스터의 제조방법. Embedding a conductive film in the contact hole to form a contact plug in contact with the emitter region, the base region, and the collector region, respectively. 제1 항에 있어서, 상기 도전막은The method of claim 1, wherein the conductive film 상기 제1 도전형으로 도핑된 폴리실리콘막인 것을 특징으로 하는 바이폴라 트랜지스터의 제조방법. A method of manufacturing a bipolar transistor, characterized in that the polysilicon film doped with the first conductivity type. 제1 항 또는 제3 항에 있어서, The method according to claim 1 or 3, 상기 제1 도전형은 N형이고, 상기 제2 도전형은 P형인 것을 특징으로 하는 바이폴라 트랜지스터의 제조방법. And wherein the first conductivity type is N-type and the second conductivity type is P-type.
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