KR100206160B1 - 광 집중기 - Google Patents

Abstract

광 집중기는 전기 통신망에 가입자 터미날을 접속시켜 광 섬유 상의 비동기 시분할 멀티플렉싱을 사용하여 고정 길이 셀의 형태로 데이타를 전송하고 수신하는데에 사용된다. 집중기는 가입자 터미날로부터의 셀을 처리하기 위해, 시분할 및 비동기 통계적 스펙트럴 멀티플렉싱 스테이지, 로컬 클럭에 대한 동기 스테이지, 스펙트럴 멀티플렉싱 및 비트 율 변환기 스테이지 및 주기성 시분할 멀티플렉싱 스테이지를 포함한다.

가입자 터미날에 어드레스된 셀을 처리하기 위해서는 주기성 시분할 디멀티플렉싱 스테이지, 스펙트럴 멀티플렉싱 및 비트 율 조정 스테이지, 비트 율 변환기 스테이지 및 스펙트럴 디멀티플렉싱 스테이지를 포함한다. 집중기는 전기 통신망에 응용할 수 있다.

Description

광 집중기

제1도는 본 발명에 따른 광 집중기의 한 실시예의 블럭도.

제2도는 통계적 비동기 스펙트럼 및 시분할 멀티플렉싱에 의해 제1의 집중 레벨을 행하는 집중기 내에 포함된 스테이지의 한 실시예의 블럭도.

제3도는 로컬 클럭에 관련된 셀을 재동시키는 집중기 내에 포함된 스테이지의 한 실시예의 블럭도.

제4도 및 제5도는 가입자 터미날로부터의 셀의 비트 율을 증배시키는 집중기 내에 포함된 스테이지의 2가지 실시예의 블럭도.

제6도는 주기적으로 시분할 멀티플렉싱함으로써 제2집중 스테이지를 행하는 집중기 내에 포함된 스테이지의 한 실시예의 블럭도.

제7도는 주기적으로 시분할 디멀티플렉싱 및 스펙트럴 멀티플렉싱함으로써 가입자 터미날에 어드레스된 전기 통신망으로부터 셀의 제1의 분산 레벨을 행하는 집중기내에 포함된 스테이지의 한 실시예의 블럭도.

제8도 및 제9도는 가입자 터미날로의 셀들을 처리하기 위해 집중기 내에 포함된 비트 율 분할기 스테이지의 2가지 실시예의 블럭도.

제10도는 가입자의 터미날에 어드레스되고 비트 율의 조정을 달성할 수 있는 셀의 스펙트럴 디멀티플렉싱에 의해 제2 레벨의 분산을 행하는 집중기 내에 포함된 스테이지의 한 실시예의 블럭도.

* 도면의 주요 부분에 대한 부호의 설명

2 : 집중기 5 : 교환망

34.1-34.16 : 광섬유 39 : 전기 제어 필터

60, 131, 148, 249, 262 : 조합기 61, 63, 81-85 : 결합기

62, 91' : 광 증폭기 65, 69 : 광 게이트

66, 67, 141, 142, 143, 144 : 주기성필터

70 : 버퍼 73, 245-248 : 변환기

74 : AND 게이트 75, 111, 111', 263 : 제어장치

89.1-89.16 : 파장 변환기 92'-94', 108-110 : 3 포트 결합기

122, 140, 149, 250 : 분할기 150, 152, 153 : 대역 통과 필터

본 발명은 비동기 시분할 멀티플렉싱(asynchronous time-division multi plexing)을 사용하여 전기 통신망(telecommunication network)에 가입자 터미날을 접속시키기 위한 광 집중기(photonic concentrator)에 관한 것이다. 이러한 유형의 멀티플렉싱은 모든 종류의 정보가 고정 길이의 비트 패킷(packet) 즉 셀(cell)을 포함한 단일형으로 전송될 수 있게 한다. 비교적 경부하형 가입자 회로로부터의 셀을 중부하형 멀티플렉스 상에 집중시키는 기능의 집중기를 사용하여 전기 통신망에 가입자 터미날을 접속시키는 것이 공지되어 있다. 역으로, 집중기는 중부하형 멀티플렉스로부터의 셀을 취하여 경부하형 가입자 터미날에 접속된 라인으로 셀을 전송한다.

프랑스 공화국 특허 출원 제2,646,036호에는 비동기 시분할 멀티플렉싱을 포함하는 여러가지 전송 기술을 사용하여 가입자 터미날을 전기 통신망에 접속시키기 위한 다수의 집중기를 포함한 모든 전자 디지탈 가입자 액세스 장치가 기재되어 있다.

이렇게 공지된 형태의 집중기에 있어서, 각각의 집중기는 가입자 액세스 회로 및 2개의 집중기 스테이지(stage)를 포함한다.

각각의 가입자는 액세스 회로는 광 섬유 라인에 의해 집중기에 접속된 각각의 가입자 터미날의 광-전자 변환기능 및 전자-광 변환기능, 이션(deliniation)기능, 가입자 터미날로부터 수신된 각 셀의 데이타 필드의 디스크램블링(descrambling), 집중기에 의해 가입자 터미날에 전송된 각 셀의 데이타 필드의 스크램블링(scrambing), 집중기에서 가입자 터미날로 전송되거나 가입자 터미날로부터 수신된 각 셀의 선두(header)에 있는 에러 검출 워드의 계산 기능, 가입자 터미날에 의해 가입자 액세스 장치의 로컬 클럭에 전송된 셀의 재동기화(resynchronization), 가입자 터미날의 출력 비트 율을 모니터하는 감시(policing)기능, 가입자 터미날에 의해 전송된 셀로부터 신호용 셀을 추출하는 기능 및 집중기에 의해 가입자 터미날로 전송될 셀 내에 신호용 셀을 주입하는 기능, 가상 회로(virtual circuit) 및 가입자 터미날에 의해 전송된 각 셀 내에 포함된 가상 회로 그룹 라벨(label)의 변환 기능, 교환망 내로 각각의 셀을 경로화(route)시키기 위한 경로화 레벨의 계산 기능과 셀 선두 전면에 라벨을 삽입하는 기능, 가입자 터미날에 의해 전송된 공백(empty)셀의 제거 기능, 및 집중기에서 가입자 터미날로 제공된 셀 내에 공백 셀을 삽입하는 기능을 포함한 기능들을 제공한다.

제1집중 스테이지는 마이크로프로세서가 제어하는 비동기 시분할 스위칭 매트릭스를 포함한다. 제2집중 스테이지는 마이크로프로세서가 제어하는 또다른 비동기 시분할 스위칭 매트릭스 또는 시분할 멀티플렉서-디멀티플렉서를 포함한다.

이렇게 집중기를 설계하는 것은 전자 소자를 사용하기에는 적합하지만, 광 소자를 사용하기에는 부적합하다. 광 소자는 고속이라는 장점과 스펙트럴 멀티플렉싱을 인에이블하는 장점을 갖는다. 공지된 형태의 집중기의 설계를 그대로 사용하면 광 기술의 수행 능력을 모두 발휘하지 못하게 된다.

본 발명의 목적은 공지된 전자 집중기의 설계로부터 단순하게 유추되지 않으며 광 소자의 사용에 적합하게 설계된 광 집중기를 제공하기 위한 것이다.

본 발명은 비동기식 시분할 멀티플렉싱 방법을 써서 가입자 터미날을 전기 통신망에 접속하여 고정 길이를 갖는 셀 형식으로 데이타를 전송하고 수신하는 광 집중기로 구성되는데, 이 광 집중기는 가입자 터미날로부터의 셀을 처리하기 위해 가입자 터미날로부터의 셀을 시분할 멀티플렉스하고 스펙트럴 멀티플렉스하는 수단 및 시분할 멀티플렉스 및 스펙트럴 멀티플렉스 수단에 의해 멀티플렉스된 로컬 클럭 셀에 동기화하기 위한 수단을 포함한다.

이러한 광 집중기는 가입자 터미날로부터의 셀을 스펙트럴 멀티플렉스하는 수단에 의해 달성되는 스펙트럴 멀티플렉싱이 로컬 클럭에 대해 셀을 동기시키기 위한 장치의 수를 예를 들어 16만큼 분할할 수 있도록 하기 때문에 간단히 구현될 수 있다.

가입자 터미날로부터의 셀을 처리하기 위해 집중기는, 재동기화된 셀을 스펙트럴 멀티플렉싱하고 이들의 비트 율을 멀티플렉스하기 위한 수단, 및 스펙트럴 멀티플렉싱 및 비트 율 곱셈기 수단에 의해 출력된 셀을 스펙트럴 멀티플렉스하지 않고 시분할 멀티플렉스하기 위한 수단을 양호하게 포함한다.

이러한 집중기는 스펙트럴 멀티플렉싱을 전혀 하지 않고 시분할 멀티플렉스하기 위한 수단 및 비트 율을 멀티플렉스하기 위한 수단을 사용하여 표준 비동기 시분할 멀티플렉스에 의해 전기 통신망에 접속될 수 있다. 또한, 이러한 집중기는 전자 기술 또는 광 기술로 구현되는 것에 상관없이 비동기 전송모드 기술을 사용하면 임의의 지역 분국과 호환성을 갖게 된다.

가입자 터미날에 어드레스된 셀을 처리하기 위해, 집중기는, 상기 셀을 시분할 디멀티플렉스(demultiplex) 및 스펙트럴 멀티플렉스하기 위한 수단, 시분할 디멀티플렉스 및 스펙트럴 멀티플렉스된 셀의 비트 율을 분할하기 위한 수단, 및 비트 율이 분할된 셀을 스펙트럴 디멀티플렉스하기 위한 수단을 포함한다.

이러한 광 집중기는, 비트 율을 분할하기 위한 수단이 예를 들어 16개의 상이한 파장을 사용하여 스펙트럴 멀티플렉스되는 셀을 처리함으로 다수의 가입자 터미날에 의해 공유되기 때문에 간단히 구현할 수 있다.

가입자 터미날로의 셀을 시분할 멀티플렉스하고 스펙트럴 멀티플렉스하기 위한 수단은 양호하게는 주기적으로 동작하는데, 전기 통신망에 의해 상기 집중기에 공급될 상기 셀은 상기 집중기에 공급되기 전에 소정 순서로 소트(sort)된다.

이러한 광 집중기는 전기 통신망에 의해 공급된 셀에 대해 작동하는 시분할 멀티플렉싱 및 스펙트럴 멀티플렉싱 수단의 입력 측에서 셀의 순서를 변형시키는 단계가 불필요하기 때문에 간단히 실시할 수 있다. 또한, 순서의 이러한 변경은 주기적으로 수행될 수 있기 때문에 시분할 멀티플렉싱을 크게 단순화시킬 수 있다.

이하, 첨부 도면을 참조하여 본 발명의 실시예 및 특징에 대해 상세히 설명하고자 한다.

제1도에는 본 발명에 따른 집중기의 한 실시예의 블럭도가 도시되어 있다. 집중기는 가입자 액세스 회로로부터의 셀을 처리하고 이 회로의 셀을 각각 처리하는 2개의 직렬 스테이지가 병렬로 구성되어 있다. 256개의 라인(LB1 내지 LB256) 상에 도달하는 256개의 가입자 액세스 회로로부터의 셀을 병렬로 접속된 16개의 모듈(31.1 내지 31.16)으로 구성된 스테이지(31)에 의해 먼저 처리된다. 각각 이러한 16개의 모듈은 라인(LB1 내지 LB256)의 16개의 출력에 접속된 16개의 입을 갖고 있다.

예를 들어, 모듈(31.1)을 취하는 16개의 라인(LB1 내지 LB16)에서는 비동기 통계적 스펙트럼 및 시분할 멀티플렉싱 수단에 의해 집중이 행해진다. 모듈(31.1)은 16개의 상이한 파장(컬러)에 의해 인코드된 셀들을 622 Mb/s의 비트 율에서 단일 광 섬유(32.1) 상에 공급한다.

이 때, 이러한 셀들은 가입자 액세스 장치의 국부 클럭에 셀들을 재동시키는 스테이지(33)에 의해 처리된다. 스테이지(33)은 병렬로 접속된 16개의 모듈(33.1 내지 33.16)을 포함한다. 각각의 이러한 16개의 모듈은 모듈(31.1 내지 31.16)을 포함한다. 각각의 이러한 16개의 모듈은 모듈(31.1 내지 31.16)의 각각의 출력에 접속된 입력을 갖고 있다. 예를 들어, 모듈(33.1)은 모듈(31.1)에 의해 광 섬유(32.1) 상에 공급된 셀을 재동기 시킨다. 모듈(33.1)의 출력에서, 광 섬유(34.1)은 재동기된 셀을 스펙트럴 멀티플렉싱 및 비트 율 변환기 스테이지(35)로 전달한다. 스테이지(35)는 16개의 광섬유 (34.1 내지 34.16)에 의해 16개의 모듈(33.1 내지 33.16)의 출력에 각각 접속된 16개의 입력을 갖고 있다. 각각의 입력에서는 622 Gb/s의 비트 율에서 16가지 컬러를 취하는 셀을 수신하여 2.6 Gb/s에서 16가지 컬러의 단일 출력 셀로 회복시킨다. 광 섬유(36)은 2.6 Gb/s의 비트 율에서 4개의 멀티플렉스(Mc1 내지 Mc4)사이의 셀들을 분할하기 위해 셀들을 주기성 시분할 멀티플렉싱 스테이지(37)로 전달하고 0.4 Erlang의 로드를 갖고 있다.

셀들은 스테이지(31) 내에서 재동기 스테이지(33)의 모듈 수를 16으로 분할하기위해 스펙트럴 멀티플렉스된다. 스테이지(33)에 의해 재구성된 셀은 16개의 상이한 컬러를 스테이지(35)의 16개의 입력 상에 수신된 각각 16개의 셀로 제공하기 위해 스테이지(35)에 의해 다시 스펙트럴 재멀티플렉스된다. 이러한 스펙트럴 재멀티플렉싱으로 인해, 256개의 가입자 터미날을 나타내는 스테이지(33)의 16개 모듈로부터의 셀을 처리하기 위해 스테이지(35) 내에 단일 모듈을 사용하는 것이 가능하다.

다시 말하면, 스펙트럴 멀티플렉싱은 시스템의 후부에 보유될 수가 없다. 이것은 4개의 광 섬유 상의 36개의 주기성 시분할 멀티플렉싱을, 광 섬유 상의 16가지 컬러의 스펙트럴 멀티플렉싱으로 대체하는 스테이지(37)이 제공되기 때문이다. 멀티플렉스(Mc1, …, Mc4)를 나타내는 4개의 광 섬유 상에 제공된 셀은 소정의 컬러일수 있는데, 이러한 셀들은 스펙트럴 멀티플렉싱을 나타내는 것은 아니다.

전기 통신망(도시하지 않음)으로부터 제공되고 256개의 가입자 터미날에 어드레스된 셀은 멀티플렉스(Mc1 내지 Mc4)에 의해 스테이지(40)에 공급된다. 이러한 셀들의 수순은 통신망에 의해 변화되었는데, 셀들은 간단한 주기성 시분할 멀티플렉싱에 의해 시분할 디멀티플렉스될 수 있다. 스테이지(40)은 주기성 시분할 멀티플렉싱 수단에 의해 제1분리를 행하고 출력측 상의 스테이지를 간단히 하기 위해 스펙트럴 멀티플렉싱을 달성한다.

통신망으로부터 도달한 셀은 소정의 컬러일 수 있다. 스테이지(40)은 셀들을 16가지 상이한 컬러로 할당하는 단일 광 섬유(41) 상에 셀들의 군을 이루게 한다.

2.6 Gb/s의 비트 율은 유지되어, 16가지 상이한 컬러의 각각의 패킷은 셀의 기간과 동일한 기간동안 갭에 의해 종용된다.

이 때, 스테이지(42)는 비트 율을 2.6 Gb/s에서 657Mb/s로 변화시키고 제1스펙트럼 디멀티프렉싱을 가한다. 16개의 광 섬유(43.1 내지 43.16)은 스테이지(42)에 의해 공급되고 657Mb/s에서 16가지 상이한 컬러를 사용하여 스펙트럼으로 멀티플렉스되는 셀들을 스테이지(44)로 전달한다. 스테이지(44)는 병렬로 접속된 16개의 모듈(44.1 내지 44.16)을 포함한다. 각각의 모듈은 제2스펙트럴 멀티플렉싱 스테이지에 의해 제2스테이지의 분산을 행한다. 각각의 모듈은 256개의 라인(LB1 내지 LB256)으로부터 선택된 셀을 16개의 라인으로 공급한다. 모듈은 이 스테이지(44)에서 더이상 이용되지 않는 각각의 셀에 관련된 24개의 루팅 레이블 비트를 제거함으로써 622 Mb/s의 비트 율을 조정한다.

각각의 재동기 모듈(33.1, ...., 33.16)은 16개의 가입자 터미날을 나타내는 제1집중 레벨을 제공하는 스펙트럼 및 시분할 멀티플렉서 모듈(31.1, ..., 31.16)의 출력측 상에 있다. 따라서, 본 발명에 따른 집중기는 공지된 형태의 집중기보다 16배나 적은 재동기 모듈(33.1 내지 33.16)을 필요로 한다.

스펙트럴 멀티플렉싱이 사용되기 때문에, 비트 율 변환기 스테이지(35)는 256개의 가입자 터미날을 나타내는 16개의 모듈(32.1 내지 32.16)에 공통으로 접속된다. 따라서, 본 발명에 다른 집중기는 공지된 형태의 집중기보다 256배나 적은 비트 율 변환기 장치를 필요로 한다.

스펙트럴 멀티플렉싱의 결과는 비트 율 변환기 스테이지(42)의 입력측 상의 스테이지(40)에 의해 달성되는데, 스테이지(42)는 256개의 가입자 터미날에 공통으로 접속된다. 다시 말하면, 스펙트럴 멀티플렉싱이 전혀 일어나지 않는 경우에 16배가 배가될 수 있다.

스테이지(44)에까지 미치는 스펙트럴 멀티플렉싱 기능에 의해, 비트 율 변환기능은 16개의 가입자 터미날이 공통으로 접속된 각각의 모듈(44.1 내지 44.16) 내에서 실시된다.

제2도에는 비동기 통계적 스펙트럴 및 시분할 멀티플렉싱에 의해 가입자 터미날로부터의 셀의 제1집중을 행하는 집중기의 스테이지(31)로부터 모듈(31.1)의 한 실시예의 상세한 블럭도가 도시되어 있다. 이러한 모듈 (31.1)은 16개의 파장으로부터 선택된 상이한 파장을 사용하는 셀을 인코드시키는데 각각 사용된 16개의 인코더(C1 내지 C16)으로 구성된 제1부분, 상술한 16개의 파장 및 국부 클럭을 포함하는 전자제어 장치(70)을 사용하여 인코드된 16개의 셀을 기입 및 판독하기 위한 버퍼(76)을 포함하는 제2부분으로 구성된다.

각각의 인코더(C1 내지 C16)의 입력은 각각의 라인(LB1 내지 LB16)에 접속된다. 각각의 인코더의 출력은 버퍼(76)의 입력에 접속된다.

버퍼(76)은, 전기 제어 필터(59), 버퍼(76)의 입력을 구성하는 16개의 입력을 갖고 있는 조합기 (60), 2개의 3포트 결합기(61 및 63), 광 증폭기(62), 2 입력 조합기(64), 2개의 전기 제어 광 게이트(65 및 69), 2개의 주기성 필터(66 및 67) 및 622Mb/s에서 셀의 기간과 동일한 시간 지연을 발생시키는 광 지연 라인(68)을 포함한다.

조합기(60)의 출력은 결합기(61)의 제1포트에 접속된다. 결합기(61)의 제2포트는 광 증폭기(62)의 입력에 접속된다. 결합기(62)의 출력은 결합기(63)의 제1포트에 접속된다. 결합기(63)의 제2포트는 버퍼(70)의 출력을 구성하고 필터(59)의 입력에 접속된다. 필터(59)의 출력은 메모리(76) 및 모듈(31.1)의 출력을 구성한다.

결합기(63)의 제3포트는 지연 라인(68)의 제1단부에 접속된다. 지연 라인(68)의 제2단부는 병렬로 접속된 2개의 필터(66, 67)에 접속된다. 2개의 필터의 각각은 셀을 인코드하는데 사용된 8개의 파장을 포함하는 파장 대역을 커버한다. 그러므로, 이러한 필터는 8개로 군을 이루고 있는 16개의 파장을 제거할 수 있다.

필터(66)은 게이트(69)에 접속된다. 게이트(65 및 69)의 출력은 조합기(64)의 입력에 접속된다. 조합기(64)의 출력은 결합기(61)의 제3포트에 접속된다.

전자 제어 장치(70)은 게이트(65 및 69)의 각각의 제어 입력에 접속된 2개의 출력, 각각의 인코더 (C1 내지 C16)의 공통 제어 입력에 접속된 출력, 모듈(33.1)에 접속된 출력 및 16개의 인코더(C1 내지 C16)에 공통으로 접속된 출력에 의해 공급된 셀 검출 신호를 수신하는 입력을 갖고 있다.

각각의 인코더, 예를 들면 인코더(C1)은, 셀을 전달하는 광 신호를 통과시키는 광학부(도시하지 않음) 및 셀의 스타트를 인지할 수 있는 전자부(도시하지 않음)를 포함하는 셀 검출기 장치(71), 계산을 달성하기 위해 장치(71) 및 장치(70)의 전자부를 제공하기 위한 장치(71)로부터의 광 신호를 70배만큼 지연시키는 지연 라인(72), 지연 라인(72)의 출력, 인코더의 출력을 구성하는 전기 제어 입력 및 출력에 의해 공급된 광 신호를 수신하고 광 신호를 조합기(60)에 공급하는 입력을 갖고 있는 파장 변환기(73), 전자 AND게이트(74) 및 파장 변환기(73)용 제어 신호를 공급하는 전자 제어장치(75)를 포함한다.

AND 게이트(74)가 인코더의 제어 입력을 구성하고 인코더를 떠나는 신호의 파장을 결정하기 위해 장치(70)에 의해 공급된 제어 신호를 수신하는 제1입력, 및 게이트를 엔에이블시키기 위한 신호를 공급하는 셀 검출기 장치(71)의 출력 및 전자 제어 신호(75)의 입력에 접속된 출력에 접속된 제2입력을 갖고 있다. 장치(71)의 전자부는 제어 장치(70)의 입력에 접속된 인코더의 공통 출력에 셀 검출 신호를 공급하는 출력을 갖고 있다.

장치(71)이 셀을 검출하는 경우, 제어 장치(70)은 셀이 인코드되어 메시지를 인코더(C1 내지 C16)의 공통 입력에 제공하는 파장을 선택한다. 이러한 메시지는 셀을 수신한 인코더, 셀 검출기 장치(71)에 의해 인코더를 엔에이블시키는 AND 게이트(74) 및 다른 인코더를 디스에이블시키는 대응 게이트에 제공한다. 이러한 방식으로 한 개의 컬러로 인코드된 셀은 버퍼(76) 내에 저장된다.

장치(70)은 각 셀의 스타트와 국부 클럭 사이의 위상차를 측정한다. 장치(70)은 셀을 국부 클럭과 재동시키기 위해 각각의 셀에 적용될 시간 지연 값(R)을 결정하여 이 값을 관련된 셀에 제공하는 즉시 모듈(33.1)에 이 값을 제공한다.

버퍼(76)은 16가지 상이한 컬러의 16개의 셀까지 저장할 수 있는 루프를 포함한다. 증폭기(62)는 버퍼(76)에서 1사이클을 완료하였을 때마다 광 신호를 재생한다. 지연 라인(76)에 의해 발생된 시간 지연은 1개의 셀을 나타낸다. 버퍼 내에 저장된 16개의 셀들중 한 셀을 판독하는 것은 1개의 셀만을 판독하기 위해 필터(59)에서 동시에 필터링함으로써 달성한다. 버퍼(76)은 8개의 파장으로 인코드된 8개의셀을 소거함으로써 절반이 동시에 소거되지만, 다른 8개의 셀은 다른 8개의 파장으로 기입된다. 광 게이트(65 및 69)는 절반의 기입 및 소거를 달성하기 위해 장치(70)에 의해 선택적으로 개폐된다.

이러한 스테이지에서, 16개의 가입자 터미날로부터의 셀들은 16개의 파장으로 스펙트럴 멀티플렉싱함으로써 단일 광 섬유(32.1) 상에 집중되지만 이들은 국부 클럭과 동기되지는 않는다.

제3도에는 국부 클럭에 관련된 셀을 동기시키기 위한 집중기(2)의 스테이지(33)으로부터의 모듈(33.1)의 상세한 블럭도가 도시되어 있다. 이러한 모듈(33.1)은 셀을 한 셀씩 처리한다. 모듈(33.1)은, 0과 Tb(여기에서는, Tb는 비트 기간이다)사이의 시간 지연을 발생시키기에 적합한 가변 지연 라인(80), 입력에 공급된 신호를 2개의 출력들 중 선택된 하나의 출력으로 루팅시키기에 적합한 2개의 3포트 전기 제어 결합기(81 및 85), Tb, …, 2^P.Tb, …, 256.Tb(여기에서, P는 0내지 8의 범위에서의 변수이다)와 동일한 시간 지연을 발생시키는 9개의 고정 지연 라인(86, …, 87 …, 88), 2개의 입력 양쪽에 공급된 신호를 2개의 출력들 중 선택된 한 출력으로 루팅시키기에 적합한 8개의 4포트 전기 제어 결합기(82, …, 83, 84)및 각각의 셀에 적용될 시간 지연 값(R)을 수신하기 위해 모듈(31.1)의 제어 장치(70)에 접속된 제어 장치(79)를 포함한다.

광 섬유(32.1)은 지연 라인(80)의 입력에 접속된다. 라인(80)의 출력은 결합기(81)의 입력에 접속된다. 결합기(81)은 지연 라인(80)으로부터의 셀을, 지연 라인(86)을 경유하여 결합기(82)의 제1입력 또는 결합기(82)의 제2입력에 직접 제공한다. 결합기(82)는 셀을 제1출력 또는 제2출력에 제공한다. 셀이 결합기(83)에 도달한 경우, 결합기(83)은 셀들을 지연 라인(87)을 경유하여 결합기(84)의 제1입력 또는 결합기(84)의 제2입력에 직접 제공한다. 셀들은, 이러한 방식으로 3개의 포트, 즉 지연 라인(88)의 출력에 접속된 제1입력, 입력측 상의 다른 결합기에 직접 접속된 제2입력 및 광섬유(34.1)에 접속된 스테이지(33)의 출력을 구성하는 출력만을 갖는 결합기에 스테이지에 의해 제공된다. 가변 지연 라인(80) 및 결합기(81 내지 85)는 제어 장치(79)의 각각의 출력에 접속된 제어 입력을 갖고 있다.

각각의 셀은 이러한 스테이지에서 424 비트를 포함한다. 0과 424.Tb 사이의 가변량만큼 셀의 모든 비트를 지연시킬 필요가 있다. 수 424가 256과 521 사이에 있기 때문에, 스테이지(33)은 소정의 지연 라인의 직렬 조합에 의해 얻어질 Tb와 512.Tb 사이의 모든 시간 지연 값을 엔이블시키고 장치(79)에 의해 전기적으로 제어된 결합기(82, 83, ..., 84)에 의해 나머지 회로를 단락시키는 값(Tb, 2.Tb, 4.Tb, 8.Tb, 16.Tb, 32.Tb, 64.Tb, 128.Tb, 256.Tb)의 8개의 고정 지연 라인을 포함한다.

가변 지연 라인(80)은 보다 정교한 동기를 제공한다. 그러므로, 광 섬유(34.1)상에서 인출된 셀은 국부 클럭 셀 기간동안 동기된다.

제4도에는 비트 율을 622Mb/s에서 2.6Gb/s로 증가시키기 위해 한 셀씩 동작시키는 스펙트럴 멀티플렉싱 및 비트 율 변환기 스테이지(35)의 제1실시예(35)의 블럭도가 도시되어 있다. 제1실시예는(35)는 스테이지(33)의 16개 모듈이 상이할 필요가 없는 16가지 컬러로 인코드된 16개의 셀을 동시에 공급하기 때문에 16개의 셀을 동시에 처리한다. 이러한 이유 때문에, 이것의 제1기능은 16가지 상이한 컬러로 스펙트럴 멀티플렉싱을 가하기 위한 것이다.

이 실시예(35)는, 16가지 상이한 컬러를 모듈(33.1 내지 33.16)에 의해 공급된 16개의 셀에 할당 하기 위해 16개의 광 섬유(34.1 내지 34.16)에 각각 접속된 16개의 입력을 갖는 16개의 파장 변환기(89.1 내지 89.16), 변환기(89.1 내지 89.16)의 16개 출력에 각각 접속된 16개의 입력을 갖는 조합기(90), 광 증폭기(91), 622Mb/s에서 비트 기간(Tb)와 동일한 시간 지연을 각각 발생시키는 제1세트의 424개 지연 라인(95, 96, ..., 97), 2.6Gb/s에서 비트 기간(T'b)와 동일한 시간 지연을 각각 발생시키는 제2세트의 424개 지연 라인(105, 106, ..., 107), 제1세트의 지연 라인들 사이에 삽입된 424개의 3포트 결합기(92, 93, ..., 94), 제2세트의 지연 라인들 사이에 삽입된 424개의 3포트 결합기(108, ..., 109, 110), 424개의 광학 포트(100, 101, ..., 102, 103), 모든 광 게이트(100, ..., 103)을 병렬로 제어하는 제어 장치(111) 및 24.Tb'와 동일한 시간 지연을 발생시키는 지연 라인(112)를 포함한다.

조합기(90)의 출력은 증폭기(91)의 입력에 접속된다. 증폭기(91)의 출력은 결합기(92)를 통해서 제1세트의 지연 라인에 접속된다. 각각의 결합기(92 내지 94)의 제1출력은 게이트(100, ..., 102)의 각각의 입력에 접속된다. 지연 라인(97)의 출력은 게이트(103)의 입력에 접속된다. 각각의 게이트(101, ..., 102)의 출력은 결합기(108, ..., 109)들 중 한 결합기의 입력에 각각 접속된다. 게이트(100)의 출력은 지연 라인(105)의 입력에 접속된다.

제1세트의 지연 라인(95 내지 97)은 병렬 출력을 갖는 제1시프트 레지스터로 구성된다. 제2세트의 지연 라인(105 내지 107)은 병렬 입력을 갖는 제2시프트 레지스터로 구성된다. 게이트(100, ..., 103)은 제1레지스터의 내용을 제2레지스터로 전송시킬 수 있다. 제1레지스터에 있어서, 셀의 비트는 622Mb/s의 비트 율에 관련된 기간(Tb)만큼 분리된다. 완전히 셀의 제1비트 내에 존재하는 경우, 이것의 비트는 제2레지스터 내에 동시에 전송된다. 이러한 셀의 비트는 2.6Gb/s의 비트 율에 관련된 기간(T'b)만큼 제2레지스터 내에서 분리되고, 결합기(110)의 출력으로 부터 지연 라인(112)에 공급된다. 지연 라인(112)는 스위칭 스테이지를 통해 각각의 셀을 루팅시키는데 사용된 24개의 루팅 비트의 최종 삽입을 위한 각각의 셀의 스타트시에 갭을 형성한다. 이때, 각각의 셀은 448 비트 셀이다. 스테이지(359)에 의해 공급된 셀은 16개의 상이한 셀의 16개 동기 셀의 패킷 형태이다. 2개의 연속 패킷은 비트 율이 약 4만큼 승산되기 때문에 패킷 기간의 3배와 거의 동일한 기간만큼 분리된다.

제5도에는 스펙트럴 멀티플렉싱 및 비트 율 변환 스테이지의 제2실시예(35b)의 블럭도가 도시되어 있다. 이 실시예는 비트 율 변환 스테이지를 실시하는데 필요한 부품의 수를 상당히 감소시키는 424 비트 상의 셀 대신에 16비트의 블럭으로 동작한다. 424 비트의 각각의 셀은 16 비트의 28개 블럭으로 분할되는데, 28번째 블럭은 공백 상태이고, 27번째 블럭은 요구된 8비트를 내장하고 있다. 스테이지(35b)는 스펙트럴 멀티플렉싱을 16가지 상이한 컬러(F11, F12, F13, F14, F21, ..., F44)로 동시에 수행하는 16가지 상이한 컬러의 16개 블럭을 처리한다. 부분(120)은 하나의 블럭 기간의 3배의 기간과 거의 동일한 기간동안 2.6Gb/s에서 비트들의 28개 블럭의 스트링(string)형태로 각각의 셀을 출력시키는데, 그 이유는 비트 율이 약 4배만큼 승산되기 때문이다.

부분(121)은 2.6Gb/s에서 셀 기간의 3배의 기간과 거의 동일한 기간동안 분리된 16개의 동기 셀의 출력 패킷 및 블럭들을 연결시킨다.

부분(118)은, 16가지 상이한 컬러를 모듈(33.1 내지 44.16)에 의해 공급된 16개의 셀에 할당하기 위해 16개의 광 섬유(34.1 내지 34.16)에 각각 접속된 입력을 갖고 있는 16개의 파장 변환기(89'.1 내지 89'.16) 및 변환기(89'.1 내지 89'.16)의 16개 출력에 각각 접속된 16개의 입력 및 단일 광섬유(119)에 의해 부분 (120)에 접속된 출력을 갖고 있는 조합기(90')를 포함한다. 부분(120)은, 광 증폭기(91'), 622Mb/s에서 1비트 기간(Tb)와 동일한 시간 지연을 각각 발생시키는 제1세트의 16개 지연 라인(95', 96', ..., 97'), 16개의 3포트 결합기(92', 93', ..., 94'), 2.6Gb/s에서 1비트 기간(T'b)와 동일한 시간 지연을 각각 발생시키는 제2세트의 지연 라인(105', 106', ..., 107'), 16개의 2입력 결합기(108', ..., 109', 110'), 16개의 광 게이트(100', 101', ..., 102', 103')및 622Mb/s에서 16비트의 기간과 동일한 기간동안 모든 광 게이트(100' 내지 103')를 병렬로 제어하는 제어 장치(111')를 포함한다.

이러한 부분(120)의 설계는 상술한 스테이지(35a)의 설계와 유사하지만, 소수의 부품을 포함하고 있고 제1레지스터에서 제2레지스터로의 전송 속도가 28배나 빠르다. 다시 말하면, 부분(120)의 출력에 공급된 16비트 블럭은 각각의 셀이 424비트의 연속 스트림이 아니기 때문에 비트가 전혀 없는 갭에 의해 분리된다.

부분(121)의 기능은 16비트 블럭을 연결함으로써 각 셀 내의 비트의 연속성을 재설정하기 위한 것이다. 부분(121)은, 분할기(122), 28개의 광 게이트(123, 124, ..., 126), 광 게이트(123 내지 126)을 서로 독립적으로 제어하는 제어 장치(127), 0, D, 2.D, 3.D, ..., 25.D, 26.D, 27.D(여기에서, D는 622 Mb/s와 2.6Gb/s에서 16비트 블럭의 기간과의 차이 기간이다)와 동일한 시간 지연을 각각 발생시키는 28개의 고정 지연 라인(127, 128, ..., 129, 130), 부분(121) 및 스테이지(35)의 출력을 구성하는 조합기(131), 제어 장치(132) 및 24.T'b와 동일한 시간 지연을 발생시키는 지연 라인(133)을 포함한다.

분할기(122)는 지연 라인(127 내지 130)들 중 한 라인과 직렬로 접속된 28개의 게이트(123 내지 126)에 의해 조합기(131)의 28개의 입력에 각각 접속된 28개의 출력을 갖고 있다.

각각의 셀에 있어서, 제1블럭은 27.D만큼 지연되어야 하고, 제2블럭은 26.D만큼 지연되어야 한다. 제어 장치(132)는 제1블럭을 지연 라인(130) 내로 통과시키고 제2블럭을 지연 라인(129)내로 연속적으로 통과시키기 위해 게이트(123 내지 126)을 제어한다. 28번째 블럭은 게이트(126)에 의해 조합기(131)로 직접 통과된다. 조합기(131)의 출력에서, 각각의 셀은 비트의 연속 스트림 형태로 다시 형성된다. 각각의 셀은 2.6Gb/s의 비트 율에서 16가지 컬러들 중 상이한 하나의 컬러를 갖고 있다. 지연 라인(133)은 스테이지(35a)의 지연 라인(112)와 동일한 기능을 갖고 있다. 그러므로, 이러한 스테이지에서 각각의 셀은 요구된 424 비트 이외에도 24개의 공백 비트를 포함한다.

16가지 컬러를 사용하는 스펙트럴 멀티플렉싱은 스테이지(33 및 35)를 매우 효과적으로 사용하기 위한 것이지만, 교환망(5)를 교환하기에는 부적합하다. 스테이지(37)의 기능은 스펙트럼 멀티플렉스되지 않은 0.4 Erlang의 로드를 갖는 4개의 2.6Gb/s 멀티플렉스를 구성하기 위해 4개의 광 섬유 상에 셀들을 시분할 멀티플렉스하기 위한 것이다.

제6도에는 스테이지(37)의 한 실시예의 블럭도가 도시되어 있다. 스테이지(37)은 16가지 상이한 컬러(F11, F12, F13, F14, F21, ..., F41, F42, F43, F44)를 사용하여 멀티플렉스된 16개의 동기 셀을 광 섬유(34)로부터 수신한다. 16개 셀의 각각의 패킷은 2.6 Gb/s에서 3개 셀의 기간과 거의 동일한 기간동안 지속되는 갭이 따라다닌다.

이 실시예는, 분할기(140), 컬러(F11, F21, F31, F41)을 통과시키는 주기성 필터(141), 컬러(F12, F22, F32, F42)을 통과시키는 주기성 필터(142), 컬러(F13, F23, F33, F43)을 통과시키는 주기성 필터(143), 컬러(F14, F24, F34, F44)를 통과시키는 주기성 필터(144), 0, Tc, 2.Tc, 3.Tc(여기에서, Tc는 2.6 Gb/s에서 셀 기간이다)와 동일한 시간 지연을 발생시키는 4개의 지연 라인(154 내지 157), 조합기(148), 분할기(149), 컬러(F14, F13, F12, F11)을 통과시키는 대역 통과 필터(150), 컬러(F24, F23, F22, F21)을 통과시키는 대역 통과 필터(151), 컬러(F34, F33, F32, F31)을 통과시키는 대역 통과 필터(152) 및 컬러(F44, F43, F42, F41)을 통과시키는 대역 통과 필터(153)을 포함한다.

분할기(140)은 필터(141), 지연 라인(155)와 직렬로 접속된 필터(142), 지연 라인(156)과 직렬로 접속된 필터(143) 및 지연 라인(157)과 직렬로 접속된 필터(144)를 각각 포함하는 4개의 채널에 의해 조합기(148)의 4개의 입력에 각각 접속된 4개의 출력을 갖고 있다. 조합기(148)의 출력은 분할기(149)의 입력에 접속된다. 분할기(149)는 멀티플렉스(MC1, ..., MC4)를 제공하기 위해 각각의 필터(150 내지 153)에 의해 스테이지(37)의 4개 출력에 각각 접속된 4개의 출력을 갖고 있다.

분할기(140)을 조합기(148)에 접속시키는 4개의 채널은 4개 동기 셀의 4개 패킷을 형성하기 위해 셀들을 시프트 시킨다. 제1채널은 컬러(F11, F21, F31, F41)을 갖고 있는 셀을 시간 지연없이 통과시킨다. 제2채널은 컬러(F12, F22, F32, F42)를 갖고 있는 셀을 셀의 기간과 동일한 시간 지연을 갖도록 통과시킨다. 제3채널은 컬러(F13, F23, F33, F43)을 갖고 있는 셀을 2개의 셀 기간과 동일한 시간 지연을 갖도록 통과시킨다. 제4채널은 컬러(F14, F24, F34, F44)를 갖고 있는 셀을 3개 셀의 기간과 동일한 시간 지연을 갖도록 통과시킨다.

연속 컬러(F11, F12, F13, F14)를 갖고 있는 셀은 다른 12가지 컬러를 나타내는 셀로부터 별도의 멀티플렉스 상에 셀들을 루팅시키도록 유지한다. 분할기(149)의 기능은 4개의 광 섬유 상의 4개의 실제적으로 분리된 멀티플렉스(MC1, ..., MC4)사이 에서 셀들을 분할하는 4개의 필터(150 내지 153)으로 16개의 컬러 셀을 분할하기 위한 것이다. 필터(150)은 컬러(F14, F13, F12, F11)을 갖는 4개의 연속 셀을 통과시킨다. 이와 동시에, 필터(151)은 컬러(F24, F23, F22, F21)을 갖는 4개의 연속 셀을 통과시킨다. 이와 동시에, 필터(152)은 컬러(F34, F33, F32, F31)을 갖고 있는 4개의 연속 셀을 통과시킨다. 이와 동시에, 필터(153)은 컬러(F44, F43, F42, F41)을 갖고 있는 4개의 연속 셀을 통과시킨다.

스테이지(37)의 출력에서, 셀은 여러가지 컬러를 보유하지만 스펙트럼 멀티플렉스를 구성하지는 못한다. 각각의 셀은 타임 슬롯 및 셀을 전달하는 멀티플렉스에 의해 구별지워질 수 있다.

제7도에는 집중기(2)의 스펙트럼 및 시분할 멀티플렉스 스테이지(40)의 블럭도가 도시되어 있다. 스테이지(40)은 2.6 Gb/s의 비트 율에서 소정의 컬러를 갖는 4개의 멀티플렉스(MC1, ..., MC4)를 수신한다. 스테이지(40)은 2.6 Gb/s에서 16가지 상이한 컬러를 사용하여 스펙트럴 멀티플렉싱함으로써 16개의 동기 셀의 41개 패킷을 단일 광 섬유(41) 상으로 출력시킨다. 16개 셀의 2개의 연속 패킷은 3개 셀의 기간과 동일한 기간동안 갭에 의해 분리된다. 이 스테이지는, 4개의 멀티플렉스(MC1, ..., MC4)에 각각 접속된 4개의 입력을 갖고 있는 4개의 파장 변환기(245 내지 248), 변환기(245 내지 248)의 4개 출력에 각각 접속된 4개의 입력을 갖고 있는 조합기(249), 조합기(249)의 출력에 접속된 입력 및 4개의 출력을 갖고 있는 분할기(250), 전기 제어 광 게이트(251 내지 254), 0, Tc, 2.Tc, 3.Tc(여기에서, Tc는 2.6 Gb/s에서 셀의 기간이다)와 동일한 시간 지연을 발생시키는 한 세트의 4개의 지연 라인(255 내지 257), 광 섬유(41)에 접속된 스테이지(40)의 출력을 구성하는 출력 및 4개의 입력을 갖고 있는 조합기(262) 및 각각의 변환기(251 내지 254)를 독립적으로 제어하고 각각의 변환기(254 내지 248)을 독립적으로 각각 제어하는 제어 장치(263)을 포함한다.

분할기(250)의 각각의 출력은 게이트(251, ..., 254) 및 지연 라인(255, ..., 258)에 의해 조합기(262)의 입력에 각각 접속된다.

시분할 멀티플렉싱은, 멀티플렉스(MC1) 상에 도달하는 4개의 연속셀(C1, C2, C3, C4)의 패킷, 멀티플렉스(MC2) 상에 도달하는 4개의 연속셀(C5, C6, C7, C8)의 패킷, 멀티플렉스(MC3) 상에 도달하는 4개의 연속셀(C9, C10, C11, C12)의 패킷 및 멀티플렉스(MC4) 상에 도달하는 4개의 연속셀(C13, C14, C15, C16)의 패킷을 포함하는데, 이러한 4개의 패킷은 동시에 멀티플렉스 상에 도달한다.

각각의 패킷으로부터의 4개의 셀은 변환기(245 내지 248)들 중 한 변환기에 의해 컬러화되므로, 16개의 상이한 컬러가 셀(C1 내지 C16)에 할당된다. 컬러는 4개의 셀 기간동안 주기적으로 할당된다.

각각의 패킷의 4개 셀은 셀들을 서로 동기시키기 위해 0, Tc, 2.Tc, 3.Tc와 동일한 기간만큼 시간 지연된다. 이렇게 하기 위해, 각각의 게이트(251 및 252)는 셀의 기간동안 반복적으로 개방되고 4개 셀의 기간(Tc)와 동일한 기간동안 주기적으로 개방된다. 그러므로, 셀(C4, C8, C12, C16)은, 예를 들어 게이트(254)에 의해 동시에 제공되고 3. Tc와 동일한 시간 지연을 발생시키는 지연 라인(258)에 의해 동시에 지연된다. 이들은, 예를 들어 게이트(251)에 의해 동시에 전송되고 라인(255)에 의해 널 시간 지연을 갖도록 전송되는 셀(C1, C5, C9, C13)과 동시에 조합기(262)에 도달한다.

제8도에는 집중기(2)의 비트 율 변환기 스테이지(42)의 제1실시예(42a)의 블럭도가 도시되어 있다. 이 실시예는 제7도에 도시되어 있고 상술한 바와 같은 스테이지(35a)와 유사한 방식으로 한 셀씩 동작시킨다. 스테이지(42)는 16개의 셀을 동시에 처리하여 16가지 상이한 컬러를 사용하여 스펙트럼 멀티플렉스된 16개 동기 셀을 동시에 수신한다.

각각의 셀은 집중기(2)의 레벨에서 424 비트 이외에도 24개의 루팅 레이블 비트, 즉 448 비트 모두를 포함한다. 그러므로, 비트 율이 657 Mb/s이다.

스테이지(42a)는 2.6Gb/s에서 비트 기간과 동일한 시간 지연(T'b)를 각각 발생시키는 제1직렬의 448개 지연 라인(233, ..., 234), 각각의 이러한 라인의 입력측 상의 제1직렬의 지연라인 내에 삽입된 제1직렬의 448개의 3포트 결합기(230, 231, ..., 232), 657Mb/s에서 비트 기간(T'b)와 동일한 시간 지연을 각각 발생시키는 제2직렬의 448개 지연 라인(239, ..., 240), 각각의 라인의 출력에 접속된 제2직렬의 지연 라인 내에 삽입된 제2직렬의 448개 3포트 결합기(241, ..., 242, 243), 448개의 전기 제어 광 게이트(235, 236, ..., 237), 모든 광 게이트(235, 236, ..., 237, 238)을 동시에 제어하는 출력을 갖고 있는 제어 장치(244), 16개의 출력을 갖는 분할기(210) 및 분할기(210)의 16개의 출력에 각각 접속된 16개의 입력 및 광 섬유(43.1, ..., 32.16)에 접속된 스테이지(42a)의 16개의 출력을 구성하는 16개의 출력을 갖고 있는 16셀 컬러로 조정된 16개의 필터(211, ..., 212)를 포함한다.

광 게이트(235)는 결합기(230)의 제3포트를 지연 라인(239)의 입력에 접속시킨다. 광 게이트(236)은 결합기(232)의 제3포트를 지연 라인(239)등의 출력에 접속된 결합기(241)의 제3포트에 접속된다. 광 게이트(237)은 결합기(232)의 제3포트를 지연 라인(240)의 입력에 접속된 결합기(242)의 제3포트에 접속시킨다. 광 게이트(238)은 제1직렬의 지연 라인의 최종 지연 라인(234)의 출력을 제2직렬의 지연 라인의 최종 지연 라인(240)의 출력에 접속된 결합기(243)의 제3포트에 접속시킨다. 결합기(230)의 한 포트는 스테이지(42a)의 입력을 구성하고 광 섬유(41)에 접속된다. 결합기(243)의 한 포트는 분할기(280)의 입력에 접속된다.

2개의 직렬 지연 라인은 2개의 시프트 레지스터와 유사하게 사용된다. 완전한 셀이 제1직렬의 지연 라인(233, ..., 234) 내에 저장되는 경우, 제어 장치(244)는 448 비트를 제2직렬의 지연 라인 내에 동시에 전송하기 위해 모든 광 게이트(135, 238)을 동시에 지령한다. 비트는 2.6Gb/s에서 제1직렬의 지연 라인(230 내지 234)에 도달하여 657 Mb/s에서 제2직렬의 지연 라인(239 내지 240)을 떠나는데, 그 이유는 이들이 Tb'와 동일한 시간 지연에 의해 분리되기 때문이다. 분할기(210) 및 필터(211, ..., 212)는 16개 셀의 각각의 패킷을 16개의 출력 광 섬유(43.1 내지 43.16) 상에 스펙트럼 디멀티플렉스 한다.

제9도에는 집중기(2) 내의 비트 율 변환기 스테이지(42)의 제2실시예(42b)의 블럭도가 도시되어 있다. 이 제2실시예는 제1실시예(42a)의 적절한 변형 실시예이다. 2개의 직렬형인 448개의 지연 라인은 실시예를 간단히 나타내기 위해 한 셀씩 16 비트의 블럭으로 비트 율을 집중시키기 위한 2개의 직렬형인 16개의 지연 라인으로 대체된다. 그러나, 셀은 16비트의 28개 블럭으로 먼저 분할된다. 그러므로, 스테이지(42b)는 각각의 셀을 16비트의 28개 블럭으로 분할하는 제1부분(220), 비트 율을 한 블럭씩 변환시키는 제2부분(221) 및 16개 셀의 각각의 패킷을 16개의 출력 광 섬유(43.1 내지 43.16) 상에 스펙트럼 디멀티플렉스하기 위해 분할기(280') 및 16개의 필터(281', ..., 282')를 포함하는 제3부분(222)를 포함한다.

제1부분(220)은, 2.6Gb/s에서 셀을 공급하는 광 섬유(41)에 접속된 입력 및 28개의 출력을 갖고 있는 분할기(270), 제2부분(221)의 입력에 접속되는 제1부분(220)의 출력을 구성하는 출력 및 28개의 입력을 갖고 있는 조합기(280), 28개의 전기 제어 광 게이트(271, 272, ..., 273, 274), 27.D, 26.D, ..., D, 0(여기에서, D는 657 Mb/s에서 16비트 블럭의 기간과 2.6Gb/s에서 초기 기간과의 차이 기간이다)과 각각 동일한 시간 지연을 발생시키는 27개의 지연 라인(275, ..., 276, 277, 278) 및 광 게이트(271, ..., 274)의 입력을 제어하기 위해 각각 접속된 출력을 갖고 있는 제어 장치(279)를 포함한다.

분할기(270)의 27개 출력은 지연 라인과 직렬로 접속된 광 게이트를 포함하는 채널에 의해 조합기(280)의 28개 입력들 중 한 입력에 각각 접속된다.

제어 장치(279)는 각각의 셀을 구성하는 16비트의 28개 블럭을 연속적으로 통과 시키기 위해 게이트(271, ..., 274)를 연속적으로 개방시킨다. 제1블럭은 게이트(274) 및 직접 접속부에 의해 어떠한 시간 지연이 일어나지 않고서도 통과된다. 제2블럭은 16비트 블럭을 나타내는 시간 지연을 발생시키는 지연 라인(277) 내에 저장 및 지연될 게이트(273)에 의해 통과된다. 제3블럭은 16비트의 2개의 블럭을 나타내는 시간 지연을 발생시키는 지연 라인(도시하지 않음) 내로 게이트(도시하지 않음)에 의해 통과된다. 28번째 블럭은 16비트의 27개 블럭을 나타내는 기간동안 지연라인(275) 내에 저장될 게이트(271)에 의해 통과된다. 그러므로, 제1부분(220)은 16비트의 블럭은 제2부분(221)로 통과시키고 셀들을 657Mb/s에서 16비트의 기간을 나타내는 시간 지연만큼 공간을 확보하므로, 각각의 블럭은 부분(221) 내에서 처리될 수 있는데, 그 이유는 이용가능한 기간이 16비트 블럭의 기간과 동일하기 때문이다.

부분(221)의 설계는 제1직렬 지연 라인(223', ..., 234')의 수, 제1직렬 지연라인 내에 삽입된 결합기(230', ..., 232')의 수, 광 게이트(235', ..., 238')의 수, 제2직렬 지연 라인(239', ..., 240')의 수 및 제2직렬 지연 라인 내에 삽입된 결합기(241', ..., 243')의 수가 각각의 경우에 448개가 아니라 16개라는 것을 제외하고는 제14도에 도시되어 있고 상술한 바와 같은 제1실시예(42a)의 설계와 유사하다. 따라서, 비트 율 변환기 스테이지(42b)는 상술한 스테이지(42a)보다 상당히 용이하게 실시할 수 있다.

분할기(210') 및 변환기(211', ..., 212')는 실시예(42a)내의 참조 번호와 동일하고 구성 부품의 기능도 동일하다.

제10도에는 스펙트럴 디멀티플렉싱 및 비트 율 조정에 의해 제2분산 스테이지를 제공하는 스테이지(44)의 모듈(44.1)의 한 실시예의 블럭도가 도시되어 있다.

스테이지(44)는, 3포트 결합기(289), 3개의 루팅 레이블 바이트를 소거하여 루팅 헤더의 소거에 종용하는 비트의 연속성을 재설정하기 위해 657Mb/s에서 622Mb/s로 비트 율을 변화시키는 비트 율 조정기 장치(295), 전기 제어 입력을 갖고 있는 파장 변환기(296), 16 출력 분할기(297), 16개의 고정된 파장을 각각 통과시키고 라인(LB1, ..., LB16)에 접속된 모듈(293)의 16개 출력을 구성하는 출력을 갖고 있는 16개의 필터(298, ..., 299) 및 루팅 레이블 추출기 장치(288)을 포함한다.

결합기(289)는 3개의 포트, 즉 모듈(44.1)의 입력을 구성하는 제1포트, 비트 율 조정기 장치(295)의 입력에 접속된 제2포트 및 루팅 레이블 추출기 장치(288)의 입력에 접속된 제3포트를 갖고 있다. 이것은 종래의 설계로 이루어진 것이고, 이것의 기능은 루팅 레이블의 내용을 나타내는 컬러를 셀에 부과하기 위해 컬러를 선택하는 전기 신호를 셀에 공급함으로써 파장 변환기(296)을 제어하기 위한 것이다.

장치(295)의 출력은 파장 변환기(296)의 입력에 접속된다. 변환기(296)의 출력은 분할기(297)의 입력에 접속된다. 분할기(297)의 16개 출력은 16개 필터(298, ..., 299)의 입력에 각각 접속된다. 셀의 파장을 나타내는 필터는 이 셀을 가입자 터미날로 통과시킨다.

비트 율 조정기 장치(295)에 대해서는 더이상 상세히 설명하지는 않겠다. 이것의 설계는 제9도에 도시되어 있고 상술한 바와 같이 스테이지(35b)의 부분(120)의 설계와 유사하다. 본 분야에 숙련된 기술자들은 이러한 설계에 의해 657Mb/s에서 622Mb/s로 비트 율을 변화시키는 적절한 방법을 알고 있을 것이다.

Claims (4)

1. 가입자 터미날로부터의 셀을 처리하기 위해, 가입자 터미날을 전기 통신망에 접속하여 비동기 시분할 멀티플렉싱 방법을 사용하여 고정 길이를 갖는 셀 형식으로 데이타를 전송하고 수신하는 광 집중기에 있어서, 가입자 터미날로부터의 셀을 시분할 멀티플렉스 및 스펙트럼 멀티플렉하기 위한 수단 및 상기 시분할 멀티플렉스 수단 및 상기 스펙트럴 멀티플렉스 수단에 의해 멀티플렉스된 로컬 클럭 셀에 동기시키기 위한 수단을 포함하는 것을 특징으로 하는 광 집중기.
2. 제1항에 있어서, 가입자 터미날로부터의 셀을 처리하기 위해, 재동기된 셀을 스펙트럴 멀티플렉스하고 이들의 비트 율을 멀티 플렉스하기 위한 수단 및 스펙트럴 멀티플렉스 및 비트 율 곱셈기 수단에 의해 출력된 셀을 스펙트럴 멀티플렉스하지 않고서 시분할 멀티플렉스하기 위한 수단을 포함하는 것을 특징으로 하는 광 집중기.
3. 제1항에 있어서, 가입자 터미날에 어드레스된 셀을 처리하기 위해, 상기 셀을 시분할 디멀티플렉스하고 스펙트럴 멀티플렉스하기 위한 수단, 시분할 디멀티플렉스되고 스펙트럴 멀티플렉스된 셀의 비트 율을 분할시키기 위한 수단 및 비트 율이 분할된 셀을 스펙트럴 디멀티플렉스하기 위한 수단를 포함하는 것을 특징으로 하는 광 집중기.
4. 제3항에 있어서, 가입자 터미날로의 셀을 시분할 디멀티플렉스하고 스펙트럴 멀티플렉스하기 위한 수단이 주기적으로 동작하고, 전기 통신망에 의해 상기 집중기에 공급될 셀이 상기 집중기에 셀이 공급되기 전에 소정의 순서로 소트된 것을 특징으로 하는 광 집중기.