KR20000005713U - 교환기에서 가입자 포트 분배 장치 - Google Patents

Abstract

본 고안은 교환기에서 STM-4(Synchronous Transfer Mode-4) 가입자 포트 분배에 관한 것으로, 특히 STM-4 가입자 보드에서 다중화 및 역다중화를 수행하여 가입자 포트를 분배하도록 한 교환기에서 가입자 포트 분배 장치에 관한 것이다.

다수개의 입력 포트를 통해 수신되는 수신 셀을 다중화시켜 해당 각 입력 포트에 대한 다중화 어드레스와 함께 출력하는 다중화부와, 상기 다중화부로부터 다중화 어드레스를 인가받아 상기 다중화부에서 다중화한 수신 셀에 BOH를 붙여 시스템에 전송하며, 해당 시스템의 송신 데이터를 송신 셀과 BOH로 분리하고 해당 BOH 중 역다중화 어드레스를 판독하는 FPGA와, 상기 FPGA로부터 인가되는 송신 셀을 역다중화시켜 상기 FPGA로부터 인가되는 역다중화 어드레스에 대응한 목적 포트로 전송하는 역다중화부를 포함하는 본 고안의 구조에 의해 2개의 FIFO로 처리하고 동작도 단순화하여 보드의 공간 활용 측면에 효율적이며, 또한 분리된 개별 FIFO를 배치할 경우에 발생되는 클럭의 스큐와 지터의 문제를 해결할 수 있다.

Description

교환기에서 가입자 포트 분배 장치

본 고안은 교환기에서 STM-4(Synchronous Transfer Mode-4) 가입자 포트 분배에 관한 것으로, 특히 STM-4 가입자 보드에서 다중화 및 역다중화를 수행하여 가입자 포트를 분배하도록 한 교환기에서 가입자 포트 분배 장치에 관한 것이다.

일반적인 교환기에서 4개의 포트로 구성된 STM-4 가입자의 인터페이스를 지원하기 위해서 해당 포트 당 송수신 1개씩, 즉 2개가 필요하므로 하나의 포트에 2개의 FIFO가 필요하고 4개의 포트를 위해서는 4쌍의 FIFO가 필요하여 총 8개의 FIFO가 필요하다.

즉, 해당 4개의 포트로 구성된 STM-4 가입자 보드는 도 1에 도시된 바와 같이, FPGA(Field Programmable gate array; 11)와, 4개의 송신 FIFO(12-1 ~ 12-4)와, 4개의 수신 FIFO(13-1 ~ 13-4)를 포함하여 이루어져 있다.

상술한 바와 같이 구성된 STM-4 가입자 보드에서의 데이터 송수신 동작을 다음과 같이 설명한다.

먼저, 데이터 송신 동작의 측면에서 살펴보면, FPGA(11)에서는 입력되는 송신 데이터인 셀(Cell)들의 헤더(Header)에서 해당 셀이 어느 포트로 출력될 것인지의 셀 목적지를 판독한다.

이 때, 상기 FPGA(11)는 상기 판독한 정보를 바탕으로 하여 출력 포트를 찾아내 해당 출력 포트로 스위칭(Switching) 또는 라우팅(Routing) 동작을 수행한다.

예를 들어, 영번 출력 포트(OP0)가 목적지라고 하면, 상기 송신 데이터를 제1송신 FIFO(13-1)에 기록시키는 동작을 수행하기 위하여 상기 FPGA(11)에서 기록 인에이블 신호(Enable Signal)를 발생시키며, 해당 제1송신 FIFO(13-1)에서는 해당 기록 인에이블 신호에 따라 상기 송신 데이터를 인가받고 나머지의 송신 FIFO(13-2 ~ 13-4)에서는 기록 인에이블 신호 및 데이터를 인가받지 않는다. 그리고, 제1송신 FIFO(13-1)가 해당 영번 출력 포트(OP0)로 데이터 출력 동작을 수행하기 위해서는 보드의 기준 클럭(Reference Clock)을 각 송신 FIFO(13-1 ~ 13-4)에 분배시켜 인가해 주는 동작도 필요하다.

두 번째로, 데이터 수신 동작의 측면에서 살펴보면, 가입자로부터 입력되는 수신 데이터가 저장된 수신 FIFO(12-1 ~ 12-4)에서는 자신으로부터 판독할 수신 데이터가 있다는 정보를 상기 FPGA(11)에 알려 준다.

이에, 상기 FPGA(11)에서는 상기 수신 FIFO(12-1 ~ 12-4)로부터 상기 정보를 인가받아 각 수신 FIFO(12-1 ~ 12-4) 간의 중재 동작을 수행하여 입력단에 수신 데이터를 보내어 시스템 내로 가입자의 데이터가 전달되도록 한다.

그런데, 종래의 기술 구성은 4개의 가입자 포트를 각각 개별적으로 유지하고 서비스를 제공하기 위해서는 1개의 포트별로 수신 FIFO(12-1 ~ 12-4) 및 송신 FIFO(13-1 ~ 13-4)가 따로 존재하여야 하므로, 많은 개수의 FIFO(12-1 ~ 12-4, 13-1 ~ 13-4)가 필요하여 보드의 공간 낭비가 심하다.

그리고, 각 포트에 분배해 주는 복잡한 동작을 상기 FPGA(11)에서 수행해야 하므로 상기 FPGA(11)의 용량과 입출력 핀 수에 큰 부담을 줄 뿐만 아니라, 상기 각 FIFO(12-1 ~ 12-4, 13-1 ~ 13-4)에 기준 클럭을 공급하는 과정, 즉 하나의 기준 클럭이 다수개의 FIFO(12-1 ~ 12-4, 13-1 ~ 13-4)에 입력되므로 각 신호별로 전달되는 사이에 지연이 각각 다르게 발생되는 스큐(Skew) 현상으로 원활한 동작을 수행할 수 없게 된다.

이와 같이, 종래에는 가입자 포트를 개별적으로 유지해 서비스해야 하므로 많은 FIFO가 필요해 보드의 공간 낭비가 심하고 FPGA에서 각 포트를 분배해야 하므로 큰 용량 및 입출력 핀 수가 필요하고 하나의 기준 클럭을 다수의FIFO에 공급하므로 스큐 현상이 발생하여 원활한 동작을 수행할 수 없는 문제점이 있었다.

상술한 바와 같은 문제점을 해결하기 위해, 본 고안은 다중화 및 역다중화 장치를 이용한 STM-4 가입자 포트 분배에 관한 것으로, 특히 155(Mbps)급 가입자 4포트로 구성된 STM-4 가입자 보드에서의 다중화 및 역다중화 동작을 이용해 가입자 포트를 분배하므로써, 단순하고 적은 보드 공간에서 구현할 수 있고 분리된 개별 FIFO를 배치할 경우에 발생될 수 있는 클럭의 스큐 및 지터(Jitter) 현상을 방지할 수 있도록 최적화하는 것을 목적으로 한다.

도 1은 종래 교환기에서 4포트의 STM-4 가입자 보드를 나타낸 구성 블록도.

도 2는 본 고안의 실시예에 따른 교환기에서 가입자 포트 분배 장치를 나타낸 구성 블록도.

* 도면의 주요부분에 대한 부호의 설명 *

21 : FPGA(Field Programmable gate array)

22 : 다중화부 23 : 역다중화부

상기와 같은 목적을 달성하기 위한 본 고안은 다수개의 입력 포트를 통해 수신되는 수신 셀을 다중화시켜 해당 각 입력 포트에 대한 다중화 어드레스와 함께 출력하는 다중화부와; 상기 다중화부로부터 다중화 어드레스를 인가받아 상기 다중화부에서 다중화한 수신 셀에 BOH를 붙여 시스템에 전송하며, 해당 시스템의 송신 데이터를 송신 셀과 BOH로 분리하고 해당 BOH 중 역다중화 어드레스를 판독하는 FPGA와; 상기 FPGA로부터 인가되는 송신 셀을 역다중화시켜 상기 FPGA로부터 인가되는 역다중화 어드레스에 대응한 목적 포트로 전송하는 역다중화부를 포함하여 이루어진 것을 특징으로 한다.

본 고안은 STM-4급 가입자를 위한 인터페이스(Interface)를 지원하는 구조로 이루어져 있는데, 622(Mbps)의 대역폭을 독립적으로 하나의 가입자에게 전달하는 STM-4C와는 다르게 155(Mbps)의 STM-1급 가입자의 4개 포트가 각각 개별적으로 존재하므로, 목적 포트로의 라우팅 동작을 단순하게 만들어 해당 목적 포트에 대한 정보와 데이터를 먼저 분리하고 해당 분리된 데이터를 해당 목적 포트로 전달하는 동작을 수행하도록 한다.

이하 첨부된 도면을 참고하여 다음과 같이 설명한다.

본 고안의 실시예에 따른 교환기에서 가입자 포트 분배 장치는 도 2에 도시된 바와 같이, FPGA(21)와, 다중화부(22)와, 역다중화부(23)를 포함하여 이루어진다.

상기 FPGA(21)는 상기 다중화부(22)로부터 다중화 어드레스를 인가받아 상기 다중화부(22)로부터 인가되는 다중화된 수신 셀에 BOH를 붙여 시스템으로 전송하며, 해당 시스템의 송신 데이터를 송신 셀과 BOH로 분리시키고 해당 BOH 내의 PHY 어드레스를 판독하여 해당 판독한 PHY 어드레스에 대응한 목적 포트(OP0 ~ OP3)의 역다중화 어드레스와 송신 셀을 상기 역다중화부(23)에 인가한다.

상기 다중화부(22)는 4개의 가입자 포트를 개별적으로 처리할 수 있는데, 각 입력 포트(IP0 ~ IP3)를 통해 수신되는 수신 셀을 다중화시키며, 해당 각 입력 포트(IP0 ~ IP3)에 대한 다중화 어드레스와 다중화된 수신 셀을 상기 FPGA(21)로 인가한다.

상기 역다중화부(23)는 4개의 가입자 포트를 개별적으로 처리할 수 있는데, 상기 FPGA(21)로부터 인가되는 송신 셀을 역다중화시키며, 해당 역다중화된 송신 셀을 상기 FPGA(21)로부터 인가되는 역다중화 어드레스에 대응한 목적 포트(OP0 ~ OP3)로 출력한다.

본 고안의 실시예에 따른 교환기에서 가입자 포트 분배 장치의 동작을 다음과 같이 설명한다.

가입자와 시스템 간에 가입자 포트(IP0 ~ IP3, OP0 ~ OP3)를 통해 송수신되는 셀은 표준 셀로서 53(Byte)인데, 해당 가입자 포트(IP0 ~ IP3, OP0 ~ OP3)가 각각 개별적으로 존재하므로 해당 가입자 포트(IP0 ~ IP3, OP0 ~ OP3)를 구분하기 위하여 해당 가입자 포트(IP0 ~ IP3, OP0 ~ OP3)를 나타내는 PHY 어드레스를 포함하고 있는 정보 데이터인 BOH(Before Overhead)를 붙인 54(Byte)의 수신 데이터를 사용한다.

여기서, 해당 셀이 각 가입자단으로부터 각 입력 포트(IP0 ~ IP3)를 통해 시스템 내로 수신될 경우에는 FPGA(21)에서 해당 셀에 해당 BOH를 부착시킨 수신 데이터를 전달하며, 해당 BOH가 부착된 송신 데이터가 시스템 내에서 각 출력 포트인 목적 포트(OP0 ~ OP3)를 통해 각 가입자로 송신될 경우에는 FPGA(21)에서 해당 송신 데이터 중 BOH의 PHY 어드레스를 판독해 해당 목적 포트로 해당 셀을 전달한다.

이 때, 상기 목적 포트(OP0 ~ OP3)에 대한 정보인 PHY 어드레스를 포함하고 있는 BOH와 송신 셀을 분리한 후에 해당 분리된 셀을 해당 목적 포트(OP0 ~ OP3)에 전달해야 하는데, IDT 77305의 다중화부(22)와 IDT 77301의 역다중화부(23)를 이용하여 4개의 가입자 포트(IP0 ~ IP3, OP0 ~ OP3)를 개별적으로 처리할 수 있다.

그러면, 첫 번째로 각 가입자단으로부터 전달되는 수신 셀을 각 입력 포트(IP0 ~ IP3)를 통해 수신할 경우의 동작을 살펴 본다.

상기 다중화부(22)에서는 상기 각 입력 포트(IP0 ~ IP3)를 통해 수신되는 수신 셀을 다중화시켜 해당 다중화된 수신 셀을 상기 FPGA(21)로 인가하는데, 이때 상기 각 입력 포트(IP0 ~ IP3)에 대한 다중화 어드레스를 동시에 상기 FPGA(21)에 알려 준다.

이에, 상기 FPGA(21)에서는 상기 다중화부(22)로부터 다중화 어드레스를 인가받아 상기 다중화부(22)로부터 인가되는 다중화된 수신 셀에 알맞은 PHY 어드레스를 포함하고 있는 BOH를 붙인 수신 데이터를 시스템 내로 전달한다.

두 번째로는, 시스템 내에서 송신 셀을 각 목적 포트(OP0 ~ OP3)로 송신할 경우의 동작을 살펴 본다.

상기 FPGA(21)에서는 시스템 내에서 인가되는 송신 데이터를 송신 셀과 BOH로 분리시키며, 해당 분리된 송신 셀을 상기 역다중화부(23)에 인가함과 동시에 해당 분리된 BOH에 포함되어 있는 PHY 어드레스를 판독하여 해당 판독한 PHY 어드레스에 대응한 목적 포트(OP0 ~ OP3)의 역다중화 어드레스를 상기 역다중화부(23)에 알려 준다.

이에, 상기 역다중화부(23)는 상기 FPGA(21)로부터 인가되는 송신 셀을 역다중화시키며, 해당 역다중화된 송신 셀을 상기 FPGA(21)로부터 인가되는 역다중화 어드레스에 대응한 목적 포트(OP0 ~ OP3)로 라우팅시켜 준다.

상술한 바와 같이 상기 송신 셀이 전달되는 과정에서 상기 BOH는 제거되며, 가입자는 표준 셀을 전달받게 된다.

상술한 바를 간략하게 다시 설명하면, 종래에는 각 포트별로 분리된 개별의 송수신 FIFO를 배치시킬 경우에 4개의 포트에 대해 2개씩, 즉 모두 8개의 FIFO가 필요하였으나, 상기 다중화부(22)와 역다중화부(23)를 이용하여 2개의 FIFO로 처리하고 동작도 단순화하여 보드의 공간 활용 측면에 효율적이며, 또한 분리된 개별 FIFO를 배치할 경우에 발생되는 클럭의 스큐와 지터의 문제를 해결할 수 있다.

이상과 같이, 본 고안에 의해 각 가입자로부터 데이터를 받아 하나의 채널을 통해 전달해야 되는 상황에서 각 가입자에 해당되는 포트에 독립적이고 개별적이며 분리된 FIFO를 배치하지 않고도 복수의 포트가 다중화되어 프레임을 구성하는 전송로 상에서 이를 각 포트의 가입자에게 분배할 수 있다.

Claims (1)

1. 다수개의 입력 포트를 통해 수신되는 수신 셀을 다중화시켜 해당 각 입력 포트에 대한 다중화 어드레스와 함께 출력하는 다중화부와;

   상기 다중화부로부터 다중화 어드레스를 인가받아 상기 다중화부에서 다중화한 수신 셀에 BOH를 붙여 시스템에 전송하며, 해당 시스템의 송신 데이터를 송신 셀과 BOH로 분리하고 해당 BOH 중 역다중화 어드레스를 판독하는 FPGA와;

   상기 FPGA로부터 인가되는 송신 셀을 역다중화시켜 상기 FPGA로부터 인가되는 역다중화 어드레스에 대응한 목적 포트로 전송하는 역다중화부를 포함하여 이루어진 것을 특징으로 하는 교환기에서 가입자 포트 분배 장치.