JP3325911B2

JP3325911B2 - 光時分割マルチプレクサ及びデマルチプレクサ

Info

Publication number: JP3325911B2
Application number: JP1432792A
Authority: JP
Inventors: ジヤン−バプテイスト・ジヤコブ; ギイ・ル・ロワ; ジヤン−ミシエル・ガブリアーグ
Original assignee: Alcatel NV
Current assignee: Alcatel Lucent NV
Priority date: 1991-01-29
Filing date: 1992-01-29
Publication date: 2002-09-17
Anticipated expiration: 2017-09-17
Also published as: AU1050392A; CA2060114A1; FR2672173B1; NZ241404A; DE69211373D1; EP0497668A1; EP0497668B1; DE69211373T2; US5319484A; ES2089429T3; AU648380B2; KR920015783A; KR100216003B1; JPH04344744A; FR2672173A1

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、非同期式時分割多重送
信技術を使用する遠隔通信網に使用され得る光時分割マ
ルチプレクサ及び光時分割デマルチプレクサに関する。
この技術においては、電話呼出しを表わす２進データ
は、例えば、各々が固定数のビットを含むセルの形態で
転送される。公知のタイプの時分割マルチプレクサ及び
デマルチプレクサは電子素子を使用して実現される。光
素子を導入することで、光時分割マルチプレクサ及びデ
マルチプレクサを実現することができる。光素子は電子
素子よりも高速であり、スペクトル多重送信を可能にす
る。

【０００２】

【発明が解決しようとする課題】本発明の目的は、光素
子の動作特性を有効に活用すべく、構成が最適化された
光時分割マルチプレクサ及びデマルチプレクサを提案す
ることである。

【０００３】

【課題を解決するための手段】第１の態様においては本
発明は、各々が固定数のビットを有するＭ個の一連のス
ペクトル多重化同期セルの形態で受信される２進データ
を時分割多重化するための光時分割マルチプレクサであ
って、前記各一連のセルがギャップによって分割されて
おり、Ｂを１より大きく且つ１つのセル内のビット数よ
り小さい定数とし、各セルが一連のＢビットのブロック
に分割されるとすると、１つのセルのＢビットブロック
の初期ビットレートに１より大きい数Ｋを乗算するため
の前記Ｍ個の一連のセルに共通の手段と、前記各ブロッ
クのビットレートを乗算するための手段の出力側にあっ
て各セルを構成するブロックを連結するための前記Ｍ個
の一連のセルに共通の手段と、前記連結手段によって再
構成されたセルを時分割多重化するための手段とを含む
光時分割マルチプレクサからなる。

【０００４】第２の態様においては本発明は、各々が固
定数のビットを有するＰ個の一連のセルの形態でＰ個の
時分割マルチプレックスにおいて受信された２進データ
を時分割多重化するための光時分割デマルチプレクサで
あって、前記Ｐ個の時分割マルチプレックスにおいて受
信されたセルを時分割多重化するための手段と、Ｂをセ
ル内のビット数より小さい定数とすると、各セルをＢビ
ットのブロックに分割し、且つ２つの連続するブロック
を、Ｋを１より大きい数とすると、その継続時間が元の
ビットレートにおけるＢビットブロックの継続時間の
（Ｋ−１）倍に等しいギャップによって分離するための
手段と、ＢビットブロックのビットレートをＫで除算す
るための手段であって、各セルが一連のＢビットブロッ
クとして処理される手段とを含んでいる光時分割デマル
チプレクサからなる。

【０００５】上記マルチプレクサ及びデマルチプレクサ
は、セルよりも小さいビットブロックの初期データレー
トを乗算または除算するための手段が、完全なセルの初
期データレートを乗算または除算するための手段より少
ない素子を含むが故に、コストが小さくなっている。セ
ルをブロックに分割するための手段及びセルを構成する
ブロックを連結するための手段は、各セルを構成するブ
ロックの数に比例してその数が増える追加素子を含む
が、セル当たりのブロック数については有利な妥当数を
見つけることができ、ビットレート乗算または除算手段
がセルを丸ごと処理する場合よりもずっと少ない素子を
含む装置を与える。

【０００６】以下の説明及び添付の図面から、本発明が
より良く理解されると共に他の詳細事項も明らかとなろ
う。

【０００７】

【実施例】図の実施例においては、１６個のセルストリ
ームが、セルの初期ビットレートに４を乗算し、色とも
称される４種類の波長を使用してセルをスペクトル多重
化することにより、単一の光ファイバ上に時分割多重化
される。この実施例は、その必須機能がセルをスペクト
ル多重化し且つ次いでビットレートを乗算することであ
る第１の段３５と、その必須機能が１６種類の色によっ
て多重化されたセルを単一ファイバ上で受取り、且つそ
れらを４つの別個の光ファイバ間でスペクトル多重化し
ないで分割することで時分割多重化を実施することであ
る第２の段３７と、その機能が４つの光ファイバにおい
て時分割多重化されたセルを受取り、それらを単一の光
ファイバ上に時分割スペクトル多重化することで更にス
ペクトル多重化を実施することである第３の段３８とを
含んでいる。任意の第３の段３８は、第２の段３７の出
力にあるので、純粋な時分割多重化のみが要求される場
合には必要でない。

【０００８】図１は、上記実施例の第１の段３５のブロ
ッック図を示す。第１の段３５は、１６個の光ファイバ
３４．１、・・・、３４．１６において４２４ビットの
セルをビットレート６２２Ｍｂ／ｓで受取る。段３５
は、１６種類の異なる色を使用してスペクトル多重化を
実施する部分１１８と、１６ビットブロックにおいてビ
ットレート乗算を実施する部分１２０と、そのビットレ
ートが部分１２０によって乗算された１６ビットブロッ
クを連結する部分１２１とを含んでいる。部分１２１の
出力は段３５の出力を構成しており、１６色にスペクト
ル多重化されたセルを単一の光ファイバ３６にビットレ
ート２．４８８Ｇｂ／ｓで供給する。同じ色の２つの連
続するセルは、その継続時間がビットレート２．４８８
Ｇｂ／ｓにおけるセル継続時間のおおよそ３倍に等しい
ギャップによって分離されている。

【０００９】部分１１８は、ファイバ３４．１〜３４．
１６を介してセルを受取るマルチプレクサの１６個の入
力にそれぞれ接続されている１６個の入力を有する１６
個の波長変換器８９．１〜８９．１６と、波長変換器８
９．１〜８９．１６の１６個の出力にそれぞれ接続され
ている１６個の入力と、部分１２０の入力に光ファイバ
１１９によって接続されている出力とを有する結合器９
０とを含んでいる。

【００１０】ファイバ３４．１、・・・、３４．１６に
よって供給されたセルは同期化されており、従って部分
１１８はファイバ１１９に、それらの波長Ｆ１１、Ｆ１
２、Ｆ１３、・・・、Ｆ４４によって区別され得る１６
個の重なり合った同期セルを供給する。

【００１１】部分１２０は、４２４ビットのセルにおい
てではなくて、このビットレート変換段を実施するのに
必要な素子の数を著しく減少させる１６ビットのブロッ
クにおいて動作する。４２４ビットの各セルは２７個の
１６ビットブロックに分割され、２７番目のブロックは
８つの有効ビットしか含まない。部分１２０と１２１と
は、段１１８が１６種類の異なる色においてスペクトル
多重化を実施するので、１６種類の異なる色の１６個の
ブロックを同時に処理する。

【００１２】部分１２０は、光増幅器９１と、各々が６
２２Ｍｂ／ｓにおける１ビット周期Ｔｂに等しい遅延を
導入する１６個の遅延線９５、９６、・・・、９７のセ
ットと、１６個の３ポートカプラ９２、９３、・・・、
９４と、各々が２．６ＧｂＭｂ／ｓにおける１ビット周
期Ｔ’ｂに等しい遅延を導入する遅延線１０５、１０
６、・・・、１０７の第２のセットと、１６個の３入力
カプラ１０８、・・・、１０９、１１０と、１６個の光
ゲート１００、１０１，・・・、１０２、１０３と、全
ての光ゲート１００〜１０３を６２２Ｍｂ／ｓにおける
１６ビットの継続時間に等しい周期で並列に制御する制
御装置１１１とを含んでいる。

【００１３】部分１２０の出力において供給される１６
ビットブロックは、その中にビットはないギャップによ
って分離されており、結果的に各セルはもはや４２４ビ
ットの連続ストリームではない。

【００１４】部分１２１の機能は、１６ビットブロック
を連結することにより各セルにおけるビットの連続性を
再度確立することである。部分１２１は、分割器１２２
と、２７個の光ゲート１２３、１２４、・・・、１２６
と、光ゲート１２３〜１２６を相互に独立に電気的に制
御する制御装置１２７と、Ｄを６２２Ｍｂ／ｓ及び２．
４８８Ｇｂ／ｓにおける１６ビットブロックの継続時間
の差とすると、それぞれ０、Ｄ、２・Ｄ、３・Ｄ、・・
・、２５・Ｄ、２６・Ｄに等しい遅延を導入する２６個
の固定遅延線１２７、１２８、・・・、１２９、１３０
と、その出力が部分１２１及び段３５の出力を構成して
いる結合器１３１と、制御装置１３２とを含んでいる。

【００１５】分割器１２２は、遅延線１２７〜１３０の
１つと直列な２７個のゲート１２３〜１２６によって結
合器１３１の２７個の入力にそれぞれ接続されている２
７個の出力を有している。

【００１６】各セルに対して、１番目のブロックは２６
・Ｄだけ遅延し、２番目のブロックは２５・Ｄだけ遅延
する等とならねばならない。制御装置１３２は、１番目
のブロックは遅延線１３０に渡し、２番目のブロックは
遅延線１２９に渡す等となるように、ゲート１２３〜１
２６を連続して制御する。２７番目のブロックはゲート
１２６によって直接に結合器１３１に渡される。結合器
１３１の出力において各セルは再び４２４ビット連続ス
トリームの形態となる。各セルは１６色のうちの異なる
１つを有し、ビットレート２．４８８Ｇｂ／ｓにある。

【００１７】１６色のスペクトル多重化により、部分１
２０及び１２１は極めて有効に使用されるが、装置の残
りの部分には適しておらず、時分割多重化を使用せねば
ならない結果となる。段３７の機能は、スペクトル多重
化されていない４つの２．４８８Ｇｂ／ｓマルチプレッ
クスを構成するために、これらのセルを４つの光ファイ
バのおいて時分割多重化することである。

【００１８】図２は、段３７の１つの実施例のブロック
図を示す。段３７はファイバ３４から、Ｆ１１、Ｆ１
２、Ｆ１３、Ｆ１４、Ｆ２１、・・・、Ｆ４１、Ｆ４
２、Ｆ４３、Ｆ４４で表された１６種類の色によって多
重化された１６個の同期セルを受取る。１６個のセルの
各パケットの後には、そのおおよその継続時間が２．４
８８Ｇｂ／ｓにおける３セル周期に等しいギャップが続
いている。

【００１９】この実施例は、分割器１４０と、色Ｆ１
１、Ｆ２１、Ｆ３１、Ｆ４１を通す周期フィルタ１４１
と、色Ｆ１２、Ｆ２２、Ｆ３２、Ｆ４２を通す周期フィ
ルタ１４２と、色Ｆ１３、Ｆ２３、Ｆ３３、Ｆ４３を通
す周期フィルタ１４３と、色Ｆ１４、Ｆ２４、Ｆ３４、
Ｆ４４を通す周期フィルタ１４４と、Ｔｃを２．４８８
Ｇｂ／ｓにおけるセル周期とすると、それぞれ０、Ｔ
ｃ、２・Ｔｃ、３・Ｔｃに等しい遅延を導入する４つの
遅延線１５４〜１５７と、結合器１４８と、分割器１４
９と、色Ｆ１４、Ｆ１３、Ｆ１２、Ｆ１１を通す帯域フ
ィルタ１５０と、色Ｆ２４、Ｆ２３、Ｆ２２、Ｆ２１を
通す帯域フィルタ１５１と、色Ｆ３４、Ｆ３３、Ｆ３
２、Ｆ３１を通す帯域フィルタ１５２と、色Ｆ４４、Ｆ
４３、Ｆ４２、Ｆ４１を通す帯域フィルタ１５３とを含
んでいる。

【００２０】分割器１４０は、フィルタ１４１、遅延線
１５５と直列なフィルタ１４２、遅延線１５６と直列な
フィルタ１４３、及び遅延線１５７と直列なフィルタ１
４４をそれぞれ含む４つのチャネルによって結合器１４
８の４つの入力にそれぞれ接続されている４つの出力を
有している。結合器１４８の出力は分割器１４９の入力
に接続されている。分割器１４９は、マルチプレックス
ＭＣ１、・・・、ＭＣ４を提供するためにそれぞれフィ
ルタ１５０〜１５３によって段３７の４つの出力にそれ
ぞれ接続されている。

【００２１】分割器１４０を結合器１４８に接続してい
る４つのチャネルは、４つの同期セルの４つのパケット
を形成するためにセルをシフトする。第１のチャネル
は、色Ｆ１１、Ｆ２１、Ｆ３１、Ｆ４１を有するセルを
遅延なしに伝送する。第２のチャネルは、色Ｆ１２、Ｆ
２２、Ｆ３２、Ｆ４２を有するセルを１セル周期に等し
い遅延を与えて伝送する。第３のチャネルは、色Ｆ１
３、Ｆ２３、Ｆ３３、Ｆ４３を有するセルを２セル周期
に等しい遅延を与えて伝送する。第４のチャネルは、色
Ｆ１４、Ｆ２４、Ｆ３４、Ｆ４４を有するセルを３セル
周期に等しい遅延を与えて伝送する。

【００２２】色Ｆ１１、Ｆ１２、Ｆ１３、Ｆ１４を有す
るセルは物理的にも時間的にも連続にされ、他の１２色
を表わすセルとは別個のマルチプレックス上に伝送され
る。分割器１４９の機能は、１６色のセルを、４つの光
ファイバ上の４つの物理的に別個のマルチプレックスＭ
Ｃ１、・・・、ＭＣ４間で分割する４つのフィルタ１５
０〜１５３に分割することである。フィルタ１５０は、
色Ｆ１４、Ｆ１３、Ｆ１２、Ｆ１１を有する４つの連続
するセル通す。同時にフィルタ１５１、は色Ｆ２４、Ｆ
２３、Ｆ２２、Ｆ２１を有する４つの連続するセル通
す。同時にフィルタ１５２は、色Ｆ３４、Ｆ３３、Ｆ３
２、Ｆ３１を有する４つの連続するセル通す。同時にフ
ィルタ１５３は、色Ｆ４４、Ｆ４３、Ｆ４２、Ｆ４１を
有する４つの連続するセル通す。

【００２３】段３７の出力においてセルは、それらの種
々の色を保持するが、もはやスペクトルマルチプレック
スを構成していない。各セルは、タイムスロット及びそ
れを担うマルチプレックスによって区別することができ
る。

【００２４】図３は上記実施例の第３の段３８のブロッ
ク図を示す。段３８は、４つの時分割マルチプレックス
ＭＣ１〜ＭＣ４をそれぞれ受取る４つの入力を有する４
つの波長変換器１６０〜１６３と、変換器１６０〜１６
３の４つの出力にそれぞれ接続されている４つの入力
と、段３８の出力及びデマルチプレクサの出力を構成し
ている光ファイバ１６５に接続されている１つの出力と
を有する結合器１６４とを含んでいる。

【００２５】４つのマルチプレックスＭＣ１、ＭＣ２、
ＭＣ３、ＭＣ４は、時分割マルチプレックスを構成しな
い任意の色の時分割多重化セルを保有している。変換器
１６０〜１６３の機能は、４つの特定の異なる色Ｆ５、
Ｆ６、Ｆ７、Ｆ８をそれぞれ時分割マルチプレックスＭ
Ｃ１のセル、時分割マルチプレックスＭＣ２のセル、時
分割マルチプレックスＭＣ３のセル及び時分割マルチプ
レックスＭＣ４のセルに割り当てることである。結合器
１６４は同じファイバ１６５上に、変換器１６０〜１６
３によって着色されたセルを重ね合わせる。ファイバ１
６５に保持されているマルチプレックスは従って、スペ
クトルマルチプレックスでもある単一の時分割マルチプ
レックスである。

【００２６】図４及び図５は、各々が、任意の色であり
得る一連のセルをビットレート２．４８８Ｇｂ／ｓで担
う４つの時分割マルチプレックスＭＣ１、・・・、ＭＣ
４を多重分離するための本発明に従う光時分割デマルチ
プレクサの１つの実施例を示している。例えば４つのセ
ルがこれらのマルチプレックスの各々に到着する時間間
隔を考える。セルＣ１、Ｃ２、Ｃ３、Ｃ４はマルチプレ
ックスＭＣ１に到着する。セルＣ５、Ｃ６、Ｃ７、Ｃ８
はマルチプレックスＭＣ２に到着する。セルＣ９、Ｃ１
０、Ｃ１１、Ｃ１２はマルチプレックスＭＣ３に到着す
る。セルＣ１３、Ｃ１４、Ｃ１５、Ｃ１６はマルチプレ
ックスＭＣ４に到着する。

【００２７】図４は、スペクトルマルチプレクサ及び時
分割デマルチプレクサ段４０のブロック図を示す。段４
０は、４つのマルチプレックスＭＣ１、・・・、ＭＣ４
において任意の色を有するセルをビットレート２．４８
８Ｇｂ／ｓで受取り、１６種類の異なる色にスペクトル
多重化することにより１６個の同期セルのパケットを単
一の光ファイバ４１において２．４８８Ｇｂ／ｓで出力
する。１６個のセルの２つの連続するパケットは、その
継続時間が３セル周期に等しいギャップによって分離さ
れている。この段は、４つのマルチプレックスＭＣ１、
・・・、ＭＣ４にそれぞれ接続されている４つの入力を
有する４つの波長変換器２４５〜２４８と、変換器２４
５〜２４８の４つの出力にそれぞれ接続されている４つ
の入力を有する結合器２４９と、結合器２４９の出力に
接続されている１つの入力と４つの出力とを有する分割
器２５０と、４つの電気制御光ゲート２５１〜２５４
と、Ｔｃを２．４８８Ｇｂ／ｓにおけるセル周期とする
と、それぞれ０、Ｔｃ、２・Ｔｃ、３・Ｔｃに等しい遅
延を導入する４つの遅延線２５５〜２５７のセットと、
４つの入力と、ファイバ４１に接続されている段４０の
出力を構成する１つの出力とを有する結合器２６２と、
ゲート２５１〜２５４の各々を独立に且つ変換器２４５
〜２４８の各々を独立に制御する制御装置２６３とを含
んでいる。

【００２８】分割器２５０の各出力は、それぞれゲート
２５１、・・・、２５４及び遅延線２５５、・・・、２
５８によって、結合器２６２の入力に接続されている。

【００２９】同時に到着する４つのパケット、即ち、マ
ルチプレックスＭＣ１に到着する４つの連続するセルＣ
１、Ｃ２、Ｃ３、Ｃ４のパケットと、マルチプレックス
ＭＣ２に到着する４つの連続するセルＣ５、Ｃ６、Ｃ
７、Ｃ８のパケットと、マルチプレックスＭＣ３に到着
する４つの連続するセルＣ９、Ｃ１０、Ｃ１１、Ｃ１２
のパケットと、マルチプレックスＭＣ４に到着する４つ
の連続するセルＣ１３、Ｃ１４、Ｃ１５、Ｃ１６のパケ
ットとを時分割多重分離すると仮定する。

【００３０】各パケットからの４つのセルは、１６種の
異なる色がセルＣ１〜Ｃ１６に割り当てられるように変
換器２４５〜２４８の１つのよって連続的に着色され
る。色は、４セル周期の間隔で周期的に割当てられる。

【００３１】各パケットの４つのセルは、それらを相互
に同期化するために、それぞれ０、Ｔｃ、２・Ｔｃ、３
・Ｔｃに等しい量だけ遅延される。このためには、各ゲ
ート２５１〜２５２は、４セル周期Ｔｃに等しい周期で
周期的に順番に、セルの継続時間だけ開かれる。そうす
ると、例えばセルＣ４、Ｃ８、Ｃ１２、Ｃ１６がゲート
２５４によって同時に送り出され、３・Ｔｃに等しい遅
延を導入する遅延線２５８によって同時に遅延される。
セルＣ４、Ｃ８、Ｃ１２、Ｃ１６は、例えばゲート２５
１によって同時に転送され且つ線路２５５によってゼロ
の遅延で転送されたセルＣ１、Ｃ５、Ｃ９、Ｃ１３と同
時に結合器２６２に到着する。

【００３２】図５は、上記実施例におけるビットレート
変換器段４２のブロック図を示している。段４２は、実
行を単純化する目的で、セルごとにではなくて１６ビッ
トブロックにおいてビットレート変換を適用するように
されている。しかしながら、まずセルは２８個の１６ビ
ットブロックに分割されねばならない。従って段４２
は、各セルを２７個の１６ビットブロックに分割する第
１の部分２２０と、ブロックごとにビットレート変換を
実施する第２の部分２２１と、分離器２１０及び、１６
個のセルの各パケットを１６個の出力光ファイバ４３．
１〜４３．１６上にスペクトル多重分離するためのフィ
ルタ２１１、・・・、２１２を含む第３の部分２２２と
を含んでいる。

【００３３】第１の部分２２０は、２．４８８Ｇｂ／ｓ
でセルを供給する光ファイバに接続されている１つの入
力と２７個の出力とを有する分割器２７０と、第２の部
分２２１の入力に接続されている第１の部分２２０の出
力を構成している出力と、２７個の入力とを有する結合
器２８０と、２７個の電気制御光ゲート２７１、２７
２、・・・、２７３、２７４と、Ｄを６２２Ｍｂ／ｓに
おける１６ビットブロックの継続時間と２．４８８Ｇｂ
／ｓにおけるその元々の継続時間との差とすると、それ
ぞれ２６・Ｄ、・・・、Ｄ、０に等しい遅延を導入する
２７個の遅延線２７５、・・・、２７６、２７７、２７
８と、光ゲート２７１、・・・、２７４の制御入力にそ
れぞれ接続されている出力を有する制御装置２７９とを
含んでいる。

【００３４】分割器２７０の２７個の出力はそれぞれ結
合器２８０の２７個の出力の１つに、その１つはゼロ遅
延を有する遅延線と直列な光ゲートを含むチャネルによ
って接続されている。

【００３５】制御装置２７９は、各セルを構成する２８
個の１６ビットブロックを連続的に通すためにゲート２
７１、・・・、２７４を連続的に開く。１番目のブロッ
クはゲート２７４及び直接接続によって遅延なしに伝送
される。２番目のブロックは、１６ビットブロックに対
応する遅延を導入する遅延線２７７内に格納され遅延さ
れるようにゲート２７３によって伝送される。３番目の
ブロックは、２つの１６ビットブロックに対応する遅延
を導入する遅延線（図示なし）内にゲート（図示なし）
によって伝送される等々となる。２８番目のブロック
は、２６個の１６ビットブロックに対応する継続時間だ
け遅延線２７５内に格納されるようにゲート２７１によ
って伝送される。このようにして、使用し得る時間は１
６ビットブロック１つの継続時間に等しいので、各ブロ
ックが部分２２１において処理され得るように、第１の
部分２２０は、１６ビットの継続時間に対応する遅延に
よって間隔をおいて１６ビットブロックを第２の部分２
２１に伝送する。

【００３６】部分２２１の態様及び動作は、図１におい
て説明及び図示した部分１２０と同様である。部分２２
１はビットレートを例えば２．４８８Ｇｂ／ｓから６２
２Ｍｂ／ｓに変換する。部分２２１は、各々が２．４８
８Ｇｂ／ｓにおいて１ビット周期Ｔｂ’に等しい遅延を
導入する第１シリーズの１６個の遅延線２３３、・・
・、２３４と、第１シリーズの遅延線の間に配設されて
いる１６個の３ポートカプラ２３０、２３１、・・・２
３２と、各々が６２２Ｍｂ／ｓにおいて１ビット時間Ｔ
ｂに等しい遅延を導入する第２シリーズの１６個の遅延
線２３９、・・・、２４０と、第２シリーズの遅延線の
間に配設されている１６個の３ポートカプラ２４１、２
４２、・・・２４３と、第１シリーズの遅延線の間に配
設されているカプラを第２シリーズの遅延線の間に配設
されているカプラに接続する１６個の光ゲート２３５、
・・・、２３８と、２．４８８Ｇｂ／ｓにおける１６ビ
ットの継続時間に等しい周期で全てのゲート２３５、・
・・、２３８を並列に制御する制御装置２４４とを含ん
でいる。

【００３７】部分２２２はセルをスペクトル多重分離
し、従って、１６個の同期セルをデマルチプレクサの１
６個の出力ファイバ４３．１〜４３．１６上に６２２Ｍ
ｂ／ｓで供給する。

【００３８】本発明の範囲は、本明細書中に実施例によ
って特定されている信号の数及びビットレートに限定さ
れない。当業者は、任意の整数または非整数因数によっ
てビットレートを乗算または除算するようにビットレー
ト変換器段を適合させることができる。

【図面の簡単な説明】

【図１】本発明に従うマルチプレクサの１つの実施例の
第１の段を示す。

【図２】本発明に従うマルチプレクサの１つの実施例の
第２の段を示す。

【図３】本発明に従うマルチプレクサの１つの実施例の
第３の段を示す。

【図４】本発明に従うデマルチプレクサの１つの実施例
の第１の段を示す。

【図５】本発明に従うデマルチプレクサの１つの実施例
の第２の段を示す。

【符号の説明】

３５マルチプレクサの第１の段、３７マルチプレクサの第２の段、３８マルチプレクサの第３の段、４０デマルチプレクサの第１の段、４２デマルチプレクサの第２の段、８９．１〜８９．１６波長変換器、９０，１３１，１４８，１６４，２４９，２６２，２８
０結合器、９５，９６，９７，１０５，１０６，１０７，１２７，
１２８，１２９，１３０，１５４〜１５７，２５５〜２
５７，２７５〜２７８遅延線、１００，１０１，１０２，１０３，１２３，１２４，１
２６，２５１〜２５４，２７１〜２７４光ゲート、１２２，１４０，２５０分割器、１１１，１２７，１３２，２６３，２７９制御装置、１４１〜１４４周期フィルタ、１５０〜１５３帯域フィルタ、ＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４マルチプレックス。

───────────────────────────────────────────────────── フロントページの続き (72)発明者ギイ・ル・ロワフランス国、22300・ランニオン、ケルベガン−セルベル（番地なし) (72)発明者ジヤン−ミシエル・ガブリアーグフランス国、91530・ル・バル・サン− ジエルマン、シユマン・デ・ゼコリエ・３ (56)参考文献特開昭61−61596（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 12/56 H04J 3/00 H04J 14/08

Claims

(57)【特許請求の範囲】

【請求項１】各々が固定数のビットを有するＭ個の一
連のスペクトル多重化同期セルの形態で受信される２進
データを時分割多重化するための光時分割マルチプレク
サであって、前記各一連のセルがギャップによって分割
されており、Ｂを１より大きく且つ１つのセル内のビッ
ト数より小さい定数とし、各セルが一連のＢビットのブ
ロックに分割されるとすると、１つのセルのＢビットブ
ロックの初期ビットレートに１より大きい数Ｋを乗算す
るための前記Ｍ個の一連のセルに共通の手段（１２０）
と、前記各ブロックのビットレートを乗算するための手
段（１２０）の出力側にあって各セルを構成するブロッ
クを連結するための前記Ｍ個の一連のセルに共通の手段
（１２１）と、前記連結手段によって再構成されたセル
を時分割多重化するための手段（３７、３８）とを含む
光時分割マルチプレクサ。
【請求項２】前記Ｂビットブロックのビットレートに
Ｋを乗算するための手段（１２０）が、各々が、元のビ
ットレートにおいて１つのセルの１つのビットの継続時
間に等しい遅延を導入する第１の一連のＢ個の遅延線
（９５、．．．、９７）であって、１つの入力が前記ビ
ットレート乗算手段の入力を構成している第１の一連の
遅延線と、各々が、元のビットレートにおいて前記セル
の１つのビットの継続時間のＫ分の１に等しい遅延を導
入する第２の一連のＢ個の遅延線（１０５、．．．、１
０７）であって、１つの出力が前記ビットレート乗算手
段の出力を構成している第２の一連の遅延線と、各々
が、前記第１の一連の遅延線の一端及び前記第２の一連
の遅延線の一端に接続されているＢ個の光ゲートのセッ
ト（１００、．．．、１０３）と、Ｂビットのブロック
が前記第１の一連の遅延線中に存在するときは常に、各
ブロックを前記第２の一連の遅延線内に転送するため
に、全ての前記光ゲート（１００、．．．、１０３）を
周期的に同時に開くための制御手段（１１１）とを含ん
でいる請求項１に記載のマルチプレクサ。
【請求項３】各セルがＮ個のＢビットのブロックに分
割されており、前記連結手段（１２１）が、各セル毎に
連結されるべきＮ個のブロックを直列に受取る１つの入
力及びＮ個の出力を有する分割器（１２２）と、Ｎ個の
入力及び１つの出力を有する結合器（１３１）と、Ｎ個
の光ゲート（１２３、．．．、１２６）と、Ｄをビット
レート乗算後のブロックの継続時間の差とすると、それ
ぞれ０、Ｄ、２・Ｄ、３・Ｄ、・・・、Ｎ・Ｄに等しい
Ｎ個の遅延を導入するＮ個の遅延線（１２７、．．．、
１３０）であって、前記分割器（１２２）の各出力を前
記結合器（１３１）の入力に前記遅延線の１つと直列な
前記光ゲートの１つによって接続する遅延線と、ブロッ
クの元の継続時間に等しい継続時間だけ各ゲートを連続
して開くように、且つ、セルの各ブロックを該セル内の
該ブロックの順位に比例して減少する遅延を導入する遅
延線に伝送するように、前記光ゲートを制御するための
制御手段（１３２）とを含んでいる請求項１に記載のマ
ルチプレクサ。
【請求項４】前記時分割多重化手段（３７、３８）
が、複数の入力ファイバ（３４．１、．．．、３４．１
６）において受信されたＭ個の一連のセルを、前記ビッ
トレート乗算手段（１２０）にそれらを供給する前に単
一の光ファイバ（１１９）においてスペクトル多重化す
るための手段（８９．１、．．．、８９．１６、９０）
であって、同期式に受信されたＭ個のセルをＭ個の異な
る波長で多重化する手段と、前記連結手段（１２１）に
よって再構成されたセルをスペクトル多重分離及び時分
割多重化するための手段（３７、３８）とを含んでいる
請求項１に記載のマルチプレクサ。
【請求項５】前記スペクトル多重分離及び時分割多重
化手段（３７、３８）が、前記連結手段（１２１）によ
って再構成されたセルを受取る１つの入力及びＳ個の出
力を有する分割器（１４０）と、Ｓ個の入力及び１つの
出力を有する第１の結合器（１４８）と、各々がＳ個の
セル波長を通過させるＳ個のフィルタ（１４
１、．．．、１４４）と、Ｔｃをビットレートの変換後
のセルの継続時間とすると、それぞれ０、Ｔｃ、・・
・、Ｓ・Ｔｃに等しいＳ個の遅延を導入するＳ個の遅延
線（１５４、．．．、１５７）であって、前記分割器
（１４０）の各出力を前記結合器（１４８）の入力に、
前記フィルタの１つ及び前記遅延線の１つによって接続
する遅延線と、前記第１の結合器（１４８）の出力に接
続されている１つの入力及びＭ個の出力を有する第２の
分割器（１４９）と、各々がＳ個の波長を通過させ、且
つＭ個の時分割マルチプレックス（ＭＣ１、．．．、Ｍ
Ｃ４）を供給するために前記第２の分割器（１４９）の
Ｍ個の出力にそれぞれ接続されているＭ個のフィルタ
（１５０、．．．、１５３）とを含んでいる請求項４に
記載のマルチプレクサ。
【請求項６】前記スペクトル多重分離及び時分割多重
化手段（３７、３８）が更に、前記Ｍ個の時分割マルチ
プレックス（ＭＣ１、．．．、ＭＣ４）を受取るＭ個の
波長変換器（１６０、．．．、１６３）と、前記Ｍ個の
波長変換器の出力に接続されているＭ個の入力及び単一
の時分割マルチプレックスを供給する１つの出力（１６
５）を有する第２の結合器（１６４）とを含んでいる請
求項５に記載のマルチプレクサ。
【請求項７】各々が固定数のビットを有するＰ個の一
連のセルの形態でＰ個の時分割マルチプレックスにおい
て受信された２進データを時分割多重分離化するための
光時分割デマルチプレクサであって、前記Ｐ個の時分割
マルチプレックスにおいて受信されたセルを時分割多重
分離化するための手段（４４、２２２）と、Ｂを１つの
セル内のビット数より小さい定数とすると、各セルをＢ
ビットのブロックに分割し、且つ２つの連続するブロッ
クを、Ｋを１より大きい数とすると、その継続時間が元
のビットレートにおいてＢビットのブロックの継続時間
の（Ｋ−１）倍に等しいギャップによって分離するため
の手段（２２０）と、Ｂビットのブロックのビットレー
トをＫで除算するための手段（２２１）であって、各セ
ルを一連のＢビットブロックとして処理する手段とを含
んでいる光時分割デマルチプレクサ。
【請求項８】前記Ｂビットのブロックのビットレート
をＫで除算するための手段（２２１）が、各々が、元の
ビットレートにおいて１つのセルの１つのビットの継続
時間に等しい遅延を導入する第１の一連のＢ個の遅延線
（２３３、．．．、２３４）であって、１つの入力が、
そのビットレートがＫで除算されるべき一連のビットブ
ロックを受取る第１の一連の遅延線と、各々が、元のビ
ットレートにおいて１つのセルの１つのビットの継続時
間のＫ倍に等しい遅延を導入する第２の一連のＢ個の遅
延線（２３９、．．．、２４０）であって、１つの出力
が、そのビットレートがＫで除算された一連のセルを供
給する第２の一連の遅延線と、各々が、前記第１の一連
の遅延線の一端及び前記第２の一連の遅延線の一端に接
続されているＢ個の光ゲートのセット（２３
５、．．．、２３８）と、Ｂビットのブロックが前記第
１の一連の遅延線中に存在するときは常に、前記ブロッ
クを前記第２の一連の遅延線内に転送するために、全て
の前記光ゲート（２３５、．．．、２３８）を周期的に
同時に開くための制御手段（２４４）とを含んでいる請
求項７に記載のデマルチプレクサ。
【請求項９】各セルがＮ個のＢビットのブロックに分
割されており、前記各セルを分割し且つ２つの連続する
ブロックをギャップによって分離するための手段（２７
１）が、分割されるべき一連のセルを受取る１つの入力
及びＮ個の出力を有する分割器（２７０）と、Ｎ個の入
力及び一連の別個のブロックを供給する１つの出力を有
する結合器（２８０）と、Ｎ個の光ゲート（２７
１、．．．、２７４）と、Ｄをビットレートが除算され
た後のブロックの継続時間の差とすると、それぞれ０、
Ｄ、２・Ｄ、３・Ｄ、・・・、Ｎ・Ｄに等しいＮ個の遅
延を導入するＮ個の遅延線（２７５、．．．、２７８）
であって、前記分割器（２７０）の各出力を前記結合器
（２８０）の入力に、前記遅延線の１つと直列な前記光
ゲートの１つによって接続する遅延線と、ブロックの元
の継続時間に等しい継続時間だけ各ゲートを順次開くよ
うに、且つ、セルの各ブロックを該セル内の該ブロック
の順位に比例して減少する遅延を導入する遅延線に伝送
するように、前記光ゲート（２７１、．．．、２７４）
を制御するための制御手段（２７９）とを含んでいる請
求項７に記載のデマルチプレクサ。
【請求項１０】前記時分割多重分離手段（４０、２２
２）が、前記Ｐ個の時分割マルチプレックス（ＭＣ
１、．．．、ＭＣ４）において受信された全てのセルを
単一の光ファイバ（２６４）においてスペクトル多重化
するための手段（２４５〜２４９）と、スペクトル多重
化されたセルを、前記ビットレートを除算するための手
段（２７０）にそれらを供給する前に、前記単一のファ
イバ（２６４）において同期化するための手段（２５０
〜２６３）と、前記ビットレートを除算するための手段
（２７０）によって再構成されたセルをスペクトル多重
分離するための手段（２２２）とを含んでいる請求項７
に記載のデマルチプレクサ。
【請求項１１】単一のファイバにおいての前記スペク
トル多重化手段が、各々が前記Ｐ個の時分割マルチプレ
ックス（ＭＣ１、．．．、ＭＣ４）の１つを受取るＰ個
の波長変換器（２４５、．．．、２４８）と、前記変換
器の出力にそれぞれ接続されているＰ個の入力及びＳ個
の異なる波長でスペクトル多重化されたセルを単一の光
ファイバ（２６４）に供給する出力を有する第１の結合
器（２４９）とを含んでおり、前記セル同期化手段が、
前記第１の結合器（２４９）の出力に接続されている１
つの入力及びＱ個の出力を有する分割器（２５０）と、
Ｑ個の入力及びＳ個の波長によってスペクトル多重化さ
れた同期化セルを単一の光ファイバ（４１）に供給する
１つの出力を有する第２の結合器（２６２）と、Ｑ個の
光ゲート（２５１、．．．、２５４）と、Ｔｃをビット
レートが除算される前のセルの継続時間とすると、それ
ぞれ０、Ｔｃ、２・Ｔｃ、・・・、Ｑ・Ｔｃに等しい遅
延を導入するＱ個の遅延線（２５５、．．．、２５８）
であって、前記分割器（２５０）の各出力を前記第２の
結合器（２６２）の入力に、前記遅延線の１つと直列な
前記光ゲートの１つによって接続する遅延線と、Ｓ個の
異なる波長を、前記Ｐ個のマルチプレックスの各々にお
いて連続するＱ個のセルに割り当てるように、且つ前記
Ｑ個のセルの各々を、該セルの順位に比例して減少する
遅延により遅延させるように、前記変換器（２４
５、．．．、２４８）及び前記ゲート（２５
１、．．．、２５４）を制御するための手段（２６３）
とを含んでいる請求項１０に記載のデマルチプレクサ。