KR100201744B1 - 실리콘 바디 제조 방법 - Google Patents

실리콘 바디 제조 방법 Download PDF

Info

Publication number
KR100201744B1
KR100201744B1 KR1019910006252A KR910006252A KR100201744B1 KR 100201744 B1 KR100201744 B1 KR 100201744B1 KR 1019910006252 A KR1019910006252 A KR 1019910006252A KR 910006252 A KR910006252 A KR 910006252A KR 100201744 B1 KR100201744 B1 KR 100201744B1
Authority
KR
South Korea
Prior art keywords
slice
layer
type
phosphorus
silicon
Prior art date
Application number
KR1019910006252A
Other languages
English (en)
Inventor
페트루스 비더스호벤 프란시스쿠스
하이즈마 얀
얀 루돌프 데콕 아리에
아드리아누스 반 고르쿰 아르트
Original Assignee
프레데릭 얀 스미트
코닌클리케 필립스 일렉트로닉스 엔 브이
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 프레데릭 얀 스미트, 코닌클리케 필립스 일렉트로닉스 엔 브이 filed Critical 프레데릭 얀 스미트
Application granted granted Critical
Publication of KR100201744B1 publication Critical patent/KR100201744B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185—Joining of semiconductor bodies for junction formation
    • H01L21/187—Joining of semiconductor bodies for junction formation by direct bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66272—Silicon vertical transistors
    • H01L29/66295—Silicon vertical transistors with main current going through the whole silicon substrate, e.g. power bipolar transistor
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/012—Bonding, e.g. electrostatic for strain gauges

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Bipolar Transistors (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Thyristors (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

n-타입 상단층과 비교적 강하게 도핑된 n-타입 기저층의 접합부를 가진 실리콘 바디 제조 방법.
n-타입 상단층(1')과 비교적 강하게 도핑된 n-타입 기저층(2')의 접합부를 가진 실리콘 바디(5)를 제조하는 방법에 의해, 제1 n-타입 실리콘 슬라이스(1)와 비교적 강하게 도핑된 제2 n-타입 실리콘 슬라이스(2)가 한 슬라이스 위에 다른 한 슬라이스가 배치된후 가열에 의해 결합된다. 상단층(1')과 기저층(2')사이에 낮은 접촉 저항을 얻기위해, 상기 상단층(1')보다 강하게 도핑된 경계층이 상기 기저층(2')과 접하는 상단층(1')안에 제공된다. 본 발명에 따라, 상기 경계층이 가열하는 동안 상기 제2슬라이스(2)로부터 제1슬라이스(1)로 n-타입 도우펀트(11, 14)를 확산시키므로써 형성된다. n-타입 도우펀트(11, 14)의 농도가 이 경우에 있어서 매우 높게 취해져, 불순물로 제공된 붕소(12)가 과도핑되고, 그에 따라 불필요한 pn 전이가 발생할 수 없다. 본 발명에 따른 측정은 제1슬라이스(1)의 오염이 제거되는 반면, 경계층이 경사진 농도 프로필로 제공된다. 바디(5)안에 제조된 반도체 장치는 결과적으로 비교적 높은 스위칭 속도 및 낮은 순방향 바이어스를 갖게될 것이다.

Description

실리콘 바디 제조 방법
제1a도 및 제1b도는 n-타입 상단층과 비교적 강하게 도핑된 n-타입 기저층으로된 접합부를 가진 실리콘 바디를 제조하는 방법을 도시한 도면.
제2a도, 제2b도, 및 제2c도는 두개의 슬라이스를 결합시키므로써 이루어진 반도체 바디의 표면에 대해 직각인 깊이의 함수로써 도핑 농도를 도시한 도면.
제3도는 본 발명에 따른 방법에 의해 제조된 고전압 다이오드의 단면도.
제4도는 본 발명에 따른 방법에 의해 제조된 전력 트랜지스터의 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
1 및 2 : 실리콘 슬라이스 5 : 반도체 바디
6 : 인터페이스
본 발명은 n-타입 상단층과 비교적 강하게 도핑된 n-타입 기저층을 가지며, 제1 n-타입 실리콘 슬라이스와 비교적 강하게 도핑된 제2 n-타입 실리콘 슬라이스가 한 슬라이스위에 다른 한 슬라이스가 배치되는 형태로 구성되며, 가열에 의해 서로 결합되며, 상기 상단층보다 큰 도핑을 가진 경계층이 상기 기저층과 접하는 상단층 안에 제공되는 실리콘 바디 제조 방법에 관한 것이다. 상단층과 기저층사이의 낮은 접촉 저항이 이 경계층의 제공에 의해 실현된다. 원하는 두께를 가진 상단층을 얻도록 상기 바디가 그라운드되고 에칭되어 제거된다.
이러한 방법에 의해 얻은 실리콘 바디는 특히 반도체 장치 제조를 위한 스타팅 물질로 적합하며, 약 100미크롱보다 두꺼운 에피택셜층을 가진 바디가 보통, 예컨대, 고전압 반도체 장치를 위한 스타팅 물질로 사용된다. 고전압 다이오드 또는 트랜지스터가 일반적 기술에 의해 상단층안에 제공될 수 있다. 이들 다이오드 및 트랜지스터는 임의의 전압까지 안전하게 동작될 수 있으며, 이 전압은 두께에 따라 증가하고 상단층의 도핑 농도에 따라 감소한다. 그러므로, 실제로, 상기 두께는 100미크롱보다 크며, 반면에 도핑은 1015㎝-3보다 낮다. 상기 기저층은 캐소드 또는 콜렉터를 접속시키는데 사용된다. 전하 캐리어는 상기 기저층으로부터 상단층으로 주입될 수도 있다. 그러므로, 상기 기저층은 최고로 가능한 도핑을 가져야만 한다. 게다가, 상기 기저층은 다이오드 또는 트랜지스터를 위한 직렬 저항을 형성한다. 상기 기저층이 실리콘 슬라이스와 같은 두께를 갖기 때문에, 상기 직렬 저항은 비교적 크다. 기저층안에서 열의 발생을 낮게 유지하기 위해, 상기 기저층은 가능한한 실제로 ㎤당 1018원자이상으로 강하게 도핑된다.
서두에 기술된 종류의 방법은 유럽 특허출원 제190935호에 공지되며, 이때 비교적 높은 도핑을 가진 경계층이 두개의 슬라이스를 결합시키기 전에 제1슬라이스안에서 이온 주입 또는 확산에 의해 비교적 강하게 도핑된 층이 제공되도록 실현된다.
기술된 알려진 기술은 약하게 도핑된 제1슬라이스가 비교적 강하게 도핑된 층을 인가하는 동안 오염될 수 있다는 단점을 갖는다. 비교적 강하게 도핑된 층은, 예컨대, 이온 주입, 산화 대기안에서의 열처리, 및 이 열처리 동안 발생된 산화층의 에칭을 통해 이루어진다. 게다가, 이 층은 도우펀트의 이온 주입 또는 확산동안과 두 슬라이스의 결합 동안 모두 열처리를 받기 쉽다. 이것은 도우펀트가 상기 층으로부터 확산하여, 덜 경사진 도우펀트의 농도 프로필이 실현됨을 의미한다. 농도 프로필의 경사도는 반도체 소자의 특성에 영향을 미친다. 따라서 고전압 다이오드는, 예컨대, 상단층과 기저층사이에 농도 프로필의 경사도에 따라 좌우되는 순방향 바이어스를 나타낸다. 전류가 통할때 다이오드 양단에 나타나게 되는 이 바이어스는 농도 프로필의 경사도가 점점 커짐에 비례하여 낮아진다. 반도체 소자의 스위칭 온/오프 또한 농도 프로필의 경사도에 의해 영향을 받는다. 농도 프로필이 경사가 질수록, 보다 빨리 스위칭 온/오프가 발생할 수 있다.
본 발명은 특히 상기 단점을 제거하는 것을 특징으로 한다.
본 발명에 따라, 상기 방법은 이 목적을 위해 가열하는 동안 제2슬라이스로부터 제1슬라이스로 n-타입 도우펀트를 확산시키므로써 경계층이 형성되는 것을 특징으로 하며, 이 도우펀트의 농도는 불순물로 제공된 붕소의 농도보다 높다.
본 발명은 실리콘 슬라이스의 표면이 실제로 항상 붕소로 오염된다는 것을 인지하는 것에 기초를 둔다. 공지된 방법에 따라 두 슬라이스를 결합시키는 동안 붕소가 제공되는 상단층과 기저층사이에 경계 영역이 형성된다. 예컨대, 약하게 도핑된(1015㎝-3) 제1 n-타입 실리콘 슬라이스가 비교적 강하게 도핑된 제2 n-타입 실리콘 슬라이스에 결합될 경우, 인터페이스에 제공된 붕소는 결합되어 가열될때 제1슬라이스로 확산할 것이다. 상기 제1슬라이스가 약하게 도핑되기 때문에, 경계 영역이 이 영역안의 n-타입 도우펀트의 농도 합계 보다 큰 붕소 농도를 가진 제1슬라이스안에 발생할 수 있다. 붕소가 억셉터이기 때문에, 이것은 n-타입 영역사이의 P-타입 영역으로 될 것이다. 이 영역의 존재는 이와 같은 실리콘 바디로 제조된 다이오드의 순방향 바이어스가 이 영역이 없을 때보다 커지게 해줄 것이다. 다시 말해, 그것은 마치 고 저항 영역이 상단층과 기저층사이의 인터페이스에 제공되는 것과 같다.
상술된 문제점은 본 발명에 따른 측정, 즉 제1슬라이스안의 붕소가 n-타입 도우펀트에 의해 과도핑되는 측정법에 의해 해결된다. 이 도우펀트는 제2슬라이스로부터 제1슬라이스로 확산된다. 그때 약하게 도핑된 제1슬라이스는 결합되기 전에 비교적 강하게 도핑된 층이 제공될 필요가 없어, 제1슬라이스의 오염이 방지된다. 게다가, 상단층과 기저층사이의 농도 프로필의 경사도가 증가하기 때문에 두 슬라이스는 단지 결합하는 동안에만 가열된다.
제2슬라이스에 대해 가능한 도우펀트는 비소, 안티몬, 및 인이다. 비소 및 안티몬은 붕소의 확산 상수보다 낮은 확산 상수를 갖는다. 이것은 비교적 긴 확산 시간이 필요함을 의미한다. 이것은 인터페이스에 제공된 붕소가 비소 또는 안티몬 보다 빨리 제2슬라이스로부터 제1슬라이스로 확산하기 때문이며, 따라서 제1슬라이스로부터 붕소가 낮은 도핑을 과도핑 시킬 수 있는 영역이 생성된다. 확산은 충분히 길게 계속되며, 붕소 농도는 항상 인터페이스에서의 제한된 붕소량 때문에 점점 약해지는 반면, 제2슬라이스로부터 비소 또는 안티몬의 확산은 제1슬라이스안에서 n-타입 도핑을 계속적으로 커지게 할 것이다. 결국, 붕소는 농도가 항상 n-타입 도우펀트의 무게보다 낮아지는 상태가 된다. 양호하게도, 제2슬라이스는 제2슬라이스로부터 제1슬라이스로의 인의 확산에 의해 경계층이 형성되는 슬라이스로 사용된다. 인은 붕소의 확산 상수와 필적하는 확산 상수를 갖는다. 인의 농도가 최대 붕소 농도보다 크게 선택될 경우, 인농도는, 예컨대, 고열 처리동안 제1슬라이스로의 확산의 경우에 있어서도 붕소 농도보다 항상 커질 것이다. 그러므로, 결합하는 동안의 가열은 원하는 경계층을 실현하기에 충분하다.
양호하게도, 제2슬라이스는 전체 두께를 통해 인이 제공되는 슬라이스로 사용된다. 그때 인을 제공하기 위해 어떠한 이온 주입 또는 확산 과정도 필요하지 않으며, 그에 따라 본 방법은 더 비용이 삭감된다. 게다가, 제1슬라이스로의 확산을 위해 사용 가능한 인의 량은 사실상 제한되지 않는다. 이것은 제2슬라이스안에서 비교적 낮은 인 농도가 충분할 수 있음을 의미한다. 이것은 대조적으로, 상기 층안에 존재하는 제한된 량의 인 때문에, 상기 층안의 농도가 결합 전보다 커져야 하는 층으로부터의 확산을 의미한다.
본 발명에 따라 제2슬라이스안에서 단위 부피당 인의 량이 1017㎝-3보다 크거나 같아지는 이점이 추가로 얻어질 수 있다. 이 도핑은 붕소 불순물의 농도보다 높은 모든 실제 경우에 있어서, 경계 표면에 인 농도를 제공하기 위해 충분히 높다. 예를들어, 1012㎝-2의 붕소의 경계 표면량은 약 1100℃에서의 세시간 동안의 가열후 약1016㎝-3의 최대 붕소 농도에 달하며, 그에 따라 1017㎝-3의 인 농도가 P-타입 영역의 생성을 막을 수 있다.
사실상, 가능한한 많은 전하 캐리어를 상단층으로 주입시키고 기저층의 가능한 최고 낮은 직렬 저항을 얻기 위해 제2슬라이스는 가능한한 강하게 도핑된다(1018㎝-3)인은 단결정 실리콘 로드가 만들어지는 온도에서 높은 증기압을 갖기 때문에, 1019㎝-3로 도핑농도가 증가하도록 훨씬 많은 인이 증가한다. 사실상, 그러므로 높은 인 도핑은 플로팅 존 과정에서 제조된 슬라이스의 경우 약 1019㎝-3까지 제한된다. 그러므로, 이들 슬라이스는 조크랄스키 과정에 의해 용해물로부터 성장된 슬라이스보다 기계적으로 약해진다. 1018㎝-3보다 큰 도핑 농도를 가진 기계적으로 강한 슬라이스가 제2슬라이스에 의해 요구될 경우, 비소 또는 안티몬 도핑을 가진 조크랄스키 과정에 의해 성장된 슬라이스를 사용할 필요가 생기게 된다. 이것은 인 외에도 비소 또는 안티몬이 도우펀트로 제공되는 제2슬라이스를 사용할 때도 유리하다. 사실상, 인층이 결합될 표면으로 확산 또는 주입되는 비소 또는 안티몬으로 도핑된 제2슬라이스를 사용하는 것이 가능하다.
약 1018㎝-3보다 큰 n-타입 도핑을 가진 실리콘 슬라이스는 안티몬 또는 비소 도핑을 가진 용해물로부터 취해진 실리콘 로드로 제조될 수 있다. 인이 이 용해물에 부가될 경우, 높은 안티몬 또는 비소 도핑과 인 도핑을 가진 실리콘 로드가 간단한 방식으로 얻어질 수 있다. 상기 용해물에 대해 인의량을 인가하는 것은 기술적으로 매우 간단하고 비용이 적게드는 단계로써, 이 기술에 의해 제조된 실리콘 슬라이스는 비소 또는 안티몬 도핑을 가진 실리콘 슬라이스보다 비용이 적게들수 있으며 이때 인층은 확산 또는 이온 주입에 의해 제공된다. 그러므로, 본 발명에 따라 제2실리콘 슬라이스가 양호하게도 안티몬 또는 비소 및 인을 포함하는 용해물로부터 취해진 실리콘 로드에서 얻어지는 슬라이스로 사용된다.
이하, 첨부된 도면을 참조로하여 본원 명세서를 보다 상세히 설명하겠다.
도면은 단순히 도식적일 뿐 일정한 비율로 도시되지는 않았다. 도면에 있어서 일치하는 부품은 일반적으로 동일한 참조 번호로 표시된다.
제1a도 및 제1b도는 n-타입 상단층과 비교적 강하게 도핑된 n-형 기저층으로 구성된 접합부를 가진 실리콘 바디를 제조하는 방법을 도시한다. 제1a도는 두개의 실리콘 슬라이스(1 및 2)를 도시한다. 제1슬라이스(1)는 예컨대 8×1013㎝-3의 인으로 약하게 도핑된 n-타입 물질로 구성된다. 제2슬라이스(2)는, 예컨대 2.1×1018㎝-3의 안티몬으로써 동일한 전도 타입으로 강하게 도핑된 물질로 구성된다. 슬라이스(1 및 2)두께는 약 400미크롱이다. 슬라이스(1 및 2)의 표면(3 및 4)은 함께 결합된다. 이것을 위해, 표면(3 및 4)은 광학적으로 매끄러운 표면을 갖도록 마무러 지고, 예컨대, 몬산토로부터 사이톤(Syton)이라는 이름으로 알려진 광택제로써, 강산화성 물질(oxiden t)을 가진 알칼리성 용액안의 콜로이드 이산화 실리콘이 사용되는 화학적-기계 미세-마무 처리로 활성화된다. 이때 두개의 슬라이스(1 및 2)는 먼지가 없는 대기안에서 표면(3 및 4)과 함께 상호 접촉 상태를 이루게 된다. 상기 결합된 슬라이스는, 예컨대, 1120℃에서 세시간동안 슬라이스(1 및 2)사이에 부착력 증가시키도록 연속적으로 연처리를 받게된다. 결국 원하는 두께로 슬라이스(1)를 에칭 또는 마무른후 제1b도에 도시된 바와 같은 반도체 바디(5)를 얻게 된다. 표면(3 및 4)에 의해 형성된 인터페이스(6)는 슬라이스(1)로부터 고안되어 약하게 도핑된 상단층(1')과 슬라이스(2)로부터 고안되어 강하게 도핑된 기저층(2')사이의 변이를 나타낸다.
한편, 반도체 바디(5)에 의해 제조된 반도체 바디즈의 특징은 최적 상태보다는 작게 나타난다. 이것이 인터페이스(6)와 접하는 하이-오믹 저항층과 접속되는 것이 아닌가가 의심된다. 따라서 인터페이스(6)가 보다 면밀히 조사된다. 약하게 도핑된 상단층(1')은 이것을 목적으로 4미크롱으로 이루어지며 SIMS(Secondary Ion Mass Spectrometry)에 의해 조사된다. 10.5 kev 프라이머리 O2 +이온이 여기에 사용된다. SIMS 결과가 도핑 농도를 기술하기 위해 시룔레이션 프로그램의 결과와 관련하여 사용된다. 상기 결과는 제2a도에 나타난다. 바디(5)(제1b도)의 표면(7)아래의 마이크로미터 깊이 Z가 수평축상에 플로트된다. 약하게 도핑된 상단층(1')은 Z=0와 Z=4 사이에 존재하며, 강하게 도핑된 베이스 층(2')은 Z4이다. 표면(7)은 Z=0에 존재하며 인터페이스(6)는 Z=4에 존재한다. 도핑 농도 c는 수직축상에 ㎝-3로 플로트된다. 라인(10, 11 및 12)은 각각 인, 안티몬, 및 붕소 농도를 나타낸다. 제2a도는 a도 및 제1b도에 대해 위에서 기술된 바와 같이 제조된 반도체 바디(5)에 대한 농도 프로필을 도시한다. 붕소가 인터페이스(6)(Z=4 메서)주위에 제공되는 것은 분명하다. 이 붕소 불순물은 항상 실질적으로 실리콘으로 슬라이스상에 제공되는 것으로 나타난다. 라인(12)은 가열하는 동안 붕소가 상단층(1')과 기저층(2')으로 확산되는 것을 보여준다. 전체 붕소 조사량은 7.3×1011㎝-2에 달한다. 인의 일부분이 상단층(1')으로부터 기저층(2')으로 확산하는 반면 (라인(10)), 안티몬의 일부분이 기저층(2')으로부터 상단층(1')으로 확산함(라인 11)을 주목해야 한다. 안티몬의 확산 상수는 붕소의 확산 상수보다 약 10배 정도 낮다. 결과적으로 인터페이스(6)에 원래부터 존재하던 붕소가 기저층(2')의 안티몬보다 빨리 상단층(1')으로 확산한다. 붕소 농도가 인과 안티몬 농도의 합계보다 큰 Z=2와 Z=3 사이에 위치한 영역(13)이 존재한다. 붕소가 억셉터이기 때문에, 이것은 n-타입 상단층(1')과 n-타입 기저층(2') 사이의 P-타입 영역으로 될 것이다. 결과적으로, 붕소 오염은 추가적인 Pn 전이를 유발하여, 반도체 바디(5)로 이루어진 반도체 장치의 특성에 나쁜 영향을 미친다.
본 발명은 양호한 반도체 장치가 제조될 수 있는 반도체 바디(5)를 제조하는 방법을 제공한다. 이것을 목적으로, 상단층보다 강하게 도핑된 경계층이 기저층(2')과 접하는 상단층(1')안에 제공되고, 이 경계층은 가열하는 동안 제2슬라이스(2)로부터 제1슬라이스(1)로 n-타입 도우펀트를 확산시키므로써 형성되며, 이 도우펀트의 농도는 불순물로써 제공한 붕소의 농도보다 강하다. 상기 n-타입 도우펀트는 양호하게도 인으로 형성된다. 슬라이스(2)안에서의 인의 제공은 인 이온 주입 또는 확산에 의한 일반적인 방법으로 발생될 수 있다. 한편, 양호하게도, 임의의 슬라이스는 인이 전체 두께에 걸쳐 제공되는 슬라이스(2)로 사용된다. 제2b도는 1×1017㎝-3의 인 도핑을 가진 슬라이스(2)가 제2a도에서와 같은 안티몬 도핑을 가진 슬라이스대신 사용되는 경우의 도핑 농도를 도시해준다. 단위 부피당 인의 량이 1017㎝-2보다 크거나 일치할 경우, 슬라이스(1)안의 인 농도(10 및 14)의 합계는 모든 실제 경우에 있어서의 결합후의 붕소 농도(12)보다 커질 것이다. 임의의 한 슬라이스가, 인 외에도 안티몬 또는 비소가 도우 먼트로 제공되는 제2슬라이스로 사용될때 부가적인 이점이 얻어진다. 그때 안티몬 또는 비소가 매우 강하게 도핑되어 충분한 전하 캐리어가 상단으로의 주입을 위해 기저층안에 제공되고 이 기저층은 낮은 직렬 저항을 형성하는 반면, 인은 불순물로써 제공된 붕소가 과도핑되게 하여 어떠한 고 접촉 저항도 상단층과 기저층사이에 형성되지 않는다. 양호하게도, 이러한 슬라이스(2)는 안티몬 또는 비소 및 인을 포함하는 용해물로부터 취해진 실리콘 로드로부터 얻어진다. 그때 슬라이스는, 예컨대, 5×1015㎝-3의 비소 도핑 및 5×106㎝-3의 인 도핑을 가진 슬라이스(2)로 사용된다. 제2c도는 결합후의 바디(5)안의 도핑 농도를 도시한다. 라인(14)은 제2슬라이스(2)로부터 취해진 인 농도를 나타내며 라인(11)은 비소 도핑을 나타낸다. 어떠한 것에서 붕소 농도(12)가 비소 및 인 농도(11, 10 및 14)의 합계보다 큰 곳은 없기 때문에, D-타입 영역이 어떠한 곳에서도 발생되지 않는다. 불순물로써 제공된 붕소가 n-타입 도우펀트에 의해 과도핑되는 본 발명에 따른 방법에 의해 이루어진 반도체 바디(5)는 양호한 반도체 장치 제조를 위한 기본적인 역할을 한다.
제3도는 본 발명에 따른 방법에 의해 얻은 반도체 바디(5)의 응용을 도시한다. 반도체 바디(5)에 있어서, 1×1019㎝-3의 도핑을 가진 붕소의 억셉터 층(20)이 일반적인 기술에 의해 표면(7)안에 실시예를 통해 제공된후, 예컨대, 알루미늄의 금속화(22 및 23)가 표면(7 및 21)상에 제공된다. 따라서 창출된 구조는 고전압 다이오드로 동작하고, 층(22)은 캐소드가 되고 층(23)은 애노드가 된다.
제4도는 본 발명에 따른 방법에 의해 얻은 전력 트랜지스터를 도시한다. 시작점은 또다시 반도체 바디(5)이다. 표준 기술에 의해, 2×1017㎝-3분소 도핑을 가진 D-타입 도핑 영역(30)과, 예컨대, 1×1020㎝-3비소를 가진 n-타입 도핑 영역(31)이 약하게 도핑된 상단층(1')안에 창출된다. 따라서 트랜지스터로 동작할 수도 있는 npn 구조가 창출된다. P-타입 영역(30)은, 예컨대, 알루미늄으로 이루어진 금속층(32)에 의해 베이스 접속부에 접속되고, 반면에 n-타입 영역(31)은 금속층(33)을 경유하여 트랜지스터의 에미터에 접속된다. 기저층(2')의 표면(35)은 알루미늄층(34)으로 금속화되어 콜렉터 접속부에 접속된다.

Claims (6)

  1. n-타입 상단층, 이와 인접하여 비교적 강하게 도핑된 n-타입 기저층을 가지며, 제1 n-타입 실리콘 슬라이스와 비교적 강하게 도핑된 제2 n-타입 실리콘 슬라이스가 한 슬라이스위체 다른 한 슬라이스가 배치되며, 가열에 의해 서로 결합되는 형태로 구성되며, 상기 상단층보다 강하게 도핑된 경계층이 상기 기저층과 인접하는 상단층 안에 제공되는 실리콘 바디 제조 방법에 있어서, 상기 경계층이 가열하는 동안 제2슬라이스로부터 제1슬라이스로 n-타입 도우펀트(dopant)를 확산시키므로써 형성되고, 이 도우펀트의 농도가 불순물로서 제공된 붕소의 농도보다 강한 것을 특징으로 하는 실리콘 바디 제조 방법.
  2. 제1항에 있어서, 상기 경계층이 상기 제2슬라이스로부터 상기 제1슬라이스로 인을 확산시키므로써 형성되는 것을 특징으로 하는 실리콘 바디 제조 방법.
  3. 제2항에 있어서, 전체 두께에 걸쳐 인이 제공되는 제2슬라이스가 사용되는 것을 특징으로 하는 실리콘 바디 제조 방법.
  4. 제3항에 있어서, 단위 부피당 인의 량이 1017㎝-3보다 크거나 같은 제2슬라이스가 사용되는 것을 특징으로 하는 실리콘 바디 제조 방법.
  5. 제2항에 있어서, 도우펀트로서 인외에도 안티몬 또는 비소가 제공되는 제2슬라이스가 사용되는 것을 특징으로 하는 실리콘 바디 제조 방법.
  6. 제5항에 있어서, 안티몬 또는 비소 및 인을 포함하는 용해물로부터 취해진 실리콘 로드로부터 얻어지는 제2슬라이스가 사용되는 것을 특징으로 하는 실리콘 바디 제조 방법.
KR1019910006252A 1990-04-24 1991-04-19 실리콘 바디 제조 방법 KR100201744B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
NL9000972A NL9000972A (nl) 1990-04-24 1990-04-24 Werkwijze voor het vervaardigen van een silicium lichaam met een n-type toplaag en een daaraan grenzende, hoger gedoteerde n-type basislaag.
NL9000972 1990-04-24

Publications (1)

Publication Number Publication Date
KR100201744B1 true KR100201744B1 (ko) 1999-06-15

Family

ID=19856991

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019910006252A KR100201744B1 (ko) 1990-04-24 1991-04-19 실리콘 바디 제조 방법

Country Status (6)

Country Link
US (1) US5688714A (ko)
EP (1) EP0454236B1 (ko)
JP (1) JP3073257B2 (ko)
KR (1) KR100201744B1 (ko)
DE (1) DE69120857T2 (ko)
NL (1) NL9000972A (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5897362A (en) * 1998-04-17 1999-04-27 Lucent Technologies Inc. Bonding silicon wafers
US20010042866A1 (en) * 1999-02-05 2001-11-22 Carrie Carter Coman Inxalygazn optical emitters fabricated via substrate removal
US6491752B1 (en) * 1999-07-16 2002-12-10 Sumco Oregon Corporation Enhanced n-type silicon material for epitaxial wafer substrate and method of making same
US6563133B1 (en) * 2000-08-09 2003-05-13 Ziptronix, Inc. Method of epitaxial-like wafer bonding at low temperature and bonded structure

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1312510A (en) * 1969-06-27 1973-04-04 Hitachi Ltd Method of manufacturing a multi-layer semiconductor device
US3879230A (en) * 1970-02-07 1975-04-22 Tokyo Shibaura Electric Co Semiconductor device diffusion source containing as impurities AS and P or B
EP0161740B1 (en) * 1984-05-09 1991-06-12 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor substrate
JPH0671043B2 (ja) * 1984-08-31 1994-09-07 株式会社東芝 シリコン結晶体構造の製造方法
JPH0682833B2 (ja) * 1985-02-08 1994-10-19 株式会社東芝 サイリスタの製造方法
JPH0770474B2 (ja) * 1985-02-08 1995-07-31 株式会社東芝 化合物半導体装置の製造方法
JPH0770476B2 (ja) * 1985-02-08 1995-07-31 株式会社東芝 半導体装置の製造方法
US4703553A (en) * 1986-06-16 1987-11-03 Spectrolab, Inc. Drive through doping process for manufacturing low back surface recombination solar cells
JP2579979B2 (ja) * 1987-02-26 1997-02-12 株式会社東芝 半導体素子の製造方法
US4837177A (en) * 1987-12-28 1989-06-06 Motorola Inc. Method of making bipolar semiconductor device having a conductive recombination layer
US4931408A (en) * 1989-10-13 1990-06-05 Siliconix Incorporated Method of fabricating a short-channel low voltage DMOS transistor

Also Published As

Publication number Publication date
DE69120857D1 (de) 1996-08-22
JPH04226010A (ja) 1992-08-14
JP3073257B2 (ja) 2000-08-07
DE69120857T2 (de) 1997-01-30
EP0454236A1 (en) 1991-10-30
US5688714A (en) 1997-11-18
NL9000972A (nl) 1991-11-18
EP0454236B1 (en) 1996-07-17

Similar Documents

Publication Publication Date Title
US4935386A (en) Method of manufacturing semiconductor device including substrate bonding and outdiffusion by thermal heating
US3226613A (en) High voltage semiconductor device
JP2995723B2 (ja) ウェーハ・ボンディングを利用した縦型電流半導体デバイスおよびその製作方法
US10825904B2 (en) Semiconductor device
US4700466A (en) Method of manufacturing semiconductor device wherein silicon substrates are bonded together
JPH0590593A (ja) 絶縁ゲート型バイポーラトランジスタとその製造方法
EP0232510B1 (en) Semiconductor device having a plane junction with autopassivating termination
JP3727827B2 (ja) 半導体装置
JPH0734479B2 (ja) 半導体デバイス
US5179432A (en) Integrated PNP power bipolar transistor with low injection into substrate
JP2003509848A (ja) サイリスタおよびその製造方法
US3460009A (en) Constant gain power transistor
KR100201744B1 (ko) 실리콘 바디 제조 방법
US5837590A (en) Isolated vertical PNP transistor without required buried layer
CA1144285A (en) Ion implanted reverse-conducting thyristor
JP2002203965A (ja) 半導体装置
US4551744A (en) High switching speed semiconductor device containing graded killer impurity
US5633180A (en) Method of forming P-type islands over P-type buried layer
JPS62113471A (ja) バイポ−ラトランジスタに浅く、大量にド−プされた外因性ベ−ス領域を形成する方法
GB2184599A (en) Schottky diode for an integrated circuit
KR19990063457A (ko) 반도체 장치 및 그 제조 방법
JP4629809B2 (ja) ＳｉＣの半導体層を有する半導体素子を製造する方法
JPH08288503A (ja) プレーナ型高耐圧縦型素子を有する半導体装置およびその製造方法
KR100305674B1 (ko) 가변용량 다이오드 및 그 제조방법
JPH07273127A (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20030306

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee