KR100197154B1 - 전계방출소자 제조방법 - Google Patents

전계방출소자 제조방법 Download PDF

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KR100197154B1
KR100197154B1 KR1019950020245A KR19950020245A KR100197154B1 KR 100197154 B1 KR100197154 B1 KR 100197154B1 KR 1019950020245 A KR1019950020245 A KR 1019950020245A KR 19950020245 A KR19950020245 A KR 19950020245A KR 100197154 B1 KR100197154 B1 KR 100197154B1
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Abstract

본 발명은 전계방출소자(field emitter display) 제조방법에 관한 것으로, 제1반도체판을 결정 의존성 식각하여 몰드를 형성하고, 이를 이용하여 팁 어래이를 형성환 뒤 제2 반도체기판을 상기 팁 어래이에 접합하여 소자 제조를 완료하므로서, 1) 몰드(mold)용 기판과 팁 어래이의 받치대로 쓰이는 기판이 동일 재질(예컨대, 단결성 실리콘)로 형성되어 VLSI 기술과의 호환성이 있으며, 2) 아울러 비교적 평탄한 반도체 표면 상에서 사진식각공정을 비롯한 후처리 공장(예컨대, 게이트 절연막 및 게이트 전극 패터닝 공정)이 진행되므로 단차(step coverage) 등에 의한 공정상의 어려움을 제거할 수 있어, 팁 높이에 제한없이 공정을 용이하게 실시할 수 있게 되고, 또한3)양질의 열산화막을 게이트 절연막으로 활용할 수 있는 고신뢰성의 전계방출소자를 구현할 수 있게 된다.

Description

전계방출소자 제조방법
제1(a)도 내지 제1(e)도는 종래 기술에 따른 몰드를 이용한 전계방출소자 제조방법을 도시한 공정수순도.
제2(a)도 내지 제2(i)도는 본 발명의 제1실시예에 따른 단결정 실리콘 접합을 이용한 전계방출소자 제조방법을 도시한 공정수순도.
제3(a)도 내지 제3(d)도는 본 발명의 제2실시예에 따른 단결성 실리콘 접합을 이용한 전계방출소자 제조방법을 도시한 공정수순도.
제4(a)도 내지 제4(d)도는 본 발명의 제3실시예에 따른 단결정 실리콘 접합을 이용한 전계방출소자 제조방법을 도시한 공정수순도.
제5(a)도 내지 제5(j)도는 본 발명의 제4실시예에 따른 단결정 실리콘 접합을 이용한 전계방출소자 제조방법을 도시한 공정수순도.
* 도면의 주요부분에 대한 부호의 설명
100 : 제1반도체기판 102,102' : 식각마스크
103 : 실리콘 질화막 104 : 피라미드 모양의 구멍(몰드)
105 : 몰드의 끝부분 106,106': 제1내지 제2 절연막
107 : 제1열산화막의 아랫부분
108,108': 증착된 팁 재료 및 팁 어래이
110 : 제2 반도체기판
112 : 제2 반도체기판 - 팁 어래이 간의 접합계면
114 : 제2 반도체기판 - 절연막 간의 접합계면
116 : 게이트 절연막 118 : 게이트 적극용 금속
119 : 게이트 전극의 밑면 120 : 팁의 끝부분
122 : 게이트 구멍
본 발명은 전계방출소자(field emitter display:FED) 제조방법에 관한 것으로, 특히 실리콘 웨이퍼의 직접 접합(silicon wafer direct bonding:SDB)방법과 몰드(mold) 방법을 함께 이용한 전계방출소자 제조방법에 관한 것이다.
일반적으로 전계방출소자의 제조방법은 C.A.Spindt 등에 의한 핀 홀(pin hole) 마스크를 이용하여 금속 팁을 진공 증착하는 방법과, H.F.Gray등에 의한 실리콘의 식각에 의해 형성되는 실리콘 팁을 이용하는 방법으로 분류할 수 있다.
이와 같이 전계방출소자는 그 제조공정 및 팁의 재료측면에 있어서, 크게 금속 팁을 이용한 경우와 실리콘 팁을 이용한 경우로 분류되는데, 이들은 각각 나름대로의 장.단점을 내포하고 있다.
즉, 전계방출 재료로서 금속 팁을 이용한 경우에는 높은 방출 전류밀도를 얻을 수 있을 뿐 아니라 물리. 화학적으로도 내구성이 우수하다는 장점을 가지는 반면, 팁의 기하학적 구조 예컨대, 팁 끝부분의 직경이나 팁의 높이 등과 같은 공정조건을 정확히 조절하기 어렵다는 단점을 가지며, 전계방출 재료로서 실리콘 팁을 이용할 경우에는 팁을 실리콘 기판 상에 형성하므로서 팁과 기판이 동일재료로 이루어지므로 열 부정합(thermal mismatch)등을 방지할 수 있고, 공정 절차가 기존의 VLSI 공정과 잘 부합되며, 팁의 기하학적 구조를 비교적 정확하게 조절할 수 있다는 장점이 있는 반면, 이 경우에는 팁의 물리. 화학적 내구성이 금속에 비해 약하고 방출 전류가 적다는 단점을 가진다.
따라서, 균일하고도 정교한 기하학적 구조를 갖는 팁을 간단하게 제작하기 위하여 H.F.Gray등은 1981년에 '몰드 기술(mold technique)'을 최초로 제안하였다. 이를 토대로 하여 1990년에 M.Sokolich 등은 10V 정도의 매우 낮은 전압에서 전계방출이 일어날 수 있는 전계방출소자의 구조 및 제조공정을 발표한 바 있다.
아울러, 1993-1994년에 M.Nakamoto 등은 '몰드 기술'에 의해 형성된 팁 어래이를 유리기판 상으로 이동(transfer)시킨 뒤 박막증착공정(thinfilm deposition process)과 사진식각공정을 병행하여 전계방출소자를 유리기판 상에 형성하는 '트랜지스퍼 몰드 기술'을 제안하였다.
이와 같이 최근에 이르기까지 보고된 몰드를 이용한 전계방출소자의 제조방법을 제1(a)도 내지 제1(e)도에 도시된 공정수순도를 이용하여 간략하게 설명하면 다음과 같다.
먼저, M.Sokolich 등에 의해 제안된 전계발광소자 제조방법에 대하여 설펴본다. 즉, 실리콘 웨이퍼(1)상에 식각마스크로 이용될 절연막을 증착한 뒤 이를 사진식 각공정에 의해 패터닝하여 제1(a)도와 같은 절연막 패턴(2)을 형성한다. 그후 제1(b)도에 도시된 바와 같이 상기 절연막 패턴(2)을 마스크로 KOH수용액을 사용하여 용액에 드러난 실리콘 웨이퍼 부분을 결정 의존성 식각(orientation dependent etching)하여 매우 날카로운 꼭지점을 갖는 피라미드 모양의 구멍(3)을 형성한다.
상기 패턴 위에 제1(c)도에 도시된 바와 같이 팁 재료(tip material 또는 emittr materoal)(4)를 증착한 뒤, 몰드로 사용된 시리콘 위이퍼(1)와 절연막 패턴(2)을 제거하게 되면 팁 재료만으로 이루어진 팁(4)이 남게 된다.
이어서 제1(da)도에 도시된 바와 같이(4) 상에 게이트 절연막(5)과 게이트 전극(6)으로 사용된 물질들을 연속적으로 증착하고, 사진식각공정으로 식각처리하여 제1(ea)도에 도시된 바와 같은 모양을 갖는 전계방출소자를 형성한다.
다음으로, M.Nakamoto 등이 위에서 언급된 공정을 토대로 하여 새롭게 제안한 '트랜스퍼 몰드 기술'이용한 전계발광소자 제조방법에 대하여 살펴본다.
상기 제조방법은 제1(a)도 내지 제1(c)도에서 보인 공정에 이르기까지는 동일하나, 다음 단계로 제1(db)에 도시된 바와 같이 몰딩에 의해 형성된 팁 부분(4)과 유리기판(7)을 정전 열접합(electrostatic thermal bonding)에 의해 접합시킴으로써 팁을 실리콘기판으로부터 유리 기판으로 이동시키는 점이 다르다.
여기서 정전 열접합이란, 금속이나 반도체 등을 유리와 접촉시킨 뒤 적당한 열과 직류전압을 가함으로써 접합 계면에 형성되는 강한 전계에 의해 두 물질을 접합시키는 방법을 뜻한다.
이후의 공정은 M.Sokolich 등이 제안한 경우와 유사하게 진행된다. 즉, 습식식각에 의해 몰드용 실리콘기판(1)을 제거하고, 상기 팁(4)상에 게이트 절연막(5)과 게이트 전극(6)을 형성한 뒤 사진식각공정을 이용하여 패터닝하게 되면 최종적으로 제1(eb)에 도시된 바와 같은 구조를 갖는 전계방출소자가 만들어진다.
M.Skolich 등이 제안한 공정을 이용하여 제조된 소자는 제(ea)에 보인 바와 같이 증착에 의해 형성된 팁 재료를 기판으로 사용하는 반면에, '트랜스퍼 몰드 기술'을 이용할 경우 유리기판 상에 소자를 형성하므로서 후속 공정 진행시, 보다 안정되고 표준적인 환경을 제공할 수 있다는 장점이 있다.
이상과 같이 실리콘 몰드를 이용하여 전계방출소자를 제조하게 되면, 종래에 사용되어 온 C.A.Spindt 등에 의한 금속 팁 제조방법이나 H.F.Gray 등에 의한 실리콘 팁 제조방법에 비해 하기에 기재된 바와 같은 여러 가지 장점들이 부가될 수 있다. 즉, 식각마스크의 규모를 변화시킴에 따라 팁 밑면의 크기나 높이 등을 비교적 다양하게 선택할 수 있으며, 팁 어래이(tip array)제작시 팁의 높이 등과 같은 기하학적 크기를 매우 균일하게 조절할 수 있고, 또한 재현성있는 전계방출소자 어래이 들을 얻을 수 있을 뿐 아니라 팁 재료도 비교적 광범위하게 선택할 수 있게 된다. 본 발명에서는 이를 보다 개선한 형태로서, 실리콘 웨이퍼의 직접 접합(SDB) 방법과 '트랜스퍼 몰드 기술'을 함께 소자 제조에 적용하므로써 몰드 기술을 이용할 경우 부가되는 상기 장점들을 모두 지니면서도 동시에 제조공정이 VLSI 기술에 더욱 잘 부합되고, 아울러 주변회로부 형성이 용이한 잇점을 갖는 전계방출소자 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 제1실시예에 따른 전계방출소자 제조방법은, 제1반도체기판을 결정의존성 식각하여 날카로운 꼭지점을 가지는 적어도 하나의 몰드를 형성하는 단계와, 상기 몰드표면을 포함하여 제1반도체기판 전체에 절연막을 성장시키는 단계와, 제1반도체기판상의 절연막 상에 팁재료를 증착하는 단계와, 몰드 내부에 있는 팁재료를 제외한 나머니 팁재료 부분을 제거하여 팁 어래이를 형성하는 단계와, 절연막 및 팁 어래이로 이루어져 있는 표면에 제2반도체기판을 접합시키는 단계와, 몰드로 사용된 제1반도체기판 부분을 제거하는 단계 및, 상기 절연막 상에 게이트 전극용 금속막을 증착하고, 상기 팁의 끝부분이 드러나도록, 상기 절연막 및 게이트 전극용 금속막을 식각 패터닝하는 단계;로 이루어진다.
본 발명의 제2실예에 의한 전계방출소자 제조방법은, 제1반도체기판을 선택 식각하여 날카로운 꼭지점을 가지는 적어도 하나의 몰드를 형성하는 단계와, 상기 몰드표면을 포함하여 제1반도체기판 전체에 절연막을 성장시키는 단계와, 제1반도체기판상의 절연막 상에 팁재료를 증착하는 단계와, 몰드 내부에 있는 팁재료를 제외한 나머지 팁재료 부분을 제거하여 팁 어래이를 형성하는 단계와, 절연막 및 팁 어래이로 이루어져 있는 표면에 제2반도체기판을 접합시키는 단계와, 몰드로 사용된 제1반도체기판 중 소정두께 부분을 식각 제거하는 단계와, 일부분이 식각된 제1반도체기판표면상에 게이트 절연막 및 게이트 전극용 금속을 증착하는 단계 및, 상기 팁의 끝부분이 드러나도록 절연막 상에 게이트 전극용 금속막을 증착하고, 상기 절연막 및 게이트 전극용 금속막을 식각 패터닝하여 반도체 웨이퍼를 기판으로 하는 전계방출소자를 제공하는 단계로 이루어진다.
본 발명의 제3실시예에 의한 전계방출소자 제조방법은, 제1반도체기판을 선택 식각하여 날카로운 꼭지점을 가지는 적어도 하나의 몰드를 형성하는 단계와; 상기 몰드표면을 포함하여 제1반도체기판 전체에 절연막을 성장시키는 단계와; 제1반도체기판상의 절연막 상에 팁재료를 증착하는 단계와; 몰드 내부에 있는 팁재료를 제외한 나머지 팁재료 부분을 제거하여 팁 어래이를 형성하는 단계외; 절연막 및 팁 어래이로 이루어져 있는 표면에 제2반도체기판을 접합시키는 단계와; 몰드로 사용된 제1반도체기판 중 소정두께 부분을 식각 제거하는 단계와; 일부분이 식각된 후에 잔류하는 제1반도체기판을 열산화하고, 그 위에 게이트 전극용 금속을 증측하는 단계; 및 상기 팁의 끝부분이 드러나도록 상기 제1반도체기판, 열산화막 및 게이트 전극용 금속막을 식각 패터닝하는 단계; 로 이루어진다.
한편, 상기와 같은 목적을 달성하기 위한 본 발명의 제4실시예에 따른 전계방출소자 제조방법은 제1반도체기판을 결정 의존성 식각하여 몰드를 형성하는 공정과; 상기 몰드 부위의 기판 상에 실리콘 질화막을 형성하는 공정과; 상기 실리콘 질화막 상측부를 제외한 영역에 절연막을 성장시키는 공정과; 상기 몰드 내부의 실리콘 질화막 상에 팁 어래이를 형성하는 공정과; 상기 절연막과 팁 어래이 상에 제2반도체기판을 접합한 후 제1반도체기판을 제거하는 공정과; 게이트 전극용 금속을 증착한 후 상기 팁 어래이의 끝부분이 드러나도록 이를 식각하는 공정을 구비하여 이루어진 것을 특징으로 한다.
상기 제조공정 결과, 양질의 열산화막을 게이트 절연막으로 사용할 수 있을 뿐 아니라 팁의 높이에 제한없이 게이트 절연막 및 게이트 전극 형성 공정을 용이하게 실시할 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
본 발명은 양극접합 방법이 아닌 실리콘 웨이퍼의 직접접합(SDB) 방법을 주로 이용하여, 반도체기판 상에 '트랜스퍼 몰드 기술'에 의해 형성된 팁을 접합시킨 형태의 전계방출소자를 제조하는데 주안점이 있는 것으로, 이를 실현하는 방법을 제2도 내지 제5도에 도시된 각각의 실시예들을 참조하여 살펴보면 다음과 같다.
먼저, 제1실시예로소 제2(a)도 내지 제2(i)도에 도시된 공정수순도를 이용하여 그 제조공정을 살펴본다.
상기 실시예는, 제1반도체기판인 제1실리콘기판(100) 상에 식각마스크(102)로 사용될 열산화막을 증착하고 이를 제2(a)도에 도시된 바와 같이 사진식각공정으로 패터닝한 후, 제2(b)도에 도시된 바와 같이 상기 열산화막을 마스크로 제1실리콘기판을 KOH 수용액으로 결정 의존성 식각하여 기판(100)내에 매우 날카로운 꼭지점을 갖는 피라미드 모양의 구멍(몰드)(104)을 형성한다.
이후 제2(c)도에 도시된 바와 같이 식각마스크(102)로 사용된 열산화막을 제거하고, 다시 절연막인 제1열산화막(106)을 피라미드 모양의 구멍 내부를 포함한 모든 제1실리콘기판(100) 표면에 걸쳐 성장시킨다. 이때, 상기 제1열산화막(106)은 후속 공정에서 실리콘 몰드를 습식식각에 의해 제거할 경우 식각저지층(etch stop layer)으로 작용함과 동시에 게이트 절연막의 일부로 사용된다.
그 다음, 제2(d)도에 도시된 바와 같이 몰드용 제1실리콘기판(100)상의 제1열산화막(106) 위에 팁 재료(108)를 증착한다. 이때 상기 팁 재료로는 다결전 실리콘이나 텅스텐 등을 비롯하여 화학기상증착(CVD)법이나 스터퍼링법 또는 증착(evaporation)법에 의해 형성되는 금속 및 반도체 재료, 그리고 전기 혹은 무전해 도금(electroplating 또는 electroless plating)에 의해 형성되는 금속재료 등과 같은 물질들이 다양하게 선택되어 사용될 수 있다.
이어서 제2(e)도에 도시된 바와 같이 습식식각이나 건식식각, 또는 기계적 연마 및 경면화(mechanical lapping and polishing)등에 의해 몰드 내부에 있는 팁 재료만을 제외하고, 나머지 바깥 부분을 제거하여 피라미드 형상의 팁 어래이(108')를 형성한다.
드음 단계로 제2f도에 도시된 바오 같이 제1 열산화막(106) 및 팁 어래이(108')부분으로 이루어진 표면을 제2반도체기판인 제2실리콘기판(110)과 직접접합을 행한다. 직접접합이란, 매개물 없이 화학적 처리와 후 열처리를 통해 두장의 실리콘기판(혹은 열산화막이 성장되어 있는 실리콘기판이더라도 무관함)을 완전하게 접합 시키는 것을 뜻하는 것으로, 그 구체적인 접합 방법은 하기에 제시된 3단계로 간단히 설명될 수 있다.
즉, 제1단계로서 접합하고자 하는 면을 세척한 후 화학적 처리하여 표면을 친수화(hydrophilizing)시키고, 제2단계로서 상온에서 두 표면을 접촉시켜 수소결합(hydrogen bonding)에 의한 초기 접합(initial bonding)이 일어나도록 한 후, 제3단계로서 초기 접합된 두 기판을 800-1200℃이 온도 범위에서 30-120분간 열처리(annealing)하여 강한 접합을 형성하도록 한는 것이다.
이상과 같은 절차에 의해 두 시판을 접합시키게 되면, 상기 제1열산화막(106)과 제2실리콘기판(110) 계면(114) 간은 직접접합에 의해 연결되고, 팁 어래이(108')부분과 제2실리콘기판(110) 계면(112) 간은 직접접합이 일어날 수도 있으며, 혹은 팁 재료가 금속류일 경우에는 용용에 의한 접합(eutectic bonding), 실시이드(silicide) 형성에 따른 접합이나 진공 내에서의 급속접합(metal bonding in vacuum) 등에 의해 연결될 수 있다.
비단, 직접접합 방법이 아니더라도 스퍼터링에 의해 형성된 파이렉스(pyrex) 막이나 SiO2막 등이 두 실리콘기판 간에 삽입되면 정전 열접합에 의한 접합이 일어날 수도 있으며, 이와같이 함으로써 역접합을 행할 경우에도 팁 어래이를 유리기판이 아닌 실리콘기판 상으로 이동시킬 수 있게 된다.
다음, 제2(g)도에 도시된 바와 같이 상기 패턴을 실리콘길판에 비해 산화막(106)에 대한 식각율이 상대적으로 매우 낮은 의존성 결정 의존성 식각 용액(예컨대, EOW 용액, KOH 수용액, N2H4수용액 등)내에 넣고 실리콘 식각을 행하여 몰드로 사용된 제1실리콘판(100)을 제거한다.
이때, 접합된 제2실리콘기판(110)운 접합공정시 열처리를 산소 분위기에서 행함으로써 기판 뒷면에 산화막(102')을 성장시키거나, 기판 뒷면에 스퍼터링에 의해 절연막(Si3N4, SiO2등)을 증착하거나, 혹은 아피존왁스(apixon wax)등을 도포하여 식각마스크(102')를 형성하므로서 식각용 액으로부터 보호될 수 있다.
실리콘 몰드가 완전히 제고된 이후에는 제2(h)도에 도시된 바와 같이 상기 제1열산화막(106)을 게이트 절연막으로 사용하거나, 혹은 보다 두꺼운 게이트 절연막(116)을 제1열산화막(106) 위에 다시 증착하고, 뒤이어 게이트 전극용 금속(118)을 증착한다.
마지막으로, 상기 제1열산화막(106)과 게이트 절연막(116) 및 게이트 전극(118)용금속을 제2(i)도에 도시된 바와 같이 사진식각공정으로 패터닝라여 실리콘 웨이퍼를 기판으로 하는 전계방출소자를 완료한다.
다음으로, 제2실시예로서 제3(a)도 내지 제3(d)도에 도시된 공정 수순도를 이용하여 그 제조공정을 살펴본다.
제3(a)도에 도시된 패턴은 제2(a)도 내지 제2(f)도에 도시된 공정에 의거하여 제조되므로 여기서는 설명을 생략하고, 그 이후의 공정부터 설명한다.
먼저, 제1열산화막(106)과 팁 재료(108')를 제2실리콘판(110)과 접합시킨 후 제1실리콘기판(100)을 완전히 제거하지 않고 팁 어래이(108')의 끝부분으로 임의의 지점만큼 윗부분에서 실리콘이 남도록 패터닝하여 제3(a)도와 패턴을 형성한다.
이때, 전류하는 제1실리콘기판(100)의 두께는 여러 가지 방밥에 의해 조절될 수 있다. 즉, 기계적으로 연마하면서 두께 변화를 측정하는 방법, 화학적 식각을 이용하는 방법, 고농도 붕소 확산층(highly boron-doped layer)이나 매몰 산화층(buried oxide layer)을 실리콘기판내에 형성하여 이를 각각 저지층(etch-stop layer)으로 이용하는 방법, 그리고 전기, 화학적 자동 식각 정지(electrochemical automatic etch-stopping)를 이용하는 방법 등이 바로 그것이다.
이와같이 팁의 바로 윗부분까지 박판화된 제1실리콘기판(100)은 매우 평탄한 표면을 지니게 된다.
이 위에 제3(b)도에 도시된 바와 같이 게이트 절연막(116)과 게이트 전극용 금속(118)을 연속적으로 증착하고, 상기 제1열산화막(106)과 게이트 절연막(116) 및 게이트 전극용 금속(118)을 제3(c)도에 도시된 바와 같이 사진식각공정으로 패터닝하여 실리콘 웨이퍼를 기판으로 하는 전계방출소자를 완료한다.
한편, 전계방출 특성을 향상시키기 위해 게이크 전극의 밑면(119)에 팁 어래이(108')의 끝부분이 정렬되기를 원한다면, 제3(d)도에 도시된 바와 같이 박판화된 제1실리콘기판(110)의 표면을 적당한 두께로 열산화시켜 이때 성장된 제2열산화막(106')을 게이트 절연막으로 이용할 수도 있다.
상기 실시예의 경우는 몰드로 사용된 제1실리콘기판을 완전히 제거하지 않고 일부분을 남겨 놓음으로써 평탄한 표면 상에서 후속 공정을 진행가능하게 되어, 몰딩에 의해 형성된 팁 어래이(108')의 단차가 매우 높을 경우에도 적용될 수 있다.
즉, 팁(108')의 높이가 어느 정도 이상(예컨대, 약 2㎛이상)으로 증가하게 되면 게이트 절연막의 두께로 상당히 두꺼워져야 할 뿐 아니라, 이로 인해 표면의 평탄도가 극도로 저하되어 뒤이어 행해질 공정에 많은 장애를 초래하게 되나, 상기 실시예를 적용할 수 있어 후처리 공정의 난이도를 줄일 수 있게 된다.
이어서, 제3실시예로서 제4(a)도 내지 제4(d)도에 도시된 공정수순도를 이용하여 그 제조공정을 살펴본다.
상기 실시예는 실리콘 몰드를 습식긱각을 통해 특정 두께만큼 남겨 놓은 이를 연산화하므로서 형성된 양질의 제2열산화막(106')을 게이트 절연막으로 사용토록 한 것으로, 제4(a)도 이전 단계까지는 역시 제2실시예에서와 마찬가지로 제2(a)도 내지 제2(f)도까지의 공정을 따르므로 부가적인 설명을 생략한다.
다음으로 제4(a)도에 도시된 바와 같이 제1실리콘기판(100)이 완전히 제거되지는 않으나 제3(a)도 보다는 약간 더 제거되어 더욱 얇은 두께로 남도록 한다. 예컨대, 팁 어래이 끝부분(120)이 일부 드러나도록 제1실리콘 기판(100)을 소정두께로 식각하면 된다.
이때 잔류하는 기판의 두께는 뒤이어 행해질 실리콘의 산화공정에 의해 성장되는 열산화막의 두께가 팁 어래이의 끝부분(120)과 일치하도록 사전에 공정 시뮬레이션(simulation)등의 계산을 통해서 결정되어야 한다.
즉, 열산화 과정에 의해 잔류하는 실리콘기판(100)이 전부 소모되어 제2열산화막(106')으로 바뀌어야 하며, 또한 성장된 제2열산화막(106')의 상부는 팁 어래이의 끝부분(120)과 일치하거나 약간 아래쪽으로 오도록 잔류하는 실리콘 기판(100)의 두께를 정하여야 한다.
그후, 상기 공정 조건에 맞추어 식각처리된 제1실리콘기판(100)을 열산화하여 제4(a)도에 도시된 바와 같은 제2열산화막(106')상에 게이트 전극용 금속(118)을 증착하고, 제4(d)도에 도시된 바와 같이 상기 팁의 끝부분이 드러나도록 사진식각공정으로 게이트 금속과 제2열산화막(106') 및 제1열산화막(106)을 선택 식각하여 소자 제조를 완료한다.
그 결과, 팁(108')이 게이트 구멍(gate aper ture)(122)의 중심에서 드러나는 구조를 가지게 된다.
계속해서 제4실시예로서 제5(a)도 내지 제5(j)도에 도시된 공정수순도를 이용하여 그 제조공정을 살펴본다.
상기 실시예는 팁이 몰드에 의해 형성된 후 고온에서 열산화를 행할 경우, 팁 어래이의 손상이나 기계적인 강도의 저하 등이 일어날 경우를 고려하여 제1열산화막을 성장시킨 후에 몰딩(molding) 공정을 실시토록 한 것으로, 그 공정을 구체적으로 설명하면 다음과 같다.
먼저, 제1실리콘기판(100) 상에 제5(a)도에 도시된 바와 같은 패턴의 식각마스크(102)를 형성한 뒤, 이를 마스크로 상기 기판을 결정 의존성 식각 용액으로 식각처리하여 제5(b)도에 도시된 바와 같이 피라미드 모양의 구멍(몰드)(104)을 형성한다.
그 다음 상기 식각 마스크(102)를 제거하고 제1열산화막을 선택적으로 성장시키는 로커스(local oxidation of silicon:LOCOS) 공정을 행할 수 있도록, 실리콘 질화막(103)인 Si3N4를 화학기상증착법이나 스퍼터링법에 의해 증측시킨 뒤 제5(c)도에 도시된 바와 같이 몰드 부근에만 남도록 패터닝한다.
그후 제5(d)도에 도시된 바와 같이 제1실리콘기판(100)의 열산화공정을 행하여 질화막(103)이 있는 부분을 제외한 영역에 절연막인 제1열산화막(106)을 성장시킨다. 이때, 공정 시뮬레이션 등을 통하여 산화공정 변수를 도출하여 제1열산화막(106)의 아랫부분(107)이 몰드의 끝부분(105)에 정렬되도록 한다.
이후의 공정은 제1실시예에 따른다. 즉, 제5(e)도에 도시된 바와 같이 몰드 상에 형성된 질화막(103)과 제1열산화막(106) 측면 및 상부에 팁 재료(108)를 증착하고, 습기식각이나 건식식각 혹은 기계적 연마 및 경면화 등을 통해 몰드 내부에 있는 팁 재료만을 제외하고 나머지 바깥 부분을 제거하여 제5(f)도에 도시된 바와 같은 형태의 팁 어래이(108')를 형성한다.
이어서 제5(g)도에 도시된 바와 같이 상기 팁 어래이(108') 및 제1열산화막(106)표면에 제2실리콘기판(110)을 접합시키고, 상기 제1열산환막(106)을 식각 정지용 마스크로하여 제5(h)도에 도시된 바와 같이 몰드로 사용된 제1실리콘판(100)을 완전히 제거한다.
그후, 제5(i)도에 도신된 바와 같이 상기 팁 어래이 끝부분 상의 질화막(103) 및 제1열산화막(106) 위에 게이트 전극용 금속(118)을 증착하고, 역시 사진식각공정에 의해 게이트 금속(118)과 질화막(103) 및 제1열산화막(106)을 선택적으로 제거하면 제5(j)도에 도시된 바와 같은 구조를 갖는 전계방출소자를 제조할 수 있게 된다. 상술한 바와 같이 본 발명에 의하면, 1) 몰드용 기판과 팁 어래이의 받침대로 쓰이는 기판이 동일 재질(예컨대, 단결정 실리콘)로 형성되어 VLSI 기술과의 호환성이 있으며, 2) 아울러 비교적 평탄한 반도체 표면 상에서 사진식각공정을 비롯한 후처리 공정(예컨대, 게이트 절연막 및 게이트 전극 패터닝 공정)이 진행되므로 단차(step coverage) 등에 의한 공정상의 어려움을 제거할 수 있어, 팁 높이에 제한없이 공정을 용이하게 실시할 수 있게 되고, 또한 3) 양질의 열산화막을 게이트 절연막으로 활용할 수 있는 고신뢰성이 전계방출소자를 구현할 수 있게 된다.

Claims (22)

  1. 제1반도체기판을 결정의존성 식각하여 나라로운 꼭지점을 가지는 적어도 하나의 몰드를 형성하는 단계; 상기 몰드표면을 포함하여 제1반도체기판 전체에 절연막을 성장시키는 단계; 제1반도체길판상의 절연막 상에 팁재료를 증착하는 단계; 몰드 내부에 있는 팁재료를 제외한 나머지 팁재료 부분을 제거하여 팁 어래이를 형성하는 단계; 절연막 및 팁 어래이로 이루어져 있는 표면에 제2반도체기판을 접합시키는 단계;몰드로 사용된 제1반도체기판 부분을 제거하는 단계; 상기 절연막 상에 게이트 전극용 금속막을 증착하고, 상기 팁의 끝부분이 드러나도록, 상기 절연막 및 게이트 전극용 금속막을 식각 패터닝하는 단계;로 이루어지는 것을 특징으로 하는 전계방출소자 제조방법.
  2. 제1항에 있어서, 상기 팁 어래이 및 절연막에 제2반도체기판을 접합하는 공정은, 접합하고자 하는 면을 세척한 후 화학적 처리를 하여 표면을 친수화 하는 공정과; 상온에서 두 표면을 접촉시켜 수소결합에 의한 초기 접합을 실시하는 공정 및; 초기 접합된 두 기판을 소정 온도에서 열처리하는 공정을 더 포함하는 것을 특징으로 하는 전계방출소자 제조방법.
  3. 제1항에 있어서, 상기 팁 어래이는 다결정 실리콘이나 텅스텐, 또는 화학기상증착과 스퍼터링 및 증발에 의해 형성되는 금속 및 반도체 재료, 전기 혹은 무전해도금에 의한 금속재료들 중 선택된 어느 하나로 형성하는 것을 특징으로 하는 전계 방출소자 제조방법.
  4. 제1항에 있어서, 상기 제2반도체 기판을 팁 어래이 및 절연막에 접합하는 공정은 상기 팁 어래이의 재료가 금속일 경우에는, 응용에 의한 접합, 실리사이드 형성에 따른 집합 및 진공 내에서의 금속접합 중 선택된 어느 하나로 형성하는 것을 특징으로 하는 전계방출소자 제조방법.
  5. 제1항에 있어서, 상기 제2반도체 기판을 팁 어래이 및 절연막에 접합하는 공정은, 스퍼터링법으로 파이렉스막이나 산화막을 접합하고자 하는 면에 형성한 후, 정전 열접합하여 형성하는 것을 특징으로 하는 전계방출소자 제조방법.
  6. 제1반도체기판을 선택 식각하여 날카로운 꼭지점을 가지는 적어도 하나의 몰드를 형성하는 단계; 상기 몰드표면을 포함하여 제1반도체판 전체에 절연막을 성장시키는 단계; 제1반도체기판상의 절연막 상에 팁재료를 증착하는 단계; 몰드 내부에 있는 팁재료를 제외한 나머지 팁재료 부분을 제거하여 팁 어래이를 형성하는 단계; 절연막 및 팁 어래이로 이루어져 있는 표면에 제2반도체기판을 접합시키는 단계; 몰드로 사용된 제1반도체판 중 소정두께 부분을 식각 제거하는 단계; 일부분이 식각된 제1반도체기판표면상에 게이트 절연막 및 게이트 전극용 금속을 증착하는 단계; 상기 팁의 끝부분이 드러나도록 절연막 상에 게이트 전극용 금속막을 증착하고, 상기 절연막 및 게이트 전극용 금속막을 식각 패터닝하여 반도체 웨이퍼를 기판으로 하는 전계방출소자를 제공하는 단계; 로 이루어지는 것을 특징으로 하는 전계방출소자 제조방법.
  7. 제6항에 있어서, 상기 제1반도체기판은 화학적 식각을 이용하는 방법, 고농도 붕소 확산층이나 매몰 산화층을 제1반도체기판 내에 형성하여 이를 식각저지층으로 이용하는 방법 및, 전기화학적 자동 식각정지를 이용하는 방법 중 선택된 어느한 방법으로 상기 소정 두께만큼 식각처리되는 것을 특징으로 하는 전계방출소자 제조방법.
  8. 제6항에 있어서, 상기 제1반도체 기판은 팁 어래이 상에 형성된 절연막이 드러나지 않도록 식각처리하는 것을 특징으로 하는 전계방출소자 제조방법.
  9. 제1도반도체기판을 선택 식각하여 날카로운 꼭지점을 가지는 적어도 하나의 몰드를 형성하는 단계; 상기 몰드표면을 포함하여 제1반도체기판 전체에 절연막을 성장시키는 단계; 제1반도체기판상의 절연막 상에 팁재료를 증착하는 단계; 몰드 내부에 있는 팁재료를 제외한 나머지 팁재료 부분을 제거하여 팁 어래이를 형성하는 단계; 절연막 및 팁 어래이로 이루어져 있는 표면에 제2반도체기판을 접합시키는 단계; 몰드로 사용된 제1반도체기판 중 소정두께 부분을 식각 제거하는 단계; 일부분이 식각된 후에 잘류하는 제1반도체기판을 열산화하고, 그 위에 게이트 전극용 금속을 증착하는 단계; 상기 팁의 끝부분이 드러나도록 상기 제1반도체기판, 열산화막 및 게이트 전극용 금속막을 식각 패터닝하는 단계;로 이루어지는 것을 특징으로 하는 전계방출소자 제조방법.
  10. 제9항에 있어서, 상기 제1반도체기판은 상기 팁 어래이의 끝부분이 일부 드러날 정도의 소정 두께만큼 식각처리되는 것을 특징으로 하는 전계방출수자 제조방법.
  11. 제9항에 있어서, 상기 제1반도체기판은 상기 절연막 및 팁 어래이가 드러나지 않을 정도의 소정 두께만큼 식각되는 것을 특징으로 하는 전계방출소자 제조방법.
  12. 제11항에 있어서, 상기 전계방출소자는 절연막 및 어래이가 드러나지 않을 정도로 제1반도체소자가 식각되어 박막화될 경우, 잔류되어 있는 제1반도체기판의 표면을 소정 두께 열산화하는 것을 특징으로 하는 전계방출소자 제조방법.
  13. 제10항에 있어서, 상기 제1반도체기판은 상기 팁 어래이의 끝부분이 일부 드러날 정도의 소정 두께만큼 식각된 후, 잘류되어 있는 제1반도체기판 모두를 열산화하는 것을 특징으로 하는 전계방출소자 제조방법.
  14. 제9항에 있어서, 잔류된 상기 제1반도체기판은 열산화 과정을 거쳐 성장하는 열산화막의 두께가 팁의 끕부분과 일치하거나 약간 아래쪽으로 오도록 그 두께를 조절하는 것을 특징으로 하는 전개방출소자 제조방법.
  15. 제1항에 있어서, 상기 제1반도체기판을 상기 기판에 비해 절연막에 대한 식각율이 상대적으로 낮은 결정의존성 식각용액을 이용하여 식각하는 것을 특징으로 하는 전계방출소자 제조방법.
  16. 제1항에 있어서, 상기 제2반도체기판은 접합공정시 산소분위기 내에서 열처리하여 산화막을 성장시키는 공정, 기판 뒷면에 절연막을 증착하거나 또는 아피존 왁스를 도포하는 공정 중 선택된 어느 하나를 더 포함하는 것을 특징으로 하는 전계방출소자 제조방법.
  17. 제1항에 있어서, 상기 절연막 및 게이트 전극용 금속막 사이에는 게이트 절연막이 추가로 증착되고, 전계방출소자를 제공할 수 있도록 상기 절연막, 게이트 절연막 및 게이트 금속막이 패턴 식각되는 것을 특징으로 하는 전계방출소자 제조방법.
  18. 제1반도체기판을 결정 의존성 식각하여 몰드를 형성하는 공정과; 몰드 분위기 기판 상에 실리콘 질화막을 형성하는 공정과; 열산화 공정으로 상기 실리콘 질화막 상측부를 제외한 영역에 절연말을 성장시키는 공정과; 상기 몰드 내부의 실리콘 질화막 상에 팁 어래이를 형성하는 공정과; 상기 절연막과 팁 어래이 상에 제2반도체기판을 접합한 후 제1반도체기판을 제거하는 공정과; 게이트 전극용 금속을 증착한 후 상기 팁 어래이의 끝부분이 드러나도록 이를 식각하는 공정;으로 이루어지는 것을 특징으로 하는 전계방출소자 제조방법.
  19. 제18항에 있어서, 상기 팁 어래이는 타결정 실리콘이나 텅스텐, 또는 화학기상증착과 스퍼터링 및 증발에 의해 형성되는 금속 및 반도체 재료, 전기 혹은 무전해도금에 의한 금속재료들 중 선택된 어느 하나로 형성하는 것을 특징으로 하는 전계방출소자 제조방법.
  20. 제18항에 있어서, 상기 절연막 및 팁 어래이 표면에 제2반도체 기판을 형성하는 공정은, 접합하고자 하는 면을 세척한 후 화학적 처리를 하여 표면을 친수화 하는 공정과, 상온에서 두 표면을 접촉시켜 소결합에 의한 초기 접합을 실시하는 공정과, 초기 접합된 두 기판을 소정온도에서 열처리하는 공정을 추가로 포함하는 것을 특징으로 하는 전계방출소자 제조방법.
  21. 제18항 또는 제19항에 있어서, 상기 절연막 및 팁 어래이 표면에 제2반도체 기판을 접합하는 공정은, 팁 재료가 금속일 경우 용융에 의한 접합, 실리사이드 형성에 따른 접합, 진공 내에서의 금속접합 중 선택된 어느 하나로 형성하는 것을 특징으로 하는 전계방출소자 제조방법.
  22. 제18항에 있어서, 상기 절연막 및 팁 어래이를 제2반도체기판에 접합하는 공정은 스퍼터링법으로 파이렉스막이나 산화막을 접합하고자 하는 면에 형성한 후 정전열접합하여 형성하는 것을 특징을 하는 전계방출소자 제조방법.
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