KR100193139B1 - Semiconductor ceramic package - Google Patents
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Abstract
본 발명은 센터형의 칩 전극 패드를 갖는 반도체 칩의 세라믹 패키지에 관한 것으로서, 종래의 세라믹 패키지인 경우 금속 세선의 길이가 길어지기 때문에 채용할 수 있는 반도체 칩의 크기에 제한이 있고, 세라믹 기판의 구조상 패턴 리드 및 봉지 뚜껑의 접착 영역이 반도체 칩이 접착되는 영역 밖에서 확보되어야 하기 때문에 패키지의 크기를 축소하는데도 한계가 있는 문제점을 해결하기 위한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a ceramic package of a semiconductor chip having a center chip electrode pad. In the case of a conventional ceramic package, since the length of the metal thin wire becomes longer, there is a limitation in the size of the semiconductor chip that can be employed. In order to solve the problem that there is a limit in reducing the size of the package because the adhesive region of the pattern lid and the encapsulation lid must be secured outside the region to which the semiconductor chip is bonded.
즉, 본 발명은 반도체 칩이 접착되는 칩 접착 기판을 별도로 마련하고, 이를 세라믹 기판의 하부층의 공간에 삽입하며, 칩 전극 패드와 금속 세선으로 연결되는 패턴 리드는 반도체 칩 상부의 칩 전극 패드의 부근에 형성되는 구조를 채택함으로써, 반도체 칩과 세라믹 기판 간의 전기적 접속 크기가 짧기 때문에 반도체 칩의 크기에 관계없이 센터 패드형의 반도체 칩을 채용할 수 있고, 패턴 리드 및 봉지 뚜껑의 접착 영역이 반도체 칩의 영역 내에 포함되기 때문에 패키지의 크기를 축소할 수 있는 것이다.That is, according to the present invention, a chip bonding substrate to which the semiconductor chip is bonded is separately prepared, and the chip bonding substrate is separately inserted into the space of the lower layer of the ceramic substrate. By adopting the structure formed in the structure, since the electrical connection size between the semiconductor chip and the ceramic substrate is short, the center pad type semiconductor chip can be adopted regardless of the size of the semiconductor chip. Because it is contained in the area of, it is possible to reduce the size of the package.
Description
본 발명은 반도체 세라믹 패키지에 관한 것으로서, 보다 구체적으로는 센터형의 칩 전극 패드를 갖는 반도체 칩의 세라믹 패키지에 있어서 기판의 패턴 리드와 연결되는 금속 세선의 크기가 길어지는 것을 방지하고 패키지의 크기를 축소할 수 있는 반도체 세라믹 패키지에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor ceramic package. More particularly, in a ceramic package of a semiconductor chip having a center chip electrode pad, it is possible to prevent the length of the metal thin wires connected to the pattern leads of the substrate from increasing. The present invention relates to a semiconductor ceramic package that can be shrunk.
근래의 반도체 메모리 소자는 고집적도화, 고속화, 다기능화되는 추세에 있으며, 셀(Cell)의 크기 및 패턴 라인(Pattern Line) 폭의 축소 기술이 발달함에도 불구하고 반도체 소자의 칩 크기는 증가 일로에 있다. 뿐만 아니라 반도체 칩을 외부 환경으로부터 보호하려는 패키징(Packaging) 기술은 더욱 더 고밀도 실장을 목표로 개발되어 칩 크기의 패키지(Chip Scale Package; CSP) 단계에 접근하고 있다.In recent years, semiconductor memory devices are becoming more integrated, faster, and more versatile, and despite the development of cell size and pattern line width reduction technologies, chip sizes of semiconductor devices are on the rise. . In addition, packaging technologies aimed at protecting semiconductor chips from the external environment have been developed for higher density mounting and are approaching the chip scale package (CSP) stage.
한편 메모리 소자는 고속 동작과 안정적인 전원 공급 등을 위하여, 칩 모서리부에 칩 전극 패드가 형성되던 에지(Edge)형에서 칩 중앙부에 칩 전극 패드가 형성되는 센터(Center)형으로 변화되고 있다. 센터형은 에지형에 비하여 약 4%의 칩 크기 축소 효과도 이룰 수 있다.On the other hand, the memory device is changing from an edge type in which chip electrode pads are formed at a chip edge portion to a center shape in which chip electrode pads are formed at a chip center portion for high speed operation and stable power supply. The center type can achieve a chip size reduction of about 4% compared to the edge type.
도 1은 종래 기술에 따른 반도체 세라믹 패키지의 실시예를 나타내는 단면도이다.1 is a cross-sectional view showing an embodiment of a semiconductor ceramic package according to the prior art.
도 1을 참조하면, 종래의 반도체 세라믹 패키지는 크게 반도체 칩(10), 세라믹 기판(20), 금속 세선(50; Metal Wire), 외부 리드(60) 및 봉지 뚜껑(70)으로 이루어진다. 특히, 세라믹 기판(20)은 회로 패턴(도시되지 않음)이 내장된 세 개의 층으로 이루어지는데, 하부층은 반도체 칩(10)이 탑재되는 캐버티(22; Cavity)가 형성되며, 중앙부층은 반도체 칩(10)과 전기적 연결을 이루기 위한 패턴 리드(24; Pattern Lead)가 외부로 노출되어 형성되고, 상부층은 봉지 뚜껑(70)으로 밀봉된다. 금속 세선(50)은 반도체 칩(10)의 칩 전극 패드(12)와 세라믹 기판(20)의 패턴 리드(24) 간의 전기적 연결 수단이며, 통상적으로 알루미늄(Al) 또는 금(Au)이 사용된다. 금속 세선(50)의 직경은 약 0.001(1mil)이다. 그리고 외부 리드(60)는 납땜에 의하여 세라믹 기판(20)과 결합되며, 외부의 전자 장치(도시되지 않음)와 세라믹 기판(20)의 회로 패턴(도시되지 않음)을 전기적으로 연결하는 역할을 담당한다. 봉지 뚜껑(70)은 반도체 칩(10)과 세라믹 기판(20) 간의 전기적 연결 부분을 보호하기 위한 것이다.Referring to FIG. 1, a conventional semiconductor ceramic package includes a semiconductor chip 10, a ceramic substrate 20, a metal wire 50, an outer lead 60, and an encapsulation lid 70. In particular, the ceramic substrate 20 is composed of three layers in which a circuit pattern (not shown) is embedded. In the lower layer, a cavity 22 on which the semiconductor chip 10 is mounted is formed, and the central layer is a semiconductor. A pattern lead 24 for forming an electrical connection with the chip 10 is exposed to the outside, and the upper layer is sealed with an encapsulation lid 70. The thin metal wire 50 is an electrical connection means between the chip electrode pad 12 of the semiconductor chip 10 and the pattern lead 24 of the ceramic substrate 20, and typically aluminum (A) or gold (Au) is used. . The diameter of the fine metal wire 50 is about 0.001 (1 mil). The external lead 60 is coupled to the ceramic substrate 20 by soldering, and serves to electrically connect an external electronic device (not shown) and a circuit pattern (not shown) of the ceramic substrate 20. do. The encapsulation lid 70 is for protecting an electrical connection portion between the semiconductor chip 10 and the ceramic substrate 20.
이상과 같은 종래의 반도체 세라믹 패키지는 칩 전극 패드(12)와 패턴 리드(24) 간의 거리가 0.45(450mil)를 초과하게 되면, 공정상의 한계와 금속 세선(50)의 처짐 등으로 인하여 패키지의 구현이 불가능하게 된다. 따라서 종래의 세라믹 패키지는 주로 에지형 칩 전극 패드를 갖는 반도체 칩을 채용했으며, 센터형의 반도체 칩(10)을 채용하는 경우는 금속 세선(50)의 길이가 길어지기 때문에 그 칩(10)의 크기가 0.9(900mil) 미만인 것으로 제한될 수 밖에 없었다. 또한 세라믹 기판(20)의 구조상, 패턴 리드(24)와 봉지 뚜껑(70)의 접착 영역이 반도체 칩(10)이 접착되는 캐버티(22) 영역 밖에서 확보되어야 하기 때문에, 패키지의 크기를 축소하는데도 한계가 있다.In the conventional semiconductor ceramic package as described above, when the distance between the chip electrode pad 12 and the pattern lead 24 exceeds 0.45 (450 mil), the package is implemented due to process limitations and sagging of the fine metal wire 50. This becomes impossible. Therefore, the conventional ceramic package mainly adopts a semiconductor chip having an edge type chip electrode pad, and in the case of employing the center type semiconductor chip 10, the length of the fine metal wire 50 becomes long, so that The size was limited to less than 0.9 (900 mil). In addition, since the adhesive region of the pattern lead 24 and the encapsulation lid 70 must be secured outside the cavity 22 region to which the semiconductor chip 10 is bonded due to the structure of the ceramic substrate 20, the size of the package is reduced. There is a limit.
따라서 본 발명의 목적은, 센터형의 칩 전극 패드를 갖는 반도체 칩의 세라믹 패키지에 있어서, 기판의 패턴 리드와 연결되는 금속 세선의 크기가 길어지는 것을 방지하고, 패키지의 크기를 축소할 수 있는 반도체 세라믹 패키지를 제공하는데 있다.Accordingly, an object of the present invention is to provide a semiconductor package of a semiconductor chip having a center chip electrode pad, which prevents the size of the metal thin wires connected to the pattern lead of the substrate from becoming longer and reduces the size of the package. To provide a ceramic package.
도 1은 종래 기술에 따른 반도체 세라믹 패키지의 실시예를 나타내는 단면도.1 is a cross-sectional view showing an embodiment of a semiconductor ceramic package according to the prior art.
도 2는 본 발명에 따른 반도체 세라믹 패키지의 제1 실시예를 나타내는 평면도.2 is a plan view showing a first embodiment of a semiconductor ceramic package according to the present invention;
도 3은 도 2의 3-3 선 단면도.3 is a cross-sectional view taken along line 3-3 of FIG.
도 4는 본 발명에 따른 반도체 세라믹 패키지의 제2 실시예를 나타내는 단면도.4 is a sectional view showing a second embodiment of a semiconductor ceramic package according to the present invention;
도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings
10 : 반도체 칩 12 : 칩 전극 패드10 semiconductor chip 12 chip electrode pad
20, 30 : 세라믹 기판 22 : 캐버티(Cavity)20, 30: ceramic substrate 22: cavity (cavity)
32, 33 : 개구부(Window) 24, 34 : 패턴 리드(Pattern Lead)32, 33: opening 24, 34: pattern lead
40 : 칩 접착 기판 42 : 칩 정렬 키40 chip bonding substrate 42 chip alignment key
44 : 방향 키46 : 접착 수단44: direction key 46: bonding means
50 : 금속 세선(Metal Wire) 60 : 외부 리드50: metal wire 60: external lead
70 : 봉지 뚜껑70: bag lid
상기 목적을 달성하기 위하여, 본 발명은 상부면에 복수개의 칩 전극 패드가 형성된 반도체 칩; 회로 패턴이 내장된 하부·중앙부·상부의 세 층으로 이루어지며, 상기 하부층은 상기 반도체 칩이 삽입되는 공간이 형성되고, 상기 중앙부층은 상기 하부층의 공간에 삽입된 상기 반도체 칩의 상부면을 덮으며 상기 칩 전극 패드가 외부로 노출되도록 제1 개구부가 형성되고, 상기 상부층은 상기 제1 개구부보다 큰 제2 개구부가 형성되어 상기 중앙부층의 상부면의 일부가 외부로 노출되고, 상기 제2 개구부에 노출된 상기 중앙부층의 상부면에는 상기 반도체 칩과 전기적 접속을 이루기 위한 패턴 리드가 형성된 세라믹 기판; 상기 반도체 칩의 하부면이 접착되며, 상기 세라믹 기판의 하부층과 결합되는 칩 접착 기판; 상기 칩 전극 패드와 상기 패턴 리드를 전기적으로 연결하기 위한 금속 세선; 상기 세라믹 기판 내부의 회로 패턴과 연결되어 외부의 전자 장치에 접속되기 위한 외부 리드; 상기 금속 세선을 외부로부터 보호하기 위하여 상기 세라믹 기판의 제2 개구부를 밀봉하는 봉지 뚜껑;을 포함하는 반도체 세라믹 패키지를 제공한다.In order to achieve the above object, the present invention provides a semiconductor chip including a plurality of chip electrode pads formed on an upper surface thereof; It consists of three layers of the lower part, the middle part, and the upper part in which the circuit pattern is embedded, and the lower layer has a space in which the semiconductor chip is inserted, and the central layer covers the upper surface of the semiconductor chip inserted in the space of the lower layer. A first opening is formed to expose the chip electrode pad to the outside, and a second opening larger than the first opening is formed in the upper layer to expose a portion of the upper surface of the center layer to the outside; A ceramic substrate having a pattern lead formed on the upper surface of the central portion exposed to the semiconductor chip to make an electrical connection with the semiconductor chip; A chip adhesive substrate bonded to a lower surface of the semiconductor chip and coupled to a lower layer of the ceramic substrate; A thin metal wire for electrically connecting the chip electrode pad and the pattern lead; An external lead connected to a circuit pattern inside the ceramic substrate and connected to an external electronic device; It provides a semiconductor ceramic package comprising a; sealing cap for sealing the second opening of the ceramic substrate to protect the fine metal wire from the outside.
이하 첨부 도면을 참조하여, 본 발명의 실시예를 보다 상세하게 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명에 따른 반도체 세라믹 패키지의 제1 실시예를 나타내는 평면도이다.2 is a plan view showing a first embodiment of a semiconductor ceramic package according to the present invention.
도 3은 도 2의 3-3 선 단면도이다.3 is a cross-sectional view taken along line 3-3 of FIG.
도 2 및 도 3을 참조하면, 본 실시예에 따른 반도체 세라믹 패키지의 구조는 크게 반도체 칩(10), 세라믹 기판(30), 칩 접착 기판(40), 금속 세선(50), 외부 리드(60) 및 봉지 뚜껑(70)으로 이루어진다. 종래의 구조와 다른 점은 칩 접착 기판(40)이 추가된 점이며, 세라믹 기판(30)의 구조 또한 종래와 현격히 다르다.2 and 3, the structure of the semiconductor ceramic package according to the present embodiment is largely divided into a semiconductor chip 10, a ceramic substrate 30, a chip adhesive substrate 40, a fine metal wire 50, and an external lead 60. ) And a bag lid 70. The difference from the conventional structure is that the chip adhesive substrate 40 is added, the structure of the ceramic substrate 30 is also significantly different from the conventional.
반도체 칩(10)은 그 상부면의 중앙부에 복수개의 칩 전극 패드(12)가 형성된 센터 패드형 칩(10)이며, 특히 칩(10)의 크기가 0.9(900mil) 이상인 경우에는 종래의 구조로서는 패키지의 구현이 어렵기 때문에 본 발명의 효과가 두드러진다.The semiconductor chip 10 is a center pad type chip 10 having a plurality of chip electrode pads 12 formed at the center of an upper surface thereof. In particular, the semiconductor chip 10 has a conventional structure when the size of the chip 10 is 0.9 (900 mil) or more. Since the implementation of the package is difficult, the effect of the present invention stands out.
세라믹 기판(30)은 그 내부에 회로 패턴(도시되지 않음)이 내장되며, 하부·중앙부·상부의 세 층으로 이루어진다. 하부층은 하부면이 개방된 공간(31)이 형성되어 있어서, 반도체 칩(10)이 삽입될 수 있는 구조이다. 중앙부층은 하부층의 공간(31)에 삽입된 반도체 칩(10)의 상부면을 덮는 형태이며, 칩 전극 패드(12)가 외부로 노출되도록 제1 개구부(32)가 형성된 구조이다. 상부층은 중앙부층의 제1 개구부(32)보다 큰 제2 개구부(33)가 형성되어, 중앙부층의 상부면의 일부가 외부로 노출되게 한 구조이다. 제2 개구부(33)에 노출된 중앙부층의 상부면에는 반도체 칩(10)과 전기적 접속을 이루기 위한 패턴 리드(34)가 형성되어 있으며, 이 패턴 리드(34)는 세라믹 기판(30) 내부에 내장된 회로 패턴과 연결되어 있다.The ceramic substrate 30 has a circuit pattern (not shown) embedded therein and consists of three layers of a lower part, a middle part, and an upper part. The lower layer has a structure in which a space 31 having an open lower surface is formed, and thus the semiconductor chip 10 can be inserted therein. The center layer covers the upper surface of the semiconductor chip 10 inserted into the space 31 of the lower layer, and the first opening 32 is formed to expose the chip electrode pad 12 to the outside. The upper layer has a structure in which a second opening 33 larger than the first opening 32 of the central layer is formed, so that a part of the upper surface of the central layer is exposed to the outside. A pattern lead 34 is formed on an upper surface of the central layer exposed through the second opening 33 to form an electrical connection with the semiconductor chip 10. The pattern lead 34 is formed in the ceramic substrate 30. It is connected to the built-in circuit pattern.
칩 접착 기판(40)은 반도체 칩(10)의 하부면이 접착되며, 세라믹 기판(30)의 하부층과 결합된다. 반도체 칩(10)과의 접착은 통상적인 접착 수단을 사용하여 이룰 수 있으며, 세라믹 기판(30)과의 결합은 여러 가지 방법이 있을 수 있으나, 본 실시예에서는 세라믹 기판(30) 하부층의 일측면이 개방되어 있으며, 그 일측면을 통하여 세라믹 기판(30)의 하부층으로 칩 접착 기판(40)이 삽입됨으로써 결합되는 방법을 채용하고 있다. 세라믹 기판(30)의 하부층에 칩 접착 기판(40)의 두께만큼 한 삽입 홈이 형성되어 있음은 물론이다. 그리고 칩 접착 기판(40)에는 반도체 칩(10)이 일정한 위치에 놓이도록 두 개 이상의 칩 정렬 키(42) 및 방향을 나타내는 방향 키(44)가 형성되어 있다.The chip adhesive substrate 40 is bonded to the bottom surface of the semiconductor chip 10, and is bonded to the bottom layer of the ceramic substrate 30. Adhesion to the semiconductor chip 10 may be achieved using conventional bonding means, and the bonding with the ceramic substrate 30 may have various methods. In this embodiment, one side of the lower layer of the ceramic substrate 30 may be used. The opening is open, and the method of bonding the chip adhesive substrate 40 into the lower layer of the ceramic substrate 30 through one side thereof is combined. It is a matter of course that an insertion groove is formed in the lower layer of the ceramic substrate 30 by the thickness of the chip adhesive substrate 40. In addition, the chip bonding substrate 40 is formed with two or more chip alignment keys 42 and direction keys 44 indicating directions so that the semiconductor chip 10 is placed at a predetermined position.
금속 세선(50)은 칩 전극 패드(12)와 패턴 리드(34)를 전기적으로 연결하는 접속 수단으로서, 전술한 종래 기술의 경우와 동일하다.The thin metal wire 50 is a connecting means for electrically connecting the chip electrode pad 12 and the pattern lead 34, and is the same as in the above-described conventional technique.
외부 리드(60)는 세라믹 기판(30) 내부의 회로 패턴(도시되지 않음)과 외부의 전자 장치(도시되지 않음) 간의 전기적 접속 단자의 역할을 하는 것으로서, 역시 전술한 종래 기술의 경우와 마찬가지로 납땜에 의하여 세라믹 기판(30)의 외곽에 결합된다.The external lead 60 serves as an electrical connection terminal between a circuit pattern (not shown) inside the ceramic substrate 30 and an external electronic device (not shown). It is coupled to the outside of the ceramic substrate 30 by.
그리고 마지막으로 봉지 뚜껑(70)은 반도체 칩(10)과 세라믹 기판(30)의 전기적 접속 부분인 금속 세선(50)을 외부 환경으로부터 보호하기 위한 것으로서, 세라믹 기판(30) 상부면층의 제2 개구부(33)를 밀봉한다.Finally, the encapsulation lid 70 is for protecting the metal thin wire 50, which is an electrical connection portion between the semiconductor chip 10 and the ceramic substrate 30, from an external environment, and the second opening of the upper surface layer of the ceramic substrate 30. Seal 33.
이상이 본 발명의 제1 실시예에 따른 반도체 세라믹 패키지의 구조로서, 칩 전극 패드(12)와 금속 세선(50)으로 연결되는 패턴 리드(34)가 바로 칩 전극 패드(12)의 부근에 형성된 구조이기 때문에, 반도체 칩(10)과 세라믹 기판(30)의 전기적 접속 크기가 짧고, 패턴 리드(34) 및 봉지 뚜껑(70)의 접착 영역이 반도체 칩(10)의 영역 내에 포함되기 때문에, 패키지의 크기가 축소되는 이점이 있다.As described above, as the structure of the semiconductor ceramic package according to the first embodiment of the present invention, a pattern lead 34 connected to the chip electrode pad 12 and the fine metal wires 50 is formed in the vicinity of the chip electrode pad 12. Because of the structure, the size of the electrical connection between the semiconductor chip 10 and the ceramic substrate 30 is short, and the bonding region of the pattern lead 34 and the encapsulation lid 70 is included in the region of the semiconductor chip 10, so that the package There is an advantage that the size of.
그리고 이와 같은 패키지 구조에서는 패키지의 특성 평가 후에 반도체 칩(10)에 관한 상세한 분석이 추가로 필요하게 될 경우라도, 금속 세선(50)을 제거하고 반도체 칩(10)이 접착된 칩 접착 기판(40)만을 세라믹 기판(30)으로부터 따로 분리하여 분석할 수 있다는 이점이 있다.In such a package structure, even when detailed analysis of the semiconductor chip 10 is required after the evaluation of the characteristics of the package, the chip bonding substrate 40 to which the fine metal wires 50 are removed and the semiconductor chip 10 is bonded is attached. ) Can be separated and analyzed separately from the ceramic substrate 30.
다음은 도면을 참조하여, 본 발명의 제2 실시예에 대하여 설명하겠다.Next, a second embodiment of the present invention will be described with reference to the drawings.
도 4는 본 발명에 따른 반도체 세라믹 패키지의 제2 실시예를 나타내는 단면도이다.4 is a cross-sectional view showing a second embodiment of a semiconductor ceramic package according to the present invention.
도 4를 참조하면, 본 실시예에 따른 반도체 세라믹 패키지는 전술한 제1 실시예의 패키지 구조와 대부분이 동일하나, 반도체 칩(10)이 접착된 칩 접착 기판(40)과 세라믹 기판(30) 간의 결합 방법이 상이하다. 즉, 제1 실시예에서는 세라믹 기판(30) 하부층의 일측면이 개방되어 있고, 그 일측면을 통하여 칩 접착 기판(40)이 삽입됨으로써 결합되는 방법이었으나, 본 실시예의 경우는 세라믹 기판(30) 하부층의 측면이 개방되어 있지 않은 대신 하부면쪽으로 단차가 있으며, 그 부분에 칩 접착 기판(40)이 놓이고 접착 수단(46)으로서 결합되게 되어 있다. 접착 수단(46)은 접착 테이프 또는 수지 접착제 등이 모두 가능하다.Referring to FIG. 4, the semiconductor ceramic package according to the present exemplary embodiment is substantially the same as the package structure of the first embodiment described above, but between the ceramic substrate 30 and the chip adhesive substrate 40 to which the semiconductor chip 10 is bonded. The bonding method is different. That is, in the first embodiment, one side surface of the lower layer of the ceramic substrate 30 is open, and the chip bonding substrate 40 is inserted through the one side surface to be bonded. However, in the present embodiment, the ceramic substrate 30 is bonded. The side of the lower layer is not open, but there is a step toward the lower surface, where the chip bonding substrate 40 is placed and is joined as the bonding means 46. The adhesive means 46 may be both an adhesive tape or a resin adhesive.
이상 설명한 바와 같이 본 발명의 구조에 따르면, 반도체 칩과 세라믹 기판의 전기적 접속 길이가 짧기 때문에 반도체 칩의 크기에 관계없이 센터 패드형의 반도체 칩을 채용할 수 있는 이점이 있다.As described above, according to the structure of the present invention, since the electrical connection length between the semiconductor chip and the ceramic substrate is short, there is an advantage that a center pad type semiconductor chip can be adopted regardless of the size of the semiconductor chip.
또한, 세라믹 기판의 구조상 패턴 리드 및 봉지 뚜껑의 접착 영역이 반도체 칩의 영역 내에 포함되기 때문에 패키지의 크기가 축소되는 이점이 있다.In addition, since the adhesive region of the pattern lid and the encapsulation lid of the ceramic substrate is included in the region of the semiconductor chip, the size of the package is reduced.
그리고, 패키지의 특성 평가 후에 반도체 칩에 관한 상세한 분석이 추가로 필요하게 될 경우라도, 금속 세선을 제거하고 반도체 칩이 접착된 칩 접착 기판만을 세라믹 기판으로부터 따로 분리하여 용이하게 분석할 수 있다는 이점이 있다.In addition, even if detailed analysis of the semiconductor chip is required after the evaluation of the characteristics of the package, the advantage that the thin metal wires are removed and only the chip adhesive substrate to which the semiconductor chip is bonded can be easily separated from the ceramic substrate can be easily analyzed. have.
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| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20080201 Year of fee payment: 10 |
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| LAPS | Lapse due to unpaid annual fee |