KR200148753Y1 - Semiconductor package - Google Patents
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Abstract
본 고안은 반도체 패키지에 관한 것으로, 적어도 하나의 반도체 칩, 상기 칩의 상,하면에 접착제의 개재하에 부착되어 칩을 보호하는 칩 보호용 필름 및 상기 반도체 칩의 외부 연결 단자인 본딩 패드에 일단이 연결되고 타단은 하부 칩 보호용 필름의 양측을 감싸도록 형성되어 칩의 외부로의 전기적인 접속 경로를 이루는 다수개의 메탈 리드로 구성한 것이다. 여기서, 상기 반도체 칩은 그 두께가 50㎛ 미만으로 형성되고, 칩 보호용 필름 역시 50㎛ 미만의 두께로 형성된다. 따라서 패키지의 전체 높이가 0.2mm 미만으로되는 극초박형의 패키지를 제공할 수 있다. 또한 본 고안은 와이어 본딩 없이 칩의 본딩 패드와 메탈 리드가 직접 연결되므로 본딩 패드의 크기를 최소화 할 수 있고, 칩의 상,하 양측에 보호용 필름이 부착되므로 씬 패키지에서 발생되는 휨 현상을 방지할 수 있다.The present invention relates to a semiconductor package, and is connected to at least one semiconductor chip, a chip protection film attached to the upper and lower surfaces of the chip under an adhesive to protect the chip, and a bonding pad which is an external connection terminal of the semiconductor chip. And the other end is formed to surround both sides of the lower chip protection film is composed of a plurality of metal leads forming an electrical connection path to the outside of the chip. Here, the semiconductor chip is formed to a thickness of less than 50㎛, chip protection film is also formed to a thickness of less than 50㎛. Therefore, it is possible to provide an ultra-thin package in which the overall height of the package is less than 0.2 mm. In addition, the present invention can minimize the size of the bonding pads because the bonding pad and the metal lead of the chip is directly connected without wire bonding, and the protective film is attached to the upper and lower sides of the chip to prevent the bending phenomenon generated in the thin package. Can be.
Description
제1도는 일반적인 반도체 패키지의 구조를 보인 단면도.1 is a cross-sectional view showing the structure of a general semiconductor package.
제2도는 본 고안에 의한 반도체 패키지의 구조를 보인 단면도.2 is a cross-sectional view showing the structure of a semiconductor package according to the present invention.
제3도의 (a)(b)(c)(d)(e)(f)(g)(h)는 본 고안의 반도에 패키지를 제조하 기 위한 공정도.Figure 3 (a) (b) (c) (d) (e) (f) (g) (h) is a flow chart for manufacturing a package on the peninsula of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
11 : 반도체 칩 113 : 본딩 패드11: semiconductor chip 113: bonding pad
13, 13' : 칩 보호용 필름 14 : 메탈 리드13 and 13 ': chip protection film 14: metal lead
본 고안은 반도체 패키지에 관한 것이다.The present invention relates to a semiconductor package.
[종래 기술][Prior art]
일반적인 반도체 패키지는 제1도에 도시한 바와 같이, 적어도 하나의 반도체 칩(1)과, 상기 칩을 지지함과 아울러 상기 칩의 외부로의 신호 전달 경로를 이루는 리드 프레임(2)과, 상기 칩(1)을 포함하는 일정 면적을 밀봉하도록 형성된 패키지 몸체(3)로 구성되어 있다.As shown in FIG. 1, a general semiconductor package includes at least one semiconductor chip 1, a lead frame 2 that supports the chip and forms a signal transmission path to the outside of the chip, and the chip. It consists of the package body 3 formed so that the fixed area containing (1) may be sealed.
상기 반도체 칩(1)은 리드 프레임(2)의 패들(2a)에 접착제의 개재하에 부착되어 있고, 이와 같이 부착된 칩(1)의 외부 연결 단자인 패드와 리드 프레임(2)의 인너 리드(2b)가 금속 와이어(4)에 의해 연결되어 전기적인 접속을 이루도록 되어 있다.The semiconductor chip 1 is attached to the paddle 2a of the lead frame 2 with an adhesive interposed therebetween, and an inner lead of the lead frame 2 and a pad which is an external connection terminal of the chip 1 attached as described above. 2b) is connected by the metal wire 4, and makes an electrical connection.
또한 상기 패키지 몸체(3)의 외측으로는 리드 프레임(2)의 아웃 리드(2c)가 돌출되어 기판에 실장할 수 있도록 되어 있다.In addition, the out lead 2c of the lead frame 2 protrudes outside the package body 3 so that it can be mounted on a substrate.
이와 같은 일반적인 반도체 패키지는 패키지 몸체(3)의 양외측으로 돌출되어 있는 리드 프레임(2)의 아웃 리드(2c)를 기판의 도전 패턴에 일치시켜 솔더링 하는 것에 의하여 실장되어 소정의 전기적인 신호를 입출력 하는 작용을 하게 되는데, 최근 각종 전기, 전자 제품이 경박단소형화 되면서 보다 작은 크기와 패키지가 요구되고 있다. 즉 기판에서 차지하는 패키지의 실장 면적을 줄임으로써 한정된 공간내에 보다 많은 수의 소자를 실장하여 용량의 확장을 기하고 있는 것이다.Such a general semiconductor package is mounted by soldering the out lead 2c of the lead frame 2 protruding to both outside of the package body 3 in accordance with the conductive pattern of the substrate to input and output a predetermined electrical signal. In recent years, as electric and electronic products become smaller and lighter in size, smaller sizes and packages are required. In other words, by reducing the mounting area of the package occupied by the substrate, a larger number of devices are mounted in a limited space to expand the capacity.
[고안이 이루고자 하는 기술적 과제][Technical Challenges to be Done]
그러나, 상기한 바와 같은 종래의 반도체 패키지는 리드 프레임이라는 구조물을 사용하고, 또 이 리드 프레임과 반도체 칩을 금속 와이어를 이용하여 전기적으로 접속시키는 구조로써, 패키지의 크기를 줄이는데 한계가 따른다는 문제가 제기되었다. 이를 해소하고자 할 목적으로 여러 종류의 박형 패키지, 예를 들면 울트라 씬 스멜 아웃 라인 패키지(Ultra Thin Small Outline Package : UTSOP)등이 제안되었으나, 이들 역시 와이어 본딩에 의한 전기적인 접속을 이루는 것으로써 금속 와이어의 루프가 차지하는 공간으로 박형화에 한계가 있고, 더욱이 이들 씬 패키지는 패키지의 휨(Warpage) 면에서 불안한 면을 보이고 있었다.However, the conventional semiconductor package as described above uses a structure called a lead frame and electrically connects the lead frame and the semiconductor chip with a metal wire, and there is a problem in that there is a limit in reducing the size of the package. Was raised. In order to solve this problem, various types of thin packages, for example, an ultra thin small outline package (UTSOP), have been proposed, but they are also used to make electrical connections by wire bonding. Because of the space occupied by the loop, there is a limit to thinning, and moreover, these thin packages have been unstable in terms of warpage of the package.
본 고안은 상기와 같은 점을 감안하여 안출한 것으로, 칩 크기로 소형화되는 극초박형 반도체 패키지를 제공하는데 그 목적이 있다.The present invention has been made in view of the above, and an object thereof is to provide an ultra-thin semiconductor package that can be miniaturized to a chip size.
[고안의 구성 및 작용][Configuration and Action of Design]
상기와 같은 목적을 달성하기 위한 본 고안에 의한 반도체 패키지는 적어도 하나의 반도체 칩, 상기 칩의 상,하면에 접착제의 개재하에 부착되어 칩을 보호하는 칩 보호용 필름 및 상기 반도체 칩의 외부 연결 단자인 본딩 패드에 일단이 연결되고 타단은 하부 칩 보호용 필름의 양측을 감싸도록 형성되어 칩의 외부로의 전기적인 접속 경로를 이루는 다수개의 메탈 리드로 구성한 것을 특징으로 한다.The semiconductor package according to the present invention for achieving the above object is at least one semiconductor chip, a chip protection film to protect the chip is attached to the upper and lower surfaces of the chip under the adhesive and the external connection terminal of the semiconductor chip One end is connected to the bonding pad and the other end is formed to surround both sides of the lower chip protection film, and is composed of a plurality of metal leads forming an electrical connection path to the outside of the chip.
여기서, 상기 반도체 칩은 그 두께가 50㎛미만으로 형성되고, 칩 보호용 필름 역시 50㎛ 미만의 두께로 형성된다. 따라서 패키지의 전체 높이가 0.2mm 미만으로되는 극초박형의 패키지를 제공할 수 있다.Here, the thickness of the semiconductor chip is less than 50㎛, and the chip protection film is also formed to a thickness of less than 50㎛. Therefore, it is possible to provide an ultra-thin package in which the overall height of the package is less than 0.2 mm.
또한 본 고안은 와이어 본딩 없이 칩의 본딩 패드와 메탈 리드가 직접 연결되므로 본딩 패드의 크기를 최소화 할 수 있고, 칩의 상,하 양측에 보호용 필름이 부착되므로 씬 패키지에서 발생되는 휨 현상을 방지할 수 있다.In addition, the present invention can minimize the size of the bonding pads because the bonding pad and the metal lead of the chip is directly connected without wire bonding, and the protective film is attached to the upper and lower sides of the chip to prevent the bending phenomenon generated in the thin package. Can be.
[실시예]EXAMPLE
이하, 상기한 바와 같은 본 고안에 의한 반도체 패키지의 바람직한 실시예를 첨부한 도면에 의거하여 설명한다.Hereinafter, a preferred embodiment of the semiconductor package according to the present invention as described above will be described with reference to the accompanying drawings.
첨부한 제2도는 본 고안에 의한 반도체 패키지의 구조를 보인 단면도로서, 이에 도시한 바와 같이, 본 고안에 의한 반도체 패키지는 주변에 다수개의 외부 연결 단자인 본딩 패드(11a)가 형성된 적어도 하나의 반도체 칩(11)과, 상기 반도체 칩(11)의 상,하면에 접착제(12)의 개재하에 부착되어 칩을 보호하는 칩 보호용 필름(13)(13')과, 상기 반도체 칩(11)의 본딩 패드 (11a)에 일단이 연결되고 타단은 하부 칩 보호용 필름(13')의 양측을 감싸도록 형성되어 상기 칩의 외부로의 전기적 접속 경로를 이루는 다수개의 메탈 리드(14)로 구성되어 있다.2 is a cross-sectional view illustrating a structure of a semiconductor package according to the present invention. As shown in FIG. 2, the semiconductor package according to the present invention includes at least one semiconductor having a plurality of external connection terminals bonding pads 11a formed therein. Bonding of the chip 11, the chip protection films 13 and 13 'which are attached to the upper and lower surfaces of the semiconductor chip 11 through the adhesive 12 to protect the chip, and the semiconductor chip 11 is bonded. One end is connected to the pad 11a and the other end is formed to surround both sides of the lower chip protection film 13 ′, and is composed of a plurality of metal leads 14 forming an electrical connection path to the outside of the chip.
여기서, 상기 반도체 칩(11)의 두께는 소정의 연마 공정을 통하여 50㎛ 미만으로 하고, 칩 보호용 필름(13)(13') 역시 50㎛ 미만의 두께를 갖도록 한다.Here, the thickness of the semiconductor chip 11 is less than 50㎛ through a predetermined polishing process, and the chip protection films 13, 13 'also have a thickness of less than 50㎛.
그리고, 상기 칩 보호용 필름(13)(13')은 폴리이미드 필름으로 함이 바람직하나, 이를 꼭 한정하는 것은 아니다.In addition, the chip protection films 13 and 13 ′ are preferably polyimide films, but are not necessarily limited thereto.
한편, 상기 메탈 리드(14)는 스퍼터링 등에 의한 증착 및 에칭 공정을 진행하여 최소한의 두께를 갖도록 형성한다.Meanwhile, the metal lead 14 is formed to have a minimum thickness by performing a deposition and etching process by sputtering or the like.
이하, 상기와 같이 구성되는 본 고안에 의한 반도체 패키지의 제조방법을 제3도를 참조하여 설명한다.Hereinafter, a method of manufacturing a semiconductor package according to the present invention configured as described above will be described with reference to FIG.
본 고안은 기존의 여러 패키지와는 달리 웨이퍼 상태에서 제조되어 제조후 각각의 다이 크기대로 절단하는 것으로 진행된다. 이러한 패키지 제조 방법의 첫 단계는 (a)에 도시한 바와 같이, 웨이퍼의 액티브면에 칩 보호용 필름을 접착제를 개재하여 부착하는 것이다. 이후 박형의 패키지 제조를 위하여 웨이퍼의 두께를 그라인딩 및 스퍼터잉 공정을 진행하여 50㎛정도로 함과 동시에 각각의 다이를 가절단한다. 이와 같은 상태가 (c)이다.Unlike many existing packages, the present invention is manufactured in a wafer state and proceeds to cutting each die size after manufacturing. As shown in (a), the first step of the package manufacturing method is to attach the chip protective film to the active surface of the wafer via an adhesive. Thereafter, the thickness of the wafer is ground and sputtered to prepare the thin package, and the die is cut at the same time as about 50 μm. This state is (c).
그런 다음 (d)와 같이, 웨이퍼의 후면에 접착제를 이용하여 칩 보호용 필름을 부착하고, 이어서 부착된 필름을 부분적으로 에칭하여 칩의 각 본딩 패드를 오픈시킨다. (e) 이와 같이된 웨이퍼 상부의 전체 구조에 메탈을 증착한다. (f) 이후 필름 위에 증착된 메탈을 에칭하여 (g)와 같은 상태를 만든다. 그런 다음 가절단되어 있는 각각의 다이 크기대로 절단하여 (h)와 같은 극초박형의 반도체 패키지를 제조하는 것이다.Then, as shown in (d), the chip protective film is attached to the backside of the wafer by using an adhesive, and then each bonding pad of the chip is opened by partially etching the attached film. (e) Metal is deposited on the entire structure of the wafer top as described above. (f) After that, the metal deposited on the film is etched to form a state as shown in (g). It is then cut to the size of each die that is cut to produce an ultra-thin semiconductor package as shown in (h).
이와 같은 공정을 통하여 제조된 본 고안의 반도체 패키지는 일반적인 반도체 패키지와 같이 기판에 실장되어 소정의 전기적인 신호를 입출력 하는 작용을 하게 되는데, 하부 칩 보호용 필름의 양측을 감싸도록 형성된 양측의 메탈 리드를 기판의 도전 패턴에 일치시켜 솔더링 하는 것에 의하여 실장된다. 이 때 본 고안은 그 크기, 특히 두께가 매우 얇은 박형으로 제조되므로 실장시 차지하는 체적이 작아 한정된 공간내에 보다 많은 수의 패키지를 실장할 수 있다.The semiconductor package of the present invention manufactured through the above process is mounted on a substrate like a general semiconductor package and functions to input and output a predetermined electrical signal. The metal leads on both sides formed to surround both sides of the lower chip protection film It is mounted by soldering in accordance with the conductive pattern of the substrate. In this case, the present invention is manufactured in a very thin shape, especially in thickness, so that the volume occupied at the time of mounting is small, so that more packages can be mounted in a limited space.
[고안의 효과][Effect of design]
이상에서 설명한 바와 같이, 본 고안에 의한 반도체 패키지는 0.2mm 미만의 극초박형을 이룸으로써 실장시 차지하는 체적이 상당히 작으므로 한정된 공간내에 보다 수의 패키지를 실장할 수 있고, 또 와이어 본딩 없이 칩의 본딩 패드와 메탈 리드가 직접 연결되므로 본딩 패드의 크기를 최소화 할 수 있으며, 칩의 상,하 양측에 보호용 필름이 부착되므로 씬 패키지에서 발생되는 휨 현상을 방지할 수 있다.As described above, the semiconductor package according to the present invention has an ultra-thin thickness of less than 0.2 mm, so that the volume occupied at the time of mounting is considerably small, so that more packages can be mounted in a limited space, and bonding of chips without wire bonding is possible. Since the pad and the metal lead are directly connected to each other, the size of the bonding pad can be minimized. A protective film is attached to both the upper and lower sides of the chip, thereby preventing warpage from occurring in the thin package.
이상에서는 본 고안에 의한 반도체 패키지를 실시하기 위한 하나의 실시예에 대하여 도시하고 또한 설명하였으나, 본 고안은 상기한 실시예에 한정되지 않고, 이하 청구범위에서 청구하는 본 고안의 요지를 벗어남이 없이 당해 고안이 속하는 분야에서 통상의 지식을 가진자라면 누구든지 다양한 변경 실시가 가능할 것이다.Although one embodiment for carrying out the semiconductor package according to the present invention has been shown and described, the present invention is not limited to the above embodiment, without departing from the gist of the present invention claimed in the claims below. Anyone of ordinary skill in the art to which the present invention pertains may make various changes.
Claims (3)
Priority Applications (1)
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| KR2019960017876U KR200148753Y1 (en) | 1996-06-27 | 1996-06-27 | Semiconductor package |
Applications Claiming Priority (1)
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| KR2019960017876U KR200148753Y1 (en) | 1996-06-27 | 1996-06-27 | Semiconductor package |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR2019960017876U KR200148753Y1 (en) | 1996-06-27 | 1996-06-27 | Semiconductor package |
Country Status (1)
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| KR980005468U (en) | 1998-03-30 |
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